JP2015023409A - 容量制御回路、半導体装置及び容量制御方法 - Google Patents

Abstract

【課題】キャパシタの容量値を補正する時間を短縮することのできる容量制御回路を提供する。【解決手段】容量制御回路２０は、キャパシタ３３と、キャパシタ３３を充電する電流Ｉ２を流す電流源３１と、基準クロック信号ＣＬＫに応じてオンオフ制御されるトランジスタ３２とを有する充電電圧生成回路３０を有する。また、容量制御回路２０は、所定期間におけるキャパシタ３３の充電電圧Ｖｏ１の変化量に基づいて、固定容量部の容量値を制御する制御信号Ｖｓｗ１〜Ｖｓｗ４を生成する制御信号生成回路４０とを有する。【選択図】図４

Description

本発明は、容量制御回路、半導体装置及び容量制御方法に関するものである。

近年、携帯電話等の無線通信機器においては、小型化、軽量化及び低コスト化がますます要請され、このような無線通信機器に使用される電圧制御発振器のＩＣ化が進んでいる。また、上記無線通信機器では、安定した搬送波が求められており、それに伴って電圧制御発振器における発振周波数帯域の安定化が求められている。

電圧制御発振器の一例として、ＬＣ発振器を使用した電圧制御発振器が知られている。この電圧制御発振器の発振周波数ｆは、ＬＣ発振器におけるインダクタのインダクタンスをＬ、ＬＣ発振器におけるキャパシタの容量値をＣとすると、

と表わすことができる。このような電圧制御発振器では、半導体製造工程における製造ばらつきにより、内蔵される素子の特性値（例えば、キャパシタの容量値Ｃ）が変動し、発振周波数ｆが変動してしまう場合がある。

そこで、上記ＬＣ発振器におけるキャパシタの容量値Ｃを所望の容量値に近づけるように制御（補正）する技術が提案されている（例えば、特許文献１，２参照）。例えば、所定の電流による可変容量素子の充電及び放電を繰り返し、その可変容量素子の充電電圧をＬＰＦで時間平均し、充電電圧の時間平均と基準電圧との比較結果に基づいて可変容量素子と上記キャパシタとの容量値を制御（変更）する。これにより、１つの基板上に形成された可変容量素子とキャパシタとの容量値を上記基準電圧に基づく一定の値に制御することができる。

特開平１１−２７４４０１号公報 特許第４０７０４９２号公報

ところが、上述した容量制御では、充電及び放電を繰り返す可変容量素子の充電電圧を時間平均した電圧と上記基準電圧とを比較するため、可変容量素子とキャパシタとの容量値が所望の値に制御（補正）されるまでに多大な時間を要するという問題がある。すなわち、上述した容量制御では、電圧制御発振器の発振周波数帯域が安定化するまでに多大な時間を要するという問題がある。

本発明の一観点によれば、基準容量を充電する電流を流す電流源と、前記基準容量の充電電圧の所定期間における変化量に基づいて、補正対象容量の容量値を制御する制御信号を生成する制御信号生成回路と、を有する。

本発明の一観点によれば、キャパシタの容量値を補正する時間を短縮することができるという効果を奏する。

第１実施形態の半導体装置を示すブロック図。 ＶＣＯ回路の内部構成例を示す回路図。 固定容量部の内部構成例を示す回路図。 第１実施形態の容量制御回路の内部構成例を示す回路図。 （ａ），（ｂ）は、第１実施形態の容量制御回路の動作を示す波形図。 （ａ）〜（ｃ）は、第１実施形態の容量制御回路の動作を示す波形図。 第２実施形態の半導体装置を示すブロック図。 制御回路の内部構成例を示す回路図。 第２実施形態の容量制御回路の内部構成例を示す回路図。 （ａ），（ｂ）は、第２実施形態の制御回路の動作を示す波形図。 変形例の容量制御回路の動作を示す波形図。

（第１実施形態）
以下、図１〜図６に従って第１実施形態を説明する。
図１に示すように、半導体装置は、位相同期ループ（ＰＬＬ：Phase Locked Loop）回路１０と、ＰＬＬ回路１０が有するキャパシタの容量値を制御する容量制御回路２０とを有している。

ＰＬＬ回路１０は、基準クロック信号ＣＬＫに基づいて制御電圧ＶＴを生成するＰＬＬブロック１１と、制御電圧ＶＴに基づいた周波数を持つ出力信号Ｖｏｕｔを生成する電圧制御発振回路（ＶＣＯ：Voltage-controlled oscillator）１２とを有している。ここで、基準クロック信号ＣＬＫは、所定の周期Ｔ（図５（ａ）参照）を有する周期信号である。基準クロック信号ＣＬＫは、例えばデューティ比が５０％のパルス信号である。

ＰＬＬブロック１１には、ＶＣＯ回路１２で生成された出力信号Ｖｏｕｔが帰還される。そして、ＰＬＬブロック１１は、基準クロック信号ＣＬＫと出力信号Ｖｏｕｔに基づいて制御電圧ＶＴを生成し、その制御電圧ＶＴをＶＣＯ回路１２に供給する。このようなＰＬＬブロック１１の内部構成は特に限定されない。例えば、ＰＬＬブロック１１は、出力信号Ｖｏｕｔを分周して比較信号を生成する分周回路、比較信号と基準クロック信号ＣＬＫを比較し、両信号の位相差に応じた位相差信号を生成する位相比較器、位相差信号を積分して制御電圧ＶＴを生成するループフィルタなどを有している。

ＶＣＯ回路１２は、制御電圧ＶＴに基づいて発振周波数ｆを制御する。例えば、ＶＣＯ回路１２は、制御電圧ＶＴの電圧値が高いほど発振周波数ｆの高い出力信号Ｖｏｕｔを生成する。すなわち、出力信号Ｖｏｕｔの発振周波数ｆは、制御電圧ＶＴ（例えば、基準クロック信号ＣＬＫと出力信号Ｖｏｕｔの位相差）に基づいて調整される。

次に、ＶＣＯ回路１２の内部構成の一例について説明する。
図２に示すように、ＶＣＯ回路１２は、インダクタ部１３と、容量部１４とによるＬＣ発振回路と、差動対１６と、電流源１９とを有している。

インダクタ部１３は、インダクタＬ１とインダクタＬ２とを有している。これらインダクタＬ１，Ｌ２の第１端子は、高電位側電源電圧（電源電圧）ＶＣＣが供給される電源線（以下、ＶＣＣ電源線とも称する）に接続されている。また、インダクタＬ１，Ｌ２の第２端子は、容量部１４及び差動対１６に接続されている。

容量部１４は、上記制御電圧ＶＴによって容量値が可変される可変容量Ｃ１，Ｃ２と、容量制御回路２０により容量値が制御される固定容量部１５とを有している。なお、以下の説明では、固定容量部１５の容量値を「容量値Ｃ１５」と称する。

可変容量Ｃ１の第１端子はインダクタＬ１の第２端子に接続されている。可変容量Ｃ１の第２端子には制御電圧ＶＴが供給される。また、可変容量Ｃ２の第１端子はインダクタＬ２の第２端子に接続されている。可変容量Ｃ２の第２端子には制御電圧ＶＴが供給される。

固定容量部１５の第１端子は、可変容量Ｃ１とインダクタＬ１との間のノードＮ１に接続されている。また、固定容量部１５の第２端子は、可変容量Ｃ２とインダクタＬ２との間のノードＮ２に接続されている。

ここで、固定容量部１５の内部構成の一例について説明する。
図３に示すように、固定容量部１５は、並列に接続された複数個（ここでは、１２個）の単位キャパシタＶＣ１〜ＶＣ１２を有している。各単位キャパシタＶＣ１〜ＶＣ１２は、互いに同じ容量値を有するキャパシタである。なお、以下の説明では、各単位キャパシタＶＣ１〜ＶＣ１２の容量値を「容量値ＶＣ」と称する。

本例では、１２個の単位キャパシタＶＣ１〜ＶＣ１２のうち図中上から８個の単位キャパシタＶＣ１〜ＶＣ８は、その第１端子がノードＮ１に直接接続され、第２端子がノードＮ２に直接接続されている。一方、１２個の単位キャパシタＶＣ１〜ＶＣ１２のうち残りの４個の単位キャパシタＶＣ９〜ＶＣ１２は、第１端子がスイッチを介してノードＮ１に接続され、第２端子がスイッチを介してノードＮ２に接続されている。具体的には、単位キャパシタＶＣ９の第１端子はスイッチＳＷ１を介してノードＮ１に接続され、単位キャパシタＶＣ９の第２端子はスイッチＳＷ１を介してノードＮ２に接続されている。単位キャパシタＶＣ１０の第１端子はスイッチＳＷ２を介してノードＮ１に接続され、単位キャパシタＶＣ１０の第２端子はスイッチＳＷ２を介してノードＮ２に接続されている。単位キャパシタＶＣ１１の第１端子はスイッチＳＷ３を介してノードＮ１に接続され、単位キャパシタＶＣ１１の第２端子はスイッチＳＷ３を介してノードＮ２に接続されている。単位キャパシタＶＣ１２の第１端子はスイッチＳＷ４を介してノードＮ１に接続され、単位キャパシタＶＣ１２の第２端子はスイッチＳＷ４を介してノードＮ２に接続されている。

スイッチＳＷ１の制御端子には、容量制御回路２０から制御信号Ｖｓｗ１が供給され、スイッチＳＷ２の制御端子には、容量制御回路２０から制御信号Ｖｓｗ２が供給される。スイッチＳＷ３の制御端子には、容量制御回路２０から制御信号Ｖｓｗ３が供給され、スイッチＳＷ４の制御端子には、容量制御回路２０から制御信号Ｖｓｗ４が供給される。これらスイッチＳＷ１〜ＳＷ４は、制御信号Ｖｓｗ１〜Ｖｓｗ４に応じてオンオフ制御される。例えば、Ｌレベルの制御信号Ｖｓｗ１〜Ｖｓｗ４に応答してスイッチＳＷ１〜ＳＷ４がそれぞれオフされ、Ｈレベルの制御信号Ｖｓｗ１〜Ｖｓｗ４に応答してスイッチＳＷ１〜ＳＷ４がそれぞれオンされる。

容量制御回路２０による容量値Ｃ１５の制御が行われる前の固定容量部１５では、スイッチＳＷ１〜ＳＷ４が全てオフされている。このため、この場合における固定容量部１５の容量値Ｃ１５は、ＶＣ×８となる。そして、固定容量部１５では、スイッチＳＷ１〜ＳＷ４のオンオフ制御により、固定容量部１５の容量値Ｃ１５を、上記容量値（ＶＣ×８）とは異なる４段階の容量値に切り替えることができる。

図２に示すように、差動対１６は、ＮＰＮトランジスタ１７，１８を有している。ＮＰＮトランジスタ１７のコレクタ端子は上記ノードＮ１に接続されるとともに、ＮＰＮトランジスタ１８のベース端子に接続されている。また、ＮＰＮトランジスタ１８のコレクタ端子は上記ノードＮ２に接続されるとともに、ＮＰＮトランジスタ１７のベース端子に接続されている。これらＮＰＮトランジスタ１７，１８のエミッタ端子は、定電流Ｉ１を流す電流源１９の第１端子に接続されている。この電流源１９の第２端子は、低電位電源電圧が供給される電源線（ここでは、グランドＧＮＤ）に接続されている。そして、ＮＰＮトランジスタ１７のコレクタ端子（ノードＮ１）から上記出力信号Ｖｏｕｔが出力される。

以上説明したＶＣＯ回路１２では、インダクタ部１３のインダクタンスＬと、容量部１４の容量値Ｃとに基づく発振周波数ｆ（下記式参照）を持つ出力信号ＶｏｕｔがノードＮ１に生成される。

このため、上記発振周波数ｆは、可変容量Ｃ１，Ｃ２の容量値が制御電圧ＶＴにより可変されると、その容量値の変動に伴って変化する。したがって、出力信号Ｖｏｕｔの発振周波数ｆは、制御電圧ＶＴによって調整される。

図１に示すように、容量制御回路２０は、所定のキャパシタを充電して充電電圧Ｖｏ１を生成する充電電圧生成回路３０と、所定周期における充電電圧Ｖｏ１の変化量（総変化量）に基づいて、上記固定容量部１５の容量値Ｃ１５を制御（補正）する上記制御信号Ｖｓｗ１〜Ｖｓｗ４を生成する制御信号生成回路４０とを有している。

次に、充電電圧生成回路３０の内部構成の一例について説明する。
図４に示すように、充電電圧生成回路３０は、電流源３１と、ＮチャネルＭＯＳトランジスタ（トランジスタ）３２と、キャパシタ３３とを有している。

電流源３１は、電流Ｉ２を流す。電流Ｉ２は、例えば電流値が一定の定電流である。この電流源３１の第１端子は、ＶＣＣ電源線に接続されている。電流源３１の第２端子は、トランジスタ３２の第１端子（例えば、ドレイン端子）に接続されている。トランジスタ３２の第２端子（例えば、ソース端子）は、グランドＧＮＤに接続されている。トランジスタ３２の制御端子（例えば、ゲート端子）には、基準クロック信号ＣＬＫが供給される。

電流源３１とトランジスタ３２との間のノードＮ３には、キャパシタ３３の第１端子が接続されている。キャパシタ３３の第２端子はグランドＧＮＤに接続されている。
ここで、キャパシタ３３は、上記各単位キャパシタＶＣ１〜ＶＣ１２（図３参照）と同一の素子構造を有することが好ましい。例えば、本例のキャパシタ３３と各単位キャパシタＶＣ１〜ＶＣ１２とは、電極板として共通の導電層を使用しており、極間層として使用している絶縁層も共通である。したがって、キャパシタ３３と各単位キャパシタＶＣ１〜ＶＣ１２とは、製造ばらつきに関して同一の傾向を持っている。キャパシタ３３の容量値ＶＣａは特に限定されない。例えば、キャパシタ３３の容量値ＶＣａは、各単位キャパシタＶＣ１〜ＶＣ１２の容量値ＶＣと同一であってもよいし、上記容量値ＶＣの倍数の容量値（２×ＶＣ、３×ＶＣ等）であってもよいし、上記容量値ＶＣとは関係のない容量値であってもよい。なお、本例のキャパシタ３３の容量値ＶＣａは、各単位キャパシタＶＣ１〜ＶＣ１２の容量値ＶＣと同一に設定されている。

そして、キャパシタ３３の第１端子（ノードＮ３）は、制御信号生成回路４０内の比較回路４１の非反転入力端子に接続されている。これにより、比較回路４１の非反転入力端子には、ノードＮ３の電圧、つまりキャパシタ３３の充電電圧Ｖｏ１が供給される。

以上説明した充電電圧生成回路３０では、基準クロック信号ＣＬＫがＨレベル（例えば、電源電圧ＶＣＣレベル）であると、トランジスタ３２がオンされる。このようにトランジスタ３２がオンされると、キャパシタ３３の両端子がグランドＧＮＤに接続されるため、キャパシタ３３の充電電圧Ｖｏ１がグランドＧＮＤレベルになる。一方、基準クロック信号ＣＬＫがＬレベル（例えば、グランドＧＮＤレベル）であると、トランジスタ３２がオフされる。このため、キャパシタ３３は、電流源３１から供給される電流Ｉ２により充電される。この結果、充電電圧Ｖｏ１は、グランドＧＮＤレベルからキャパシタ３３の容量値ＶＣａに応じた傾斜で上昇する。すなわち、基準クロック信号ＣＬＫがＬレベルとなる期間ＴＬ（図５参照）における充電電圧Ｖｏ１の変化量ΔＶｏ１は、電流Ｉ２の電流値をＩ２とし、基準クロック信号ＣＬＫのＬレベルの期間ＴＬ（つまり、基準クロック信号ＣＬＫの周期の１／２）の時間幅をｔとすると、下記式で表わすことができる。

このとき、電流Ｉ２の電流値と期間ＴＬの時間幅ｔとは固定値である。このため、上記期間ＴＬにおける充電電圧Ｖｏ１の変化量ΔＶｏ１は、キャパシタ３３の容量値ＶＣａに依存する。具体的には、キャパシタ３３の容量値ＶＣａが大きくなるほど、充電電圧Ｖｏ１の変化量ΔＶｏ１（つまり、期間ＴＬにおける充電電圧Ｖｏ１の電圧上昇量）が小さくなる。ここで、キャパシタ３３の容量値ＶＣａは製造ばらつきにより変動するため、上記期間ＴＬにおける充電電圧Ｖｏ１の変化量ΔＶｏ１はキャパシタ３３の製造ばらつきを反映した値になる。上述したように、キャパシタ３３と各単位キャパシタＶＣ１〜ＶＣ１２とは同一の傾向の製造ばらつきを有するため、上記期間ＴＬにおける充電電圧Ｖｏ１の変化量ΔＶｏ１は、各単位キャパシタＶＣ１〜ＶＣ１２の製造ばらつきと対応している。

次に、制御信号生成回路４０の内部構成の一例について説明する。
制御信号生成回路４０は、充電電圧Ｖｏ１と電圧値可変の基準電圧Ｖｒｅｆとを比較する比較回路４１と、比較回路４１による比較結果に基づいて上記制御信号Ｖｓｗ１〜Ｖｓｗ４を生成する信号生成回路４２と、上記基準電圧Ｖｒｅｆを生成する基準電圧生成回路４７とを有している。

比較回路４１の非反転入力端子には上記充電電圧Ｖｏ１が供給され、比較回路４１の反転入力端子には基準電圧Ｖｒｅｆが供給される。比較回路４１は、充電電圧Ｖｏ１と基準電圧Ｖｒｅｆとの比較結果に応じた制御信号Ｖｏ２を生成する。例えば、比較回路４１は、充電電圧Ｖｏ１が基準電圧Ｖｒｅｆよりも高い場合にＨレベル（例えば、電源電圧ＶＣＣレベル）の制御信号Ｖｏ２を生成する。また、比較回路４１は、充電電圧Ｖｏ１が基準電圧Ｖｒｅｆよりも低い場合にＬレベル（例えば、グランドＧＮＤレベル）の制御信号Ｖｏ２を生成する。この制御信号Ｖｏ２は、信号生成回路４２に供給される。

次に、信号生成回路４２の内部構成の一例について説明する。
信号生成回路４２は、複数のラッチ回路４３〜４６を有している。例えば、信号生成回路４２は、制御信号Ｖｓｗ１〜Ｖｓｗ３に基づいて電圧値が可変される度に、基準電圧Ｖｒｅｆと充電電圧Ｖｏ１との比較結果（つまり、制御信号Ｖｏ２）を順次ラッチする複数のラッチ回路４３〜４６を有している。各ラッチ回路４３〜４６は、例えばリセット端子Ｒを有するＤ−フリップフロップ回路（Ｄ−ＦＦ回路）である。例えば、信号生成回路４２は、上記固定容量部１５が有するスイッチＳＷ１〜ＳＷ４（図３参照）の個数に対応する個数（本例では、４個）のラッチ回路４３〜４６を有している。すなわち、信号生成回路４２内のラッチ回路４３〜４６の個数は、スイッチＳＷ１〜ＳＷ４と接続された単位キャパシタＶＣ９〜ＶＣ１２の個数と同数となる。

ラッチ回路４３〜４６のクロック端子には、比較回路４１から制御信号Ｖｏ２が供給される。ラッチ回路４３〜４６の入力端子Ｄには、ＶＣＣ電源線が接続されており、電源電圧ＶＣＣが供給される。ラッチ回路４３のリセット端子には、例えばパワーオンリセット信号ＰＯＲが供給される。ここで、パワーオンリセット信号ＰＯＲは、電源電圧ＶＣＣの投入等の時に該電源電圧ＶＣＣが所定電圧以上に達するまで装置全体が動作しないように制御する信号である。例えば、本例のパワーオンリセット信号ＰＯＲは、電源電圧ＶＣＣが所定の電圧に到達するまでの間、Ｌレベル（例えば、グランドＧＮＤレベル）に維持され、電源電圧ＶＣＣが所定電圧以上となった後にＨレベル（例えば、電源電圧ＶＣＣレベル）に維持される信号である。

ラッチ回路４３は、Ｌレベルのパワーオンリセット信号ＰＯＲ（リセット信号）に応答して、Ｌレベル（例えば、グランドＧＮＤレベル）固定の制御信号Ｖｓｗ１を出力端子Ｑから出力する（リセット状態）。また、ラッチ回路４３は、Ｈレベルのパワーオンリセット信号ＰＯＲに応答して、リセット状態を解除し、クロック入力（例えば、制御信号Ｖｏ２の立ち上がりエッジ）を待つアクティブ状態になる。そして、上記ラッチ回路４３は、Ｈレベルのパワーオンリセット信号ＰＯＲが入力されている期間に、制御信号Ｖｏ２の立ち上がりエッジに応答して、電源電圧ＶＣＣレベルの信号をラッチするとともに、電源電圧ＶＣＣレベル（Ｈレベル）の制御信号Ｖｓｗ１を出力する。この制御信号Ｖｓｗ１は、上記固定容量部１５のスイッチＳＷ１（図３参照）の制御端子と、次段のラッチ回路４４のリセット端子Ｒと、基準電圧生成回路４７内のスイッチＳＷ１１の制御端子とに供給される。

ラッチ回路４４は、Ｌレベルの制御信号Ｖｓｗ１（リセット信号）に応答して、Ｌレベル（例えば、グランドＧＮＤレベル）固定の制御信号Ｖｓｗ２を出力端子Ｑから出力する（リセット状態）。また、ラッチ回路４４は、前段のラッチ回路４３から出力されるＨレベルの制御信号Ｖｓｗ１に応答して、リセット状態を解除し、クロック入力（例えば、制御信号Ｖｏ２の立ち上がりエッジ）を待つアクティブ状態になる。そして、上記ラッチ回路４４は、Ｈレベルの制御信号Ｖｓｗ１が入力されている期間に、制御信号Ｖｏ２の立ち上がりエッジに応答して、電源電圧ＶＣＣレベルの信号をラッチするとともに、電源電圧ＶＣＣレベル（Ｈレベル）の制御信号Ｖｓｗ２を出力する。この制御信号Ｖｓｗ２は、上記固定容量部１５のスイッチＳＷ２（図３参照）の制御端子と、次段のラッチ回路４５のリセット端子Ｒと、基準電圧生成回路４７内のスイッチＳＷ１２の制御端子とに供給される。

ラッチ回路４５は、Ｌレベルの制御信号Ｖｓｗ２（リセット信号）に応答して、Ｌレベル（例えば、グランドＧＮＤレベル）固定の制御信号Ｖｓｗ３を出力端子Ｑから出力する（リセット状態）。また、ラッチ回路４５は、前段のラッチ回路４４から出力されるＨレベルの制御信号Ｖｓｗ２に応答して、リセット状態を解除し、クロック入力（例えば、制御信号Ｖｏ２の立ち上がりエッジ）を待つアクティブ状態になる。そして、上記ラッチ回路４５は、Ｈレベルの制御信号Ｖｓｗ２が入力されている期間に、制御信号Ｖｏ２の立ち上がりエッジに応答して、電源電圧ＶＣＣレベルの信号をラッチするとともに、電源電圧ＶＣＣレベル（Ｈレベル）の制御信号Ｖｓｗ３を出力する。この制御信号Ｖｓｗ３は、上記固定容量部１５のスイッチＳＷ３（図３参照）の制御端子と、次段のラッチ回路４６のリセット端子Ｒと、基準電圧生成回路４７内のスイッチＳＷ１３の制御端子とに供給される。

ラッチ回路４６は、Ｌレベルの制御信号Ｖｓｗ３（リセット信号）に応答して、Ｌレベル（例えば、グランドＧＮＤレベル）固定の制御信号Ｖｓｗ４を出力端子Ｑから出力する（リセット状態）。また、ラッチ回路４６は、前段のラッチ回路４５から出力されるＨレベルの制御信号Ｖｓｗ３に応答して、リセット状態を解除し、クロック入力（例えば、制御信号Ｖｏ２の立ち上がりエッジ）を待つアクティブ状態になる。そして、上記ラッチ回路４６は、Ｈレベルの制御信号Ｖｓｗ３が入力されている期間に、制御信号Ｖｏ２の立ち上がりエッジに応答して、電源電圧ＶＣＣレベルの信号をラッチするとともに、電源電圧ＶＣＣレベル（Ｈレベル）の制御信号Ｖｓｗ４を出力する。この制御信号Ｖｓｗ４は、上記固定容量部１５のスイッチＳＷ４（図３参照）の制御端子に供給される。

次に、基準電圧生成回路４７の内部構成の一例について説明する。
基準電圧生成回路４７は、複数個（ここでは、５個）の抵抗Ｒ１〜Ｒ５と、複数個（ここでは、３個）のスイッチＳＷ１１，ＳＷ１２，ＳＷ１３とを有している。スイッチＳＷ１１〜ＳＷ１３の個数は、例えば上記固定容量部１５が有するスイッチＳＷ１〜ＳＷ４（図３参照）の個数に対応する個数（本例では、４個）から１を減算した個数に設定されている。すなわち、基準電圧生成回路４７内のスイッチＳＷ１１〜ＳＷ１３の個数は、スイッチＳＷ１〜ＳＷ４と接続された単位キャパシタＶＣ９〜ＶＣ１２の個数から１を減算した個数に設定されている。

抵抗Ｒ１〜Ｒ５は、ＶＣＣ電源線とグランドＧＮＤとの間に直列に接続されている。本例では、抵抗Ｒ１の第１端子がＶＣＣ電源線に接続され、抵抗Ｒ１の第２端子が抵抗Ｒ２の第１端子に接続され、抵抗Ｒ２の第２端子が抵抗Ｒ３の第１端子に接続されている。また、抵抗Ｒ３の第２端子が抵抗Ｒ４の第１端子に接続され、抵抗Ｒ４の第２端子が抵抗Ｒ５の第１端子に接続され、抵抗Ｒ５の第２端子がグランドＧＮＤに接続されている。

スイッチＳＷ１１〜ＳＷ１３は、抵抗Ｒ１〜Ｒ５のうち一部の抵抗Ｒ２〜Ｒ４とそれぞれ並列に接続されている。すなわち、スイッチＳＷ１１は抵抗Ｒ２と並列に接続され、スイッチＳＷ１２は抵抗Ｒ３と並列に接続され、スイッチＳＷ１３は抵抗Ｒ４と並列に接続されている。

スイッチＳＷ１１は、制御信号Ｖｓｗ１に応じてオンオフ制御される。例えばスイッチＳＷ１１は、Ｌレベルの制御信号Ｖｓｗ１に応答してオフされ、Ｈレベルの制御信号Ｖｓｗ１に応答してオンされる。同様に、スイッチＳＷ１２は、制御信号Ｖｓｗ２に応じてオンオフ制御され、スイッチＳＷ１３は、制御信号Ｖｓｗ３に応じてオンオフ制御される。

そして、抵抗Ｒ４（又はスイッチＳＷ１３）と抵抗Ｒ５との間のノードＮ４が上記比較回路４１の反転入力端子に接続されている。このため、ノードＮ４の電圧が上記基準電圧Ｖｒｅｆとして比較回路４１の反転入力端子に供給される。

基準電圧生成回路４７では、スイッチＳＷ１１〜ＳＷ１３のオンオフ動作により、ノードＮ４の電圧（つまり、基準電圧Ｖｒｅｆ）の電圧値が可変される。すなわち、基準電圧生成回路４７では、スイッチＳＷ１１〜ＳＷ１３のオンオフ動作により、ノードＮ４とＶＣＣ電源線との間の抵抗成分（第１抵抗成分）の抵抗値が可変され、ノードＮ４に生じる基準電圧Ｖｒｅｆの電圧値が可変される。例えば、スイッチＳＷ１１〜ＳＷ１３が全てオフした場合には、基準電圧Ｖｒｅｆの電圧値Ｖ１（図５参照）が最も低くなる。この電圧値Ｖ１は、例えば上記キャパシタ３３の容量値ＶＣａが設計値（仕様）の＋１５％以下の値であるか否かを判断するための閾値になる。すなわち、電圧値Ｖ１は、キャパシタ３３の容量値ＶＣａが設計値の＋１５％となる場合の上記充電電圧Ｖｏ１の変化量ΔＶｏ１と一致する電圧値である。

スイッチＳＷ１１〜ＳＷ１３のうちスイッチＳＷ１１のみがオンした場合の基準電圧Ｖｒｅｆの電圧値Ｖ２（図５参照）は、上記電圧値Ｖ１よりも高くなる。この電圧値Ｖ２は、例えば上記キャパシタ３３の容量値ＶＣａが設計値の＋５％以下の値であるか否かを判断するための閾値になる。スイッチＳＷ１１〜ＳＷ１３のうち２つのスイッチＳＷ１１，ＳＷ１２がオンした場合の基準電圧Ｖｒｅｆの電圧値Ｖ３（図６参照）は、上記電圧値Ｖ２よりも高くなる。この電圧値Ｖ３は、例えばキャパシタ３３の容量値ＶＣａが設計値の−５％以下であるか否かを判断するための閾値になる。スイッチＳＷ１１〜ＳＷ１３が全てオンした場合の基準電圧Ｖｒｅｆの電圧値Ｖ４（図６参照）は、上記電圧値Ｖ３よりも高くなる。この電圧値Ｖ４は、例えばキャパシタ３３の容量値ＶＣａが設計値の−１５％以下であるか否かを判断するための閾値になる。

なお、本実施形態において、ＶＣＯ回路１２は第１回路の一例、固定容量部１５は補正対象容量及び容量の一例、電流源３１は電流源の一例、電流Ｉ２は電流の一例、キャパシタ３３は基準容量の一例、制御信号Ｖｓｗ１〜Ｖｓｗ４は制御信号の一例である。また、期間ＴＬは所定期間の一例、基準クロック信号ＣＬＫは周期信号の一例、周期Ｔは第１周期の一例、制御信号Ｖｏ２は比較結果の一例、電源電圧ＶＣＣは第１電源電圧の一例、ラッチ回路４３は第１ラッチ回路の一例、ラッチ回路４４〜４６は第２ラッチ回路の一例である。ラッチ回路４３のリセット端子Ｒは第１リセット端子の一例、ラッチ回路４３のクロック端子は第１クロック端子の一例、ラッチ回路４３の入力端子Ｄは第１入力端子の一例である。ラッチ回路４４〜４６のリセット端子Ｒは第２リセット端子の一例、ラッチ回路４４〜４６のクロック端子の一例は第２クロック端子の一例、ラッチ回路４４〜４６の入力端子Ｄは第２入力端子の一例である。電源電圧ＶＣＣとグランドＧＮＤとの電位差は所定電圧の一例、抵抗Ｒ１〜Ｒ４は第１抵抗成分の一例、抵抗Ｒ５は第２抵抗成分の一例である。

次に、図５及び図６に従って容量制御回路２０の動作について説明する。なお、図５及び図６において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。以下では、キャパシタ３３の容量値ＶＣａの設計値（設計容量）を１ｐＦ、各単位キャパシタＶＣ１〜ＶＣ１２の容量値ＶＣの設計値を１ｐＦ、固定容量部１５の容量値Ｃ１５の設計値を１０ｐＦに設定した場合について説明する。

まず、図５（ａ）に従って、キャパシタ３３の容量値ＶＣａが製造ばらつきにより設計値（設計容量）に対して＋１０％の容量値である場合の動作について説明する。このとき、各単位キャパシタＶＣ１〜ＶＣ１２の容量値ＶＣも、キャパシタ３３の容量値ＶＣａと同様に、設計値に対して＋１０％の容量値となる。このため、キャパシタ３３の実際の容量値ＶＣａが１．１ｐＦとなり、各単位キャパシタＶＣ１〜ＶＣ１２の実際の容量値ＶＣが１．１ｐＦとなる。

今、時刻ｔ１では、パワーオンリセット信号ＰＯＲがＬレベルである。このＬレベルのパワーオンリセット信号ＰＯＲに応答して、ラッチ回路４３は、リセット状態となる。このため、制御信号Ｖｏ２の信号レベルに関わらず、ラッチ回路４３からＬレベル固定の制御信号Ｖｓｗ１が出力される。このＬレベルの制御信号Ｖｓｗ１に応答して、ラッチ回路４４は、リセット状態となり、Ｌレベル固定の制御信号Ｖｓｗ２を出力する。このＬレベルの制御信号Ｖｓｗ３に応答して、ラッチ回路４５は、リセット状態となり、Ｌレベル固定の制御信号Ｖｓｗ３を出力する。このＬレベルの制御信号Ｖｓｗ３に応答して、ラッチ回路４６は、リセット状態となり、Ｌレベル固定の制御信号Ｖｓｗ４を出力する。このように、制御信号Ｖｓｗ１がＬレベルである場合には、ラッチ回路４４〜４６がリセット状態となるため、残りの制御信号Ｖｓｗ２〜Ｖｓｗ４もＬレベルとなる。

また、上記Ｌレベルの制御信号Ｖｓｗ１〜Ｖｓｗ３に応答してスイッチＳＷ１１〜ＳＷ１３がオフされる。このため、電源電圧ＶＣＣとグランドＧＮＤとの電位差を抵抗Ｒ１〜Ｒ４と抵抗Ｒ５とによって分圧した電圧が基準電圧Ｖｒｅｆとなる。このときの基準電圧Ｖｒｅｆの電圧値はＶ１となる。

続いて、時刻ｔ２において、パワーオンリセット信号ＰＯＲがＬレベルからＨレベルに遷移すると、そのＨレベルのパワーオンリセット信号ＰＯＲに応答して、ラッチ回路４３のリセット状態が解除され、ラッチ回路４３のみがクロック入力を待つアクティブ状態となる。その一方で、制御信号Ｖｓｗ１がＬレベルであるため、ラッチ回路４３以外のラッチ回路４４〜４６はリセット状態となる。このため、ラッチ回路４４〜４６では、制御信号Ｖｏ２の信号レベルがＬレベルからＨレベルに遷移した場合であっても、その信号レベルの変化が受け付けられない。

次いで、時刻ｔ３において、基準クロック信号ＣＬＫがＨレベルからＬレベルに遷移すると、そのＬレベルの基準クロック信号ＣＬＫに基づいてトランジスタ３２がオフされる。これにより、充電電圧Ｖｏ１が、グランドＧＮＤレベルからキャパシタ３３の実際の容量値ＶＣａに基づく傾斜で上昇する。

この充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ１）よりも高くなると（時刻ｔ４参照）、比較回路４１からＨレベルの制御信号Ｖｏ２が出力される。ここで、基準電圧Ｖｒｅｆの電圧値Ｖ１は、上述したように、上記キャパシタ３３の容量値ＶＣａが設計値の＋１５％以下であるか否かを判断することのできる値に設定されている。具体的には、基準クロック信号ＣＬＫがＬレベルとなる期間ＴＬにおいて、充電電圧Ｖｏ１が電圧値Ｖ１よりも高くなった場合には、キャパシタ３３の実際の容量値ＶＣａが設計値の＋１５％以下であると判断することができる。したがって、本例では、時刻ｔ４において、キャパシタ３３における製造ばらつきが設計値の＋１５％以下であると判断することができる。

また、上記Ｈレベルの制御信号Ｖｏ２に応答して、ラッチ回路４３は、電源電圧ＶＣＣレベルの信号をラッチするとともに、Ｈレベルの制御信号Ｖｓｗ１を出力する。このＨレベルの制御信号Ｖｓｗ１に応答してスイッチＳＷ１１がオンされる。このため、基準電圧生成回路４７では、電源電圧ＶＣＣとグランドＧＮＤとの電位差を抵抗Ｒ１，Ｒ３，Ｒ４と抵抗Ｒ５とによって分圧した電圧が基準電圧Ｖｒｅｆとなる。これにより、基準電圧Ｖｒｅｆの電圧値が電圧値Ｖ１から電圧値Ｖ２に上昇する。このとき、基準電圧Ｖｒｅｆが充電電圧Ｖｏ１よりも高くなると（時刻ｔ５）、比較回路４１から出力される制御信号Ｖｏ２がＨレベルからＬレベルに遷移する。

また、上記Ｈレベルの制御信号Ｖｓｗ１に応答して、ラッチ回路４４は、リセット状態が解除され、制御信号Ｖｏ２の次の信号レベルの変化（ＬレベルからＨレベルへの遷移）を待つアクティブ状態となる。その一方で、制御信号Ｖｓｗ２，Ｖｓｗ３がＬレベルであるため、ラッチ回路４５，４６はリセット状態に維持される。このため、次に制御信号Ｖｏ２がＬレベルからＨレベルに遷移した場合には、制御信号Ｖｓｗ２の信号レベルのみ変化し、制御信号Ｖｓｗ３，Ｖｓｗ４の信号レベルは変化しない。

但し、本例では、充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ２）に到達する前に、基準クロック信号ＣＬＫがＬレベルからＨレベルに遷移する（時刻ｔ６参照）。すると、Ｈレベルの基準クロック信号ＣＬＫに応答してトランジスタ３２がオンされるため、充電電圧Ｖｏ１がグランドＧＮＤレベルにリセットされる。ここで、基準電圧Ｖｒｅｆの電圧値Ｖ２は、上述したように、上記キャパシタ３３の容量値が設計値の＋５％以下であるか否かを判断することのできる値に設定されている。具体的には、基準クロック信号ＣＬＫがＬレベルとなる期間ＴＬにおいて、充電電圧Ｖｏ１が電圧値Ｖ２よりも高くなった場合には、キャパシタ３３の実際の容量値ＶＣａが設計値の＋５％以下であると判断することができる。一方、上記期間ＴＬにおいて、充電電圧Ｖｏ１が電圧値Ｖ２に到達しない場合には、キャパシタ３３の実際の容量値ＶＣａが設計値の＋５％よりも大きいと判断することができる。したがって、本例では、時刻ｔ６において、キャパシタ３３における製造ばらつきが設計値の＋５％よりも大きく、且つ＋１５％以下であると判断することができる。

以上説明した動作により、上記期間ＴＬにおける充電電圧Ｖｏ１の変化量ΔＶｏ１（つまり、時刻ｔ６における充電電圧の電圧値と時刻ｔ３における充電電圧の電圧値との差分）に基づいて、固定容量部１５の容量値Ｃ１５を制御する制御信号Ｖｓｗ１〜Ｖｓｗ４を生成することができる。すなわち、本例のように上記変化量ΔＶｏ１が電圧値Ｖ１よりも高く電圧値Ｖ２よりも低い場合には、キャパシタ３３の容量値ＶＣａが設計値の＋５％〜＋１５％の範囲の値となるため、Ｈレベルの制御信号Ｖｓｗ１と、Ｌレベルの制御信号Ｖｓｗ２〜Ｖｓｗ４とが生成される。そして、Ｈレベルの制御信号Ｖｓｗ１によりスイッチＳＷ１がオンされ、Ｌレベルの制御信号Ｖｓｗ２〜Ｖｓｗ４によりスイッチＳＷ２〜ＳＷ４がオフされる。これにより、固定容量部１５が、９個の単位キャパシタＶＣ１〜ＶＣ９が並列接続された構成となるため、固定容量部１５の容量値Ｃ１５がＶＣ×９となる。ここで、上述したように、本例における各単位キャパシタＶＣ１〜ＶＣ１２の実際の容量値ＶＣが１．１ｐＦであるため、固定容量部１５の実際の容量値Ｃ１５が９．９ｐＦ（＝１．１ｐＦ×９）となる。このため、制御信号Ｖｓｗ１〜Ｖｓｗ４により固定容量部１５の容量値Ｃ１５を制御することにより、その容量値Ｃ１５の設計値からの誤差が−１％に抑えられる。このように、製造ばらつきにより各単位キャパシタＶＣ１〜ＶＣ１２の容量値ＶＣが設計値の＋１０％になった場合であっても、並列接続する単位キャパシタの個数を調整することにより、固定容量部１５の容量値Ｃ１５の設計値からの誤差（ずれ量）を小さく抑えることができる。

なお、容量制御回路２０を有さず固定容量部１５の容量値Ｃ１５が固定の場合には、固定容量部１５の実際の容量値Ｃ１５が１１ｐＦ（＝１．１ｐＦ×１０）となる。このため、この場合には、固定容量部１５の容量値Ｃ１５が設計値の＋１０％となる。すなわち、この場合には、製造ばらつきによる各単位キャパシタの容量値の変動がそのまま固定容量部１５の容量値Ｃ１５に反映されてしまう。

また、上記信号生成回路４２（ラッチ回路４３〜４６）では、パワーオンリセット信号ＰＯＲが次にＨレベルからＬレベルに遷移するまで、上記設定された制御信号Ｖｓｗ１〜Ｖｓｗ４の信号レベルが保持される。すなわち、信号生成回路４２では、Ｈレベルの制御信号Ｖｓｗ１及びＬレベルの制御信号Ｖｓｗ２〜Ｖｓｗ４が保持される。

次に、図５（ｂ）に従って、キャパシタ３３の容量値ＶＣａが製造ばらつきにより設計値（設計容量）に対して＋２０％の容量値である場合の動作について説明する。このため、キャパシタ３３の実際の容量値ＶＣａが１．２ｐＦとなり、各単位キャパシタＶＣ１〜ＶＣ１２の実際の容量値ＶＣが１．２ｐＦとなる。

キャパシタ３３の容量値ＶＣａが設計値の＋２０％の場合には、基準クロック信号ＣＬＫがＬレベルの期間ＴＬ（時刻ｔ７〜ｔ８参照）における充電電圧Ｖｏ１の単位時間当たりの電圧上昇量が、上述した＋１０％の場合（図５（ａ）参照）よりも小さくなる（傾きが緩やかになる）。このため、期間ＴＬにおける充電電圧Ｖｏ１の変化量ΔＶｏ１が、上述した＋１０％の場合（図５（ａ）参照）よりも小さくなる。これにより、充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ１）に到達する前に、基準クロック信号ＣＬＫがＬレベルからＨレベルに遷移する。すなわち、充電電圧Ｖｏ１が電圧値Ｖ１まで上昇する前に、期間ＴＬが終了する。このように、期間ＴＬにおいて、充電電圧Ｖｏ１が電圧値Ｖ１に到達しない場合には、キャパシタ３３の実際の容量値ＶＣａが設計値の＋１５％よりも大きいと判断することができる。このとき、期間ＴＬにおいて、制御信号Ｖｏ２は一度もＨレベルに遷移しないため、制御信号Ｖｓｗ１〜Ｖｓｗ４は初期値であるＬレベルに維持される。このため、期間ＴＬにおける充電電圧Ｖｏ１の変化量ΔＶｏ１が電圧値Ｖ１よりも低い場合（つまり、キャパシタ３３の実際の容量値ＶＣａが設計値の＋１５％以上の場合）には、Ｌレベルの制御信号Ｖｓｗ１〜Ｖｓｗ４とが生成される。そして、Ｌレベルの制御信号Ｖｓｗ１〜Ｖｓｗ４によりスイッチＳＷ１〜ＳＷ４がオフされる。これにより、固定容量部１５が、８個の単位キャパシタＶＣ１〜ＶＣ８が並列接続された構成となるため、固定容量部１５の容量値Ｃ１５がＶＣ×８となる。ここで、上述したように、本例における各単位キャパシタＶＣ１〜ＶＣ１２の実際の容量値ＶＣが１．２ｐＦであるため、固定容量部１５の実際の容量値Ｃ１５が９．６ｐＦ（＝１．２ｐＦ×８）となる。このため、制御信号Ｖｓｗ１〜Ｖｓｗ４により固定容量部１５の容量値Ｃ１５を制御することにより、その容量値Ｃ１５の設計値からの誤差が−４％に抑えられる。

次に、図６（ａ）に従って、キャパシタ３３の容量値が設計値に一致する場合の動作について説明する。このため、キャパシタ３３の実際の容量値ＶＣａが１ｐＦとなり、各単位キャパシタＶＣ１〜ＶＣ１２の実際の容量値ＶＣが１ｐＦとなる。

今、時刻ｔ１０において期間ＴＬが開始されると、充電電圧Ｖｏ１が、グランドＧＮＤレベルからキャパシタ３３の容量値ＶＣａに基づく傾斜で上昇する。このとき、キャパシタ３３の容量値ＶＣａが設計値と一致する値となるため、期間ＴＬにおける充電電圧Ｖｏ１の単位時間当たりの電圧上昇量が、上述した＋１０％の場合（図５（ａ）参照）よりも大きくなる（傾きが急峻になる）。このため、期間ＴＬにおける充電電圧Ｖｏ１の変化量ΔＶｏ１が、上述した＋１０％の場合（図５（ａ）参照）よりも大きくなる。

この充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ１）よりも高くなると（時刻ｔ１１）、Ｈレベルの制御信号Ｖｏ２が出力され、制御信号Ｖｓｗ１がＨレベルに設定される。このＨレベルの制御信号Ｖｓｗ１に基づいて、基準電圧Ｖｒｅｆが電圧値Ｖ１から電圧値Ｖ２に上昇され、ラッチ回路４４のリセット状態が解除される。

続いて、充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ２）よりも高くなると（時刻ｔ１２）、Ｈレベルの制御信号Ｖｏ２が出力される。このＨレベルの制御信号Ｖｏ２に応答して、ラッチ回路４４は、電源電圧ＶＣＣレベルの信号をラッチするとともに、Ｈレベルの制御信号Ｖｓｗ２を出力する。このＨレベルの制御信号Ｖｓｗ２に応答してスイッチＳＷ１２がオンされる。このため、基準電圧生成回路４７では、電源電圧ＶＣＣとグランドＧＮＤとの電位差を抵抗Ｒ１，Ｒ４と抵抗Ｒ５とによって分圧した電圧が基準電圧Ｖｒｅｆとなる。これにより、基準電圧Ｖｒｅｆの電圧値が電圧値Ｖ２から電圧値Ｖ３に上昇する。このとき、基準電圧Ｖｒｅｆが充電電圧Ｖｏ１よりも高くなると、制御信号Ｖｏ２がＨレベルからＬレベルに遷移する。

また、上記Ｈレベルの制御信号Ｖｓｗ２に応答して、ラッチ回路４５は、リセット状態が解除され、制御信号Ｖｏ２の次の信号レベルの変化（ＬレベルからＨレベルへの遷移）を待つアクティブ状態となる。その一方で、制御信号Ｖｓｗ３がＬレベルであるため、ラッチ回路４６はリセット状態に維持される。このため、次に制御信号Ｖｏ２がＬレベルからＨレベルに遷移した場合には、制御信号Ｖｓｗ３の信号レベルのみ変化し、制御信号Ｖｓｗ４の信号レベルは変化しない。

但し、本例では、充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ３）に到達する前に、基準クロック信号ＣＬＫがＬレベルからＨレベルに遷移する（時刻ｔ１３参照）。すると、Ｈレベルの基準クロック信号ＣＬＫに応答してトランジスタ３２がオンされるため、充電電圧Ｖｏ１がグランドＧＮＤレベルにリセットされる。ここで、基準電圧Ｖｒｅｆの電圧値Ｖ３は、上述したように、上記キャパシタ３３の容量値ＶＣａが設計値の−５％以下であるか否かを判断することのできる値に設定されている。具体的には、基準クロック信号ＣＬＫがＬレベルとなる期間ＴＬにおいて、充電電圧Ｖｏ１が電圧値Ｖ３よりも高くなった場合には、キャパシタ３３の実際の容量値ＶＣａが設計値の−５％以下であると判断することができる。一方、上記期間ＴＬにおいて、充電電圧Ｖｏ１が電圧値Ｖ３に到達しない場合には、キャパシタ３３の実際の容量値ＶＣａが設計値の−５％よりも大きいと判断することができる。したがって、本例では、時刻ｔ１３において、キャパシタ３３における製造ばらつきが設計値の−５％よりも大きく、且つ＋５％以下であると判断することができる。

以上説明した動作により、Ｈレベルの制御信号Ｖｓｗ１，Ｖｓｗ２と、Ｌレベルの制御信号Ｖｓｗ３，Ｖｓｗ４とが生成される。すなわち、上記期間ＴＬにおける充電電圧Ｖｏ１の変化量ΔＶｏ１が電圧値Ｖ２よりも高く電圧値Ｖ３よりも低い場合（つまり、キャパシタ３３の実際の容量値ＶＣａが設計値の−５％〜＋５％の範囲である場合）には、Ｈレベルの制御信号Ｖｓｗ１，Ｖｓｗ２と、Ｌレベルの制御信号Ｖｓｗ３，Ｖｓｗ４とが生成される。そして、Ｈレベルの制御信号Ｖｓｗ１，Ｖｓｗ２によりスイッチＳＷ１，ＳＷ２がオンされ、Ｌレベルの制御信号Ｖｓｗ３，Ｖｓｗ４によりスイッチＳＷ３，ＳＷ４がオフされる。これにより、固定容量部１５が、１０個の単位キャパシタＶＣ１〜ＶＣ１０が並列接続された構成となるため、固定容量部１５の容量値Ｃ１５がＶＣ×１０となる。ここで、上述したように、本例における各単位キャパシタＶＣ１〜ＶＣ１２の実際の容量値ＶＣが１ｐＦであるため、固定容量部１５の実際の容量値Ｃ１５は１０ｐＦ（＝１ｐＦ×１０）となる。このため、キャパシタ３３の実際の容量値ＶＣａが設計値に一致する場合には、固定容量部１５の容量値Ｃ１５も設計値に一致させることができる。

次に、図６（ｂ）に従って、キャパシタ３３の容量値が製造ばらつきにより設計値に対して−１０％の容量値である場合の動作について説明する。このため、キャパシタ３３の実際の容量値ＶＣａが０．９ｐＦとなり、各単位キャパシタＶＣ１〜ＶＣ１２の実際の容量値ＶＣが０．９ｐＦとなる。

今、時刻ｔ１５において期間ＴＬが開始されると、充電電圧Ｖｏ１が、グランドＧＮＤレベルからキャパシタ３３の容量値ＶＣａに基づく傾斜で上昇する。このとき、キャパシタ３３の容量値ＶＣａが設計値の−１０％となるため、期間ＴＬにおける充電電圧Ｖｏ１の単位時間当たりの電圧上昇量が、上述した±０％の場合（図６（ａ）参照）よりも大きくなる（傾きが急峻になる）。このため、期間ＴＬにおける充電電圧Ｖｏ１の変化量ΔＶｏ１が、上述した±０％の場合（図６（ａ）参照）よりも大きくなる。

この充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ１）よりも高くなると（時刻ｔ１６）、Ｈレベルの制御信号Ｖｏ２が出力され、制御信号Ｖｓｗ１がＨレベルに設定される。このＨレベルの制御信号Ｖｓｗ１に基づいて、基準電圧Ｖｒｅｆが電圧値Ｖ１から電圧値Ｖ２に上昇され、ラッチ回路４４のリセット状態が解除される。

続いて、充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ２）よりも高くなると（時刻ｔ１７）、Ｈレベルの制御信号Ｖｏ２が出力され、制御信号Ｖｓｗ２がＨレベルに設定される。このＨレベルの制御信号Ｖｓｗ２に基づいて、基準電圧Ｖｒｅｆが電圧値Ｖ２から電圧値Ｖ３に上昇され、ラッチ回路４５のリセット状態が解除される。

次いで、充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ３）よりも高くなると（時刻ｔ１８）、Ｈレベルの制御信号Ｖｏ２が出力される。このＨレベルの制御信号Ｖｏ２に応答して、ラッチ回路４５は、電源電圧ＶＣＣレベルの信号をラッチするとともに、Ｈレベルの制御信号Ｖｓｗ３を出力する。このＨレベルの制御信号Ｖｓｗ３に応答してスイッチＳＷ１３がオンされる。このため、基準電圧生成回路４７では、電源電圧ＶＣＣとグランドＧＮＤとの電位差を抵抗Ｒ１と抵抗Ｒ５とによって分圧した電圧が基準電圧Ｖｒｅｆとなる。これにより、基準電圧Ｖｒｅｆの電圧値が電圧値Ｖ３から電圧値Ｖ４に上昇する。このとき、基準電圧Ｖｒｅｆが充電電圧Ｖｏ１よりも高くなると、制御信号Ｖｏ２がＨレベルからＬレベルに遷移する。

また、上記Ｈレベルの制御信号Ｖｓｗ３に応答して、ラッチ回路４６は、リセット状態が解除され、制御信号Ｖｏ２の次の信号レベルの変化（ＬレベルからＨレベルへの遷移）を待つアクティブ状態となる。

但し、本例では、充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ４）に到達する前に、基準クロック信号ＣＬＫがＬレベルからＨレベルに遷移する（時刻ｔ１９参照）。すると、Ｈレベルの基準クロック信号ＣＬＫに応答してトランジスタ３２がオンされるため、充電電圧Ｖｏ１がグランドＧＮＤレベルにリセットされる。ここで、基準電圧Ｖｒｅｆの電圧値Ｖ４は、上述したように、上記キャパシタ３３の容量値が設計値の−１５％以下であるか否かを判断することのできる値に設定されている。具体的には、基準クロック信号ＣＬＫがＬレベルとなる期間ＴＬにおいて、充電電圧Ｖｏ１が電圧値Ｖ４よりも高くなった場合には、キャパシタ３３の実際の容量値ＶＣａが設計値の−１５％以下であると判断することができる。一方、上記期間ＴＬにおいて、充電電圧Ｖｏ１が電圧値Ｖ４に到達しない場合には、キャパシタ３３の実際の容量値ＶＣａが設計値の−１５％よりも大きいと判断することができる。したがって、本例では、時刻ｔ１９において、キャパシタ３３における製造ばらつきが設計値の−１５％よりも大きく、且つ−５％以下であると判断することができる。

以上説明した動作により、Ｈレベルの制御信号Ｖｓｗ１，Ｖｓｗ２，Ｖｓｗ３と、Ｌレベルの制御信号Ｖｓｗ４とが生成される。すなわち、上記期間ＴＬにおける充電電圧Ｖｏ１の変化量ΔＶｏ１が電圧値Ｖ３よりも高く電圧値Ｖ４よりも低い場合（つまり、キャパシタ３３の実際の容量値ＶＣａが設計値の−１５％〜−５％の範囲である場合）には、Ｈレベルの制御信号Ｖｓｗ１，Ｖｓｗ２，Ｖｓｗ３と、Ｌレベルの制御信号Ｖｓｗ４とが生成される。そして、Ｈレベルの制御信号Ｖｓｗ１，Ｖｓｗ２，Ｖｓｗ３によりスイッチＳＷ１，ＳＷ２，ＳＷ３がオンされ、Ｌレベルの制御信号Ｖｓｗ４によりスイッチＳＷ４がオフされる。これにより、固定容量部１５が、１１個の単位キャパシタＶＣ１〜ＶＣ１１が並列接続された構成となるため、固定容量部１５の容量値Ｃ１５がＶＣ×１１となる。ここで、上述したように、本例における各単位キャパシタＶＣ１〜ＶＣ１２の実際の容量値ＶＣが０．９ｐＦであるため、固定容量部１５の実際の容量値Ｃ１５が９．９ｐＦ（＝０．９ｐＦ×１１）となる。このため、制御信号Ｖｓｗ１〜Ｖｓｗ４により固定容量部１５の容量値Ｃ１５を制御することにより、その容量値Ｃ１５の設計値からの誤差が−１％に抑えられる。

次に、図６（ｃ）に従って、キャパシタ３３の容量値が製造ばらつきにより設計値に対して−２０％の容量値である場合の動作について説明する。このため、キャパシタ３３の実際の容量値ＶＣａが０．８ｐＦとなり、各単位キャパシタＶＣ１〜ＶＣ１２の実際の容量値ＶＣが０．８ｐＦとなる。

今、時刻ｔ２０において期間ＴＬが開始されると、充電電圧Ｖｏ１が、グランドＧＮＤレベルからキャパシタ３３の容量値ＶＣａに基づく傾斜で上昇する。このとき、キャパシタ３３の容量値ＶＣａが設計値の−２０％となるため、期間ＴＬにおける充電電圧Ｖｏ１の単位時間当たりの電圧上昇量が、上述した−１０％の場合（図６（ｂ）参照）よりも大きくなる（傾きが急峻になる）。このため、期間ＴＬにおける充電電圧Ｖｏ１の変化量ΔＶｏ１が、上述した−１０％の場合（図６（ｂ）参照）よりも大きくなる。

この充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ１）よりも高くなると（時刻ｔ２１）、Ｈレベルの制御信号Ｖｏ２が出力され、制御信号Ｖｓｗ１がＨレベルに設定される。このＨレベルの制御信号Ｖｓｗ１に基づいて、基準電圧Ｖｒｅｆが電圧値Ｖ１から電圧値Ｖ２に上昇され、ラッチ回路４４のリセット状態が解除される。

続いて、充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ２）よりも高くなると（時刻ｔ２２）、Ｈレベルの制御信号Ｖｏ２が出力され、制御信号Ｖｓｗ２がＨレベルに設定される。このＨレベルの制御信号Ｖｓｗ２に基づいて、基準電圧Ｖｒｅｆが電圧値Ｖ２から電圧値Ｖ３に上昇され、ラッチ回路４５のリセット状態が解除される。

次いで、充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ３）よりも高くなると（時刻ｔ２３）、Ｈレベルの制御信号Ｖｏ２が出力され、制御信号Ｖｓｗ３がＨレベルに設定される。このＨレベルの制御信号Ｖｓｗ３に基づいて、基準電圧Ｖｒｅｆが電圧値Ｖ３から電圧値Ｖ４に上昇され、ラッチ回路４６のリセット状態が解除される。

続いて、充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ４）よりも高くなると（時刻ｔ２４）、Ｈレベルの制御信号Ｖｏ２が出力される。このＨレベルの制御信号Ｖｏ２に応答して、ラッチ回路４６は、電源電圧ＶＣＣレベルの信号をラッチするとともに、Ｈレベルの制御信号Ｖｓｗ４を出力する。

なお、その後、基準クロック信号ＣＬＫがＬレベルからＨレベルに遷移すると（時刻ｔ２５）、充電電圧Ｖｏ１がグランドＧＮＤレベルにリセットされる。すると、充電電圧Ｖｏ１が基準電圧Ｖｒｅｆ（電圧値Ｖ４）よりも低くなるため、制御信号Ｖｏ２がＨレベルからＬレベルに遷移する。

以上説明した動作により、Ｈレベルの制御信号Ｖｓｗ１〜Ｖｓｗ４が生成される。すなわち、上記期間ＴＬにおける充電電圧Ｖｏ１の変化量ΔＶｏ１が電圧値Ｖ４よりも高い場合（つまり、キャパシタ３３の実際の容量値ＶＣａが設計値の−１５％以下である場合）には、Ｈレベルの制御信号Ｖｓｗ１〜Ｖｓｗ４が生成される。そして、Ｈレベルの制御信号Ｖｓｗ１〜Ｖｓｗ４によりスイッチＳＷ１〜ＳＷ４がオンされる。これにより、固定容量部１５が、１２個の単位キャパシタＶＣ１〜ＶＣ１２が並列接続された構成となるため、固定容量部１５の容量値Ｃ１５がＶＣ×１２となる。ここで、上述したように、本例における各単位キャパシタＶＣ１〜ＶＣ１２の実際の容量値ＶＣが０．８ｐＦであるため、固定容量部１５の実際の容量値Ｃ１５が９．６ｐＦ（＝０．８ｐＦ×１２）となる。このため、制御信号Ｖｓｗ１〜Ｖｓｗ４により固定容量部１５の容量値Ｃ１５を制御することにより、その容量値Ｃ１５の設計値からの誤差が−４％に抑えられる。

以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）所定期間（ここでは、基準クロック信号ＣＬＫがＬレベルとなる期間ＴＬ）における充電電圧Ｖｏ１の変化量ΔＶｏ１に基づいて、制御信号Ｖｓｗ１〜Ｖｓｗ４を生成するようにした。このため、例えば期間ＴＬの時間幅を短く設定することにより、制御信号Ｖｓｗ１〜Ｖｓｗ４を生成する時間（つまり、固定容量部１５の容量値Ｃ１５を補正する時間）を短くすることができる。これにより、ＶＣＯ回路１２の発振周波数ｆが安定化するまでの時間を短くすることができる。なお、本例の場合には、基準クロック信号ＣＬＫの周期Ｔの１／２の時間で固定容量部１５の容量値Ｃ１５を補正することができる。

（２）所定期間内で基準電圧Ｖｒｅｆの電圧値を可変するようにし、その基準電圧Ｖｒｅｆと充電電圧Ｖｏ１とを１つの比較回路４１で比較するようにした。これにより、回路規模を小さくすることができ、さらに低消費電力化に貢献することができる。すなわち、例えば互いに異なる電圧値を有する複数の基準電圧を生成し、それら複数の基準電圧の各々と充電電圧Ｖｏ１とを比較する複数の比較回路を設ける場合に比べて、回路規模を小さくすることができ、さらに低消費電力化に貢献することができる。

（３）制御信号Ｖｓｗ１〜Ｖｓｗ３に基づいて電圧値が順次変化（Ｖ１→Ｖ２→Ｖ３→Ｖ４）する基準電圧Ｖｒｅｆと充電電圧Ｖｏ１との比較結果を順次ラッチする複数のラッチ回路４３〜４６を設けるようにした。すなわち、電圧値Ｖ１の基準電圧Ｖｒｅｆと充電電圧Ｖｏ１との比較結果をラッチ回路４３がラッチし、電圧値Ｖ２の基準電圧Ｖｒｅｆと充電電圧Ｖｏ１との比較結果をラッチ回路４４がラッチする。また、電圧値Ｖ３の基準電圧Ｖｒｅｆと充電電圧Ｖｏ１との比較結果をラッチ回路４５がラッチし、電圧値Ｖ４の基準電圧Ｖｒｅｆと充電電圧Ｖｏ１との比較結果をラッチ回路４６がラッチする。これにより、期間ＴＬにおける充電電圧Ｖｏ１の変化量ΔＶｏ１と基準電圧Ｖｒｅｆとの比較結果（つまり、変化量ΔＶｏ１の大きさ）をラッチ回路４３〜４６に保持することができる。このため、制御信号Ｖｓｗ１〜Ｖｓｗ４の信号レベル（つまり、固定容量部１５の容量値Ｃ１５の補正値）を保持するための消費電力を低減することができる。

（４）初段のラッチ回路４３のリセット端子Ｒにパワーオンリセット信号ＰＯＲを供給し、２段目以降のラッチ回路４４〜４６のリセット端子Ｒに、前段のラッチ回路４３〜４５の出力信号である制御信号Ｖｓｗ１〜Ｖｓｗ３を供給するようにした。これにより、ラッチ回路４３〜４６のリセット状態が１つずつ順番に解除させることができる。詳述すると、まず、Ｈレベルのパワーオンリセット信号ＰＯＲに応答してラッチ回路４３のリセット状態が解除され、制御信号Ｖｓｗ１がＨレベルになると（つまり、基準電圧Ｖｒｅｆの電圧値が電圧値Ｖ１から電圧値Ｖ２に可変されると）ラッチ回路４４のリセット状態が解除される。以後も同様に、制御信号Ｖｓｗ２がＨレベルになるとラッチ回路４５のリセット状態が解除され、制御信号Ｖｓｗ３がＨレベルになるとラッチ回路４６のリセット状態が解除される。このように、基準電圧Ｖｒｅｆの電圧値が可変される度に、ラッチ回路４４→ラッチ回路４５→ラッチ回路４６の順番に１つずつリセット状態を解除させることができる。これにより、ラッチ回路４３，４４，４５，４６の各々に、各電圧値Ｖ１，Ｖ２，Ｖ３，Ｖ４の基準電圧Ｖｒｅｆと充電電圧Ｖｏ１との比較結果を確実に保持させることができる。

（５）ＰＬＬ回路１０に使用される基準クロック信号ＣＬＫをトランジスタ３２に供給するようにした。このため、容量制御回路２０のみで使用されるクロック信号を、基準クロック信号ＣＬＫと別個に生成する必要がない。

（第２実施形態）
以下、図７〜図１０に従って第２実施形態を説明する。先の図１〜図６に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。

図７に示すように、容量制御回路２０は、充電電圧生成回路３０と、制御信号生成回路４０と、それら充電電圧生成回路３０及び制御信号生成回路４０の動作開始・動作停止を制御する制御回路５０とを有している。

制御回路５０は、基準クロック信号ＣＬＫに基づいて、充電電圧生成回路３０及び制御信号生成回路４０の動作開始及び動作停止を制御する制御信号ＳＧ１を生成する。また、制御回路５０は、基準クロック信号ＣＬＫに基づいて、充電電圧Ｖｏ１の生成開始を制御する制御信号ＳＧ２を生成する。

次に、制御回路５０の内部構成の一例について説明する。
図８に示すように、制御回路５０は、アンド回路５１と、Ｄ−ＦＦ回路５２と、遅延回路５３と、Ｄ−ＦＦ回路５４と、アンド回路５５と、遅延回路５６と、ナンド回路５７とを有している。

アンド回路５１は、基準クロック信号ＣＬＫと、パワーオンリセット信号ＰＯＲとを論理積演算した結果を持つ出力信号Ｓ１をＤ−ＦＦ回路５２のクロック端子に供給する。
Ｄ−ＦＦ回路５２の入力端子Ｄには、ＶＣＣ電源線が接続されており、電源電圧ＶＣＣレベルの信号が供給される。Ｄ−ＦＦ回路５２のリセット端子Ｒには、パワーオンリセット信号ＰＯＲが供給される。そして、Ｄ−ＦＦ回路５２の出力端子Ｑから出力信号Ｓ２が遅延回路５３に出力される。

Ｄ−ＦＦ回路５２は、Ｌレベルのパワーオンリセット信号ＰＯＲ（リセット信号）に応答して、Ｌレベル（例えば、グランドＧＮＤレベル）固定の出力信号Ｓ２を出力する（リセット状態）。また、Ｄ−ＦＦ回路５２は、Ｈレベルのパワーオンリセット信号ＰＯＲに応答して、リセット状態を解除し、クロック入力（例えば、出力信号Ｓ１の立ち上がりエッジ）を待つアクティブ状態になる。そして、上記Ｄ−ＦＦ回路５２は、Ｈレベルのパワーオンリセット信号ＰＯＲが入力されている期間に、出力信号Ｓ１の立ち上がりエッジに応答して、電源電圧ＶＣＣレベルの信号をラッチするとともに、電源電圧ＶＣＣレベル（Ｈレベル）の出力信号Ｓ２を出力する。

遅延回路５３は、出力信号Ｓ２を所定時間（例えば、微小時間）だけ遅延させた遅延信号Ｓ３を生成する。遅延回路５３は、生成した遅延信号Ｓ３を、Ｄ−ＦＦ回路５４のリセット端子Ｒに供給するとともに、アンド回路５５に供給する。

Ｄ−ＦＦ回路５４の入力端子Ｄには、ＶＣＣ電源線が接続されており、電源電圧ＶＣＣレベルの信号が供給される。Ｄ−ＦＦ回路５４のクロック端子には、基準クロック信号ＣＬＫが供給される。そして、Ｄ−ＦＦ回路５４の反転出力端子ＸＱから出力信号Ｓ４がアンド回路５５に出力される。

Ｄ−ＦＦ回路５４は、Ｌレベルの遅延信号Ｓ３（リセット信号）に応答して、Ｈレベル（例えば、電源電圧ＶＣＣレベル）固定の出力信号Ｓ４を出力する（リセット状態）。また、Ｄ−ＦＦ回路５４は、Ｈレベルの遅延信号Ｓ３に応答して、リセット状態を解除し、クロック入力（例えば、基準クロック信号ＣＬＫの立ち上がりエッジ）を待つアクティブ状態になる。そして、上記Ｄ−ＦＦ回路５４は、Ｈレベルの遅延信号Ｓ３が入力されている期間に、基準クロック信号ＣＬＫの立ち上がりエッジに応答して、電源電圧ＶＣＣレベルの信号をラッチするとともに、Ｌレベル（例えば、グランドＧＮＤレベル）の出力信号Ｓ４を出力する。

アンド回路５５は、遅延回路５３から出力される遅延信号Ｓ３と、Ｄ−ＦＦ回路５４の出力信号Ｓ４とを論理積演算した結果を持つ出力信号Ｓ５を遅延回路５６に供給する。
遅延回路５６は、出力信号Ｓ５を所定時間（例えば、微小時間）だけ遅延させた上記制御信号ＳＧ１を生成する。遅延回路５６は、生成した制御信号ＳＧ１をナンド回路５７に供給する。

ナンド回路５７は、基準クロック信号ＣＬＫを論理反転して生成された反転クロック信号ＸＣＬＫと、制御信号ＳＧ１とを否定論理積演算した結果を持つ上記制御信号ＳＧ２を生成する。

次に、図９に従って、充電電圧生成回路３０の内部構成の一例について説明する。
充電電圧生成回路３０は、電流源３１と、トランジスタ３２と、キャパシタ３３と、スイッチ３４とを有している。

スイッチ３４は、ＶＣＣ電源線と電流源３１の第１端子との間に接続されている。すなわち、スイッチ３４の第１端子がＶＣＣ電源線に接続され、スイッチ３４の第２端子が電流源３１の第１端子に接続されている。このスイッチ３４の制御端子には、上記制御回路５０から制御信号ＳＧ１が供給される。スイッチ３４は、制御信号ＳＧ１に応じてオンオフ制御される。例えば、スイッチ３４は、Ｈレベルの制御信号ＳＧ１（例えば、電源電圧ＶＣＣレベル）に応答してオンし、Ｌレベル（例えば、グランドＧＮＤレベル）の制御信号ＳＧ１に応答してオフする。

トランジスタ３２の制御端子には、上記制御回路５０から制御信号ＳＧ２が供給される。トランジスタ３２は、Ｈレベル（例えば、電源電圧ＶＣＣレベル）の制御信号ＳＧ２に応答してオンし、Ｌレベル（例えば、グランドＧＮＤレベル）の制御信号ＳＧ２に応答してオフする。

次に、制御信号生成回路４０の内部構成の一例について説明する。
制御信号生成回路４０は、比較回路４１と、信号生成回路４２と、基準電圧生成回路４７と、スイッチ４８とを有している。

比較回路４１には、制御信号ＳＧ１が供給される。例えば、比較回路４１は、Ｈレベルの制御信号ＳＧ１に応答して動作開始し、Ｌレベルの制御信号ＳＧ１に応答して動作を停止する。

スイッチ４８は、基準電圧生成回路４７とグランドＧＮＤとの間に接続されている。例えば、スイッチ４８は、抵抗Ｒ５の第２端子とグランドＧＮＤとの間に接続されている。すなわち、スイッチ４８の第１端子が抵抗Ｒ５の第２端子に接続され、スイッチ４８の第２端子がグランドＧＮＤに接続されている。このスイッチ４８の制御端子には、上記制御回路５０から制御信号ＳＧ１が供給される。スイッチ４８は、制御信号ＳＧ１に応じてオンオフ制御される。例えば、スイッチ４８は、Ｈレベルの制御信号ＳＧ１に応答してオンし、Ｌレベルの制御信号ＳＧ１に応答してオフする。

本実施形態において、制御回路５０及びスイッチ３４，４８は停止回路の一例である。
次に、図１０に従って容量制御回路２０（特に、制御回路５０）の動作について説明する。なお、図１０において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。

今、図１０（ａ）に示す時刻ｔ３０では、遅延回路５６からＬレベルの制御信号ＳＧ１が出力され、ナンド回路５７からＨレベルの制御信号ＳＧ２が出力されている。このときの充電電圧生成回路３０では、Ｌレベルの制御信号ＳＧ１に応答してスイッチ３４がオフされるとともに、Ｈレベルの制御信号ＳＧ２に応答してトランジスタ３２がオンされる。スイッチ３４がオフされると、電流源３１がＶＣＣ電源線から切り離されるため、電流源３１による電流Ｉ２の供給が停止される。また、このとき、トランジスタ３２がオン状態であるため、キャパシタ３３が放電される放電状態が維持される。換言すると、充電電圧生成回路３０は、Ｌレベルの制御信号ＳＧ１に応答して動作が停止されている。一方、制御信号生成回路４０では、Ｌレベルの制御信号ＳＧ１に応答して、比較回路４１の動作が停止されるとともに、基準電圧生成回路４７内のスイッチ４８がオフされる。スイッチ４８がオフされると、基準電圧生成回路４７がグランドＧＮＤから切り離されるため、基準電圧生成回路４７の動作が停止状態となる。

続いて、時刻ｔ３１において、基準クロック信号ＣＬＫがＨレベルである期間にパワーオンリセット信号ＰＯＲがＬレベルからＨレベルに遷移すると、アンド回路５１の出力信号Ｓ１がＬレベルからＨレベルに遷移する。また、Ｄ−ＦＦ回路５２は、Ｈレベルのパワーオンリセット信号ＰＯＲ及び出力信号Ｓ１の立ち上がりエッジに応答して、電源電圧ＶＣＣレベルの信号をラッチし、Ｈレベルの出力信号Ｓ２を出力する。この出力信号Ｓ２のＬレベルからＨレベルへの遷移から所定時間経過すると（時刻ｔ３２参照）、遅延信号Ｓ３がＬレベルからＨレベルに遷移される。このＨレベルの遅延信号Ｓ３に応答して、Ｄ−ＦＦ回路５４は、リセット状態が解除され、クロック入力（ここでは、基準クロック信号ＣＬＫの次の立ち上がりエッジ）を待つアクティブ状態となる。

また、上記Ｈレベルの遅延信号Ｓ３と、Ｄ−ＦＦ回路５４から出力されるＨレベルの出力信号Ｓ４とに応答して、アンド回路５５の出力信号Ｓ５がＬレベルからＨレベルに遷移する。この出力信号Ｓ５のＬレベルからＨレベルへの遷移から所定時間経過すると（時刻ｔ３３参照）、制御信号ＳＧ１がＬレベルからＨレベルに遷移される。

このＨレベルの制御信号ＳＧ１に応答して、充電電圧生成回路３０内のスイッチ３４がオンされ、電流源３１による電流Ｉ２の供給が開始される。これにより、充電電圧生成回路３０の動作が開始される。また、Ｈレベルの制御信号ＳＧ１に応答して、制御信号生成回路４０内のスイッチ４８がオンされ、基準電圧生成回路４７による基準電圧Ｖｒｅｆの生成が開始される。さらに、Ｈレベルの制御信号ＳＧ１に応答して、比較回路４１の動作が開始される。

次いで、時刻ｔ３４において、基準クロック信号ＣＬＫがＨレベルからＬレベルに遷移すると、つまり反転クロック信号ＸＣＬＫがＬレベルからＨレベルに遷移すると、ナンド回路５７からＬレベルの制御信号ＳＧ２が出力される。このＬレベルの制御信号ＳＧ２に応答して、トランジスタ３２がオフされ、キャパシタ３３の充電動作が開始される。これにより、制御信号生成回路４０において、固定容量部１５の容量値Ｃ１５を制御（補正）する制御信号Ｖｓｗ１〜Ｖｓｗ４が生成される。

その後、時刻ｔ３５において、基準クロック信号ＣＬＫがＬレベルである期間ＴＬが終了すると、つまり基準クロック信号ＣＬＫがＬレベルからＨレベルに遷移すると、ナンド回路５７からＨレベルの制御信号ＳＧ２が出力される。また、Ｄ−ＦＦ回路５４は、基準クロック信号ＣＬＫの立ち上がりエッジに応答して、電源電圧ＶＣＣレベルの信号をラッチし、Ｌレベルの出力信号Ｓ４を出力する。このＬレベルの出力信号Ｓ４の立ち下がりエッジから所定時間経過すると（時刻ｔ３６）、制御信号ＳＧ１がＨレベルからＬレベルに遷移する。このＬレベルの制御信号ＳＧ１に応答して、充電電圧生成回路３０の動作が停止されるとともに、比較回路４１及び基準電圧生成回路４７の動作が停止される。

このように、本例の制御回路５０は、キャパシタ３３の充電電圧Ｖｏ１に基づいて制御信号Ｖｓｗ１〜Ｖｓｗ４を生成する期間ＴＬが開始される前に、充電電圧生成回路３０、比較回路４１及び基準電圧生成回路４７の動作を開始させるＨレベルの制御信号ＳＧ１を生成する。また、本例の制御回路５０は、上記期間ＴＬが終了した後に、充電電圧生成回路３０、比較回路４１及び基準電圧生成回路４７の動作を停止させるＬレベルの制御信号ＳＧ１を生成する。これにより、制御信号Ｖｓｗ１〜Ｖｓｗ４が生成された後、つまり固定容量部１５の容量値Ｃ１５が補正された後に、容量制御回路２０における消費電流を大幅に低減することができる。さらに、本例の制御回路５０は、制御信号ＳＧ１がＨレベルの期間にのみＬレベルの制御信号ＳＧ２を生成する。

ここで、図１０（ｂ）に示すように、制御回路５０では、基準クロック信号ＣＬＫがＬレベルの期間にパワーオンリセット信号ＰＯＲがＨレベルに遷移した場合には（時刻ｔ３７参照）、上記Ｌレベルの期間（時刻ｔ３７〜ｔ３８参照）において出力信号Ｓ１〜Ｓ５及び制御信号ＳＧ１，ＳＧ２の信号レベルが遷移しない。詳述すると、パワーオンリセット信号ＰＯＲがＨレベルに遷移した場合に、基準クロック信号ＣＬＫがＬレベルである場合には、アンド回路５１の出力信号Ｓ１がＬレベルに維持されるとともに、その出力信号Ｓ１がＨレベルに遷移するまではＤ−ＦＦ回路５２の出力信号Ｓ２がＬレベルに維持される。このため、遅延信号Ｓ３もＬレベルに維持され、アンド回路５５の出力信号Ｓ５もＬレベルに維持される。したがって、遅延回路５６から出力される制御信号ＳＧ１がＬレベルに維持されるため、ナンド回路５７から出力される制御信号ＳＧ２がＨレベルに維持される。

その後の時刻ｔ３８以降は図１０（ａ）で説明した動作と同様にして制御信号ＳＧ１，ＳＧ２が生成される。すなわち、基準クロック信号ＣＬＫがＨレベルの期間に、制御信号ＳＧ１がＬレベルからＨレベルに遷移され（時刻ｔ３９）、基準クロック信号ＣＬＫの次のＬレベルの期間ＴＬに、制御信号ＳＧ２がＨレベルからＬレベルに遷移される（時刻ｔ４０）。そして、基準クロック信号ＣＬＫの次のＨレベルの期間に、制御信号ＳＧ２がＬレベルからＨレベルに遷移された後に、制御信号ＳＧ１がＨレベルからＬレベルに遷移される（時刻ｔ４１）。

以上説明した実施形態によれば、第１実施形態の（１）〜（５）の効果に加えて以下の効果を奏することができる。
（６）充電電圧Ｖｏ１の変化量ΔＶｏ１に基づいて制御信号Ｖｓｗ１〜Ｖｓｗ４を生成する期間ＴＬが終了した後に、充電電圧生成回路３０、比較回路４１及び基準電圧生成回路４７の動作を停止させるようにした。これにより、制御信号Ｖｓｗ１〜Ｖｓｗ４が生成された後、つまり固定容量部１５の容量値Ｃ１５が補正された後に、容量制御回路２０における消費電流を大幅に低減することができる。

（７）基準クロック信号ＣＬＫがＨレベルの期間に、制御信号ＳＧ１がＬレベルからＨレベルに遷移され、基準クロック信号ＣＬＫの次のＬレベルの期間ＴＬに、制御信号ＳＧ２がＨレベルからＬレベルに遷移されるようにした。そして、基準クロック信号ＣＬＫの次のＨレベルの期間に、制御信号ＳＧ２がＬレベルからＨレベルに遷移されるとともに、制御信号ＳＧ１がＨレベルからＬレベルに遷移されるようにした。これにより、基準クロック信号ＣＬＫがＬレベルの期間に、パワーオンリセット信号ＰＯＲがＬレベルからＨレベルに遷移する場合であっても、制御信号ＳＧ２のＬレベルの期間が短くなることを抑制できる。

（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態では、信号生成回路４２内の初段のラッチ回路４３のリセット端子Ｒにパワーオンリセット信号ＰＯＲを供給するようにしたが、これに限定されない。

例えば図１１に示すように、基準クロック信号ＣＬＫの立ち上がりエッジに同期して信号レベルがＬレベルからＨレベルに遷移し（時刻ｔ５０参照）、それ以降その信号レベル（つまり、Ｈレベル）を保持する信号ＰＯＲａを生成し、その信号ＰＯＲａをラッチ回路４３のリセット端子Ｒに供給するようにしてもよい。また、基準クロック信号ＣＬＫの立ち下がりエッジに同期して上記信号ＰＯＲａを生成するようにしてもよい。

・上記各実施形態における基準電圧生成回路４７では、電源電圧ＶＣＣとグランドＧＮＤとの電位差を、ノードＮ４とＶＣＣ電源線との間の第１抵抗成分（抵抗Ｒ１〜Ｒ４）と、ノードＮ４とグランドＧＮＤとの間の第２抵抗成分（抵抗Ｒ５）とによって分圧して基準電圧Ｖｒｅｆを生成している。そして、基準電圧生成回路４７では、上記第１抵抗成分の抵抗値を可変させることにより、基準電圧Ｖｒｅｆの電圧値を可変させるようにした。これに限らず、例えば上記第２抵抗成分の抵抗値を可変させることにより、基準電圧Ｖｒｅｆの電圧値を可変させるようにしてもよい。また、例えば上記第１抵抗成分の抵抗値と上記第２抵抗成分の抵抗値の双方を可変させることにより、基準電圧Ｖｒｅｆの電圧値を可変させるようにしてもよい。

・上記各実施形態では、電圧値可変の基準電圧Ｖｒｅｆと充電電圧Ｖｏ１とを１つの比較回路４１で比較するようにした。これに限らず、例えば１つの比較回路４１の代わりに、互いに異なる電圧値を有する複数の基準電圧を生成し、それら複数の基準電圧の各々と充電電圧Ｖｏ１とを比較する複数の比較回路を設けるようにしてもよい。例えば、電圧値Ｖ１の基準電圧と充電電圧Ｖｏ１とを比較する第１比較回路と、電圧値Ｖ２の基準電圧と充電電圧Ｖｏ１とを比較する第２比較回路と、電圧値Ｖ３の基準電圧と充電電圧Ｖｏ１とを比較する第３比較回路と、電圧値Ｖ４の基準電圧と充電電圧Ｖｏ１とを比較する第４比較回路とを設けるようにしてもよい。この場合には、例えば第１比較回路の出力信号をラッチ回路４３でラッチし、第２比較回路の出力信号をラッチ回路４４でラッチし、第３比較回路の出力信号をラッチ回路４５でラッチし、第４比較回路の出力信号をラッチ回路４６でラッチすることができる。この場合には、ラッチ回路４３〜４６のリセット端子Ｒを省略することができる。

また、上記第１〜第４比較回路の出力信号をそれぞれ上記制御信号Ｖｓｗ１〜Ｖｓｗ４としてもよい。この場合には、ラッチ回路４３〜４６（信号生成回路）を省略することができる。

・上記各実施形態の充電電圧生成回路３０では、単位キャパシタＶＣ１〜ＶＣ１２とは別のキャパシタ３３を設けるようにした。これに限らず、例えば単位キャパシタＶＣ１〜ＶＣ１２のうちの一部の単位キャパシタを充電電圧生成回路３０に利用してもよい。すなわち、この場合の充電電圧生成回路３０は、上記一部の単位キャパシタに電流Ｉ２を供給し、上記一部の単位キャパシタの充電電圧Ｖｏ１を比較回路４１に供給する。なお、この場合には、上記一部の単位キャパシタが基準容量の一例となる。

・上記第２実施形態の制御回路５０では、制御信号ＳＧ１と併せて、キャパシタ３３の充電動作の開始を制御する制御信号ＳＧ２を生成するようにしたが、制御信号ＳＧ２の生成を省略してもよい。この場合には、トランジスタ３２の制御端子には、基準クロック信号ＣＬＫを供給する。

・上記第２実施形態におけるスイッチ３４を省略してもよい。
・上記第２実施形態におけるスイッチ４８を省略してもよい。
・上記第２実施形態における比較回路４１への制御信号ＳＧ１の供給を省略してもよい。

・上記第２実施形態の制御回路５０において生成される制御信号ＳＧ１は、充電電圧Ｖｏ１の変化量ΔＶｏ１に基づいて制御信号Ｖｓｗ１〜Ｖｓｗ４を生成する期間ＴＬの終了後にＬレベルに保持される信号であれば十分である。例えば、上記期間ＴＬの前の信号レベルは特に限定されない。

・上記各実施形態における基準電圧Ｖｒｅｆの電圧値Ｖ１，Ｖ２，Ｖ３，Ｖ４を、キャパシタ３３の実際の容量値ＶＣａが設計値の＋１５％，＋５％，−５％，−１５％である場合の充電電圧Ｖｏ１の期間ＴＬにおける変化量ΔＶｏ１に一致する値に設定した。しかし、上記電圧値Ｖ１，Ｖ２，Ｖ３，Ｖ４はこれに限定されない。例えば電圧値Ｖ１，Ｖ２，Ｖ３，Ｖ４を、キャパシタ３３の実際の容量値ＶＣａが設計値の＋２０％，＋１０％，±０％，−１０％である場合の充電電圧Ｖｏ１の期間ＴＬにおける変化量ΔＶｏ１に一致する値に設定してもよい。

・上記各実施形態では、固定容量部１５内のスイッチＳＷ１〜ＳＷ４を、それぞれの対応する単位キャパシタＶＣ９〜ＶＣ１２の両側に設けているが、片側だけに設けるようにしてもよい。但し、回路の寄生容量の影響をより効果的に低減するためには、図３に示したように単位キャパシタＶＣ９〜ＶＣ１２の両側に設ける方が好ましい。

・上記各実施形態では、スイッチＳＷ１〜ＳＷ４と接続される単位キャパシタＶＣ９〜ＶＣ１２の個数を「４」とし、その個数に合わせて制御信号Ｖｓｗ１〜Ｖｓｗ４の個数を「４」とした。さらに、上記個数に合わせて、基準電圧Ｖｒｅｆの電圧値を「４段階」に可変させるようにした。これらの個数は「４」に限定されない。例えば、上記個数を多くすることにより、固定容量部１５の容量値Ｃ１５のばらつき補正のステップを細かくすることができる。あるいは、固定容量部１５の容量値Ｃ１５の補正可能な範囲を広げることができる。

・上記各実施形態では、ＰＬＬ回路１０で使用される基準クロック信号ＣＬＫを容量制御回路２０でも利用するようにした。これに限らず、基準クロック信号ＣＬＫの代わりに、基準クロック信号ＣＬＫとは別のクロック信号（周期信号）を容量制御回路２０で利用するようにしてもよい。このようなクロック信号は、例えば容量制御回路２０内で生成するようにしてもよいし、容量制御回路２０の外部で生成するようにしてもよい。

・上記各実施形態では、第１回路の一例としてＶＣＯ回路１２を挙げたが、これに限定されない。例えば、補正対象容量を含む第１回路としては、ＶＣＯ回路以外の発振回路や、ＧＭＣフィルタ等のフィルタ回路、タイマ回路、遅延回路、増幅回路などを挙げることができる。

１２ ＶＣＯ回路（第１回路）
１５ 固定容量部（補正対象容量、容量）
２０ 容量制御回路
３０ 充電電圧生成回路
３１ 電流源
３２ ＮチャネルＭＯＳトランジスタ
３３ キャパシタ（基準容量）
３４，４８ スイッチ（停止回路）
４０ 制御信号生成回路
４１ 比較回路
４２ 信号生成回路
４３〜４６ ラッチ回路
４７ 基準電圧生成回路
５０ 制御回路（停止回路）
Ｉ２ 電流
Ｖｏ１ 充電電圧
Ｖｓｗ１〜Ｖｓｗ 制御信号
Ｖｏ２ 制御信号
Ｖｒｅｆ 基準電圧
ＣＬＫ 基準クロック信号
ＰＯＲ パワーオンリセット信号
ＰＯＲａ 信号
ＴＬ 期間
ＶＣＣ 高電位側電源電圧
Ｖｏｕｔ 出力信号

Claims (11)

1. 基準容量を充電する電流源と、
   前記基準容量の充電電圧の所定期間における変化量に基づいて、補正対象容量の容量値を制御する制御信号を生成する制御信号生成回路と、
   を有することを特徴とする容量制御回路。
2. 前記制御信号生成回路は、
   前記基準容量の充電電圧と基準電圧とを比較する比較回路と、
   前記比較結果に基づいて、前記制御信号を生成する信号生成回路と、
   前記制御信号に基づいて、前記所定期間内に前記基準電圧の電圧値を可変させる基準電圧生成回路と、を有することを特徴とする請求項１に記載の容量制御回路。
3. 前記基準容量と前記電流源との間のノードに第１端子が接続され、第１周期を有する周期信号に応じてオンオフ制御されるスイッチを有し、
   前記所定期間は、前記第１周期に対応する期間であることを特徴とする請求項１又は２に記載の容量制御回路。
4. 前記信号生成回路は、前記制御信号に基づいて前記基準電圧の電圧値が可変される度に、前記比較結果を順次ラッチする複数のラッチ回路を有することを特徴とする請求項３に記載の容量制御回路。
5. 前記複数のラッチ回路は、
   第１信号に基づいてリセット状態が解除される第１ラッチ回路と、
   前記第１ラッチ回路を含む前段のラッチ回路の出力信号に基づいてリセット状態が解除される１又は複数の第２ラッチ回路と、を有することを特徴とする請求項４に記載の容量制御回路。
6. 前記第１ラッチ回路は、前記第１信号が供給される第１リセット端子と、前記比較結果が供給される第１クロック端子と、第１電源電圧が供給される第１入力端子とを有するフリップフロップ回路であり、
   前記第２ラッチ回路は、前記前段のラッチ回路の出力信号が供給される第２リセット端子と、前記比較結果が供給される第２クロック端子と、前記第１電源電圧が供給される第２入力端子とを有するフリップフロップ回路であることを特徴とする請求項５に記載の容量制御回路。
7. 前記第１信号は、パワーオンリセット信号、あるいは前記周期信号の立ち上がりエッジ又は立ち下がりエッジに同期して信号レベルが所定のレベルに保持される信号であることを特徴とする請求項５又は６に記載の容量制御回路。
8. 前記基準電圧生成回路は、
   所定電圧を第１抵抗成分と第２抵抗成分とによって分圧して前記基準電圧を生成し、
   前記制御信号に基づいて、前記第１抵抗成分及び前記第２抵抗成分の少なくとも一方の抵抗値を可変することを特徴とする請求項２〜７のいずれか１つに記載の容量制御回路。
9. 前記所定期間の経過後に、前記比較回路及び前記基準電圧生成回路の動作を停止する停止回路を有することを特徴とする請求項２〜８のいずれか１つに記載の容量制御回路。
10. 容量を含む第１回路と、
    前記容量の容量値を制御する容量制御回路と、を有し、
    前記容量制御回路は、
    基準容量を充電する電流源と、
    前記基準容量の充電電圧の所定期間における変化量に基づいて、前記容量の容量値を制御する制御信号を生成する制御信号生成回路と、を有することを特徴とする半導体装置。
11. 基準容量を所定の電流により充電し、
    前記基準容量の充電電圧の所定期間における変化量に基づいて、補正対象容量の容量値を制御する制御信号を生成することを特徴とする容量制御方法。