CN108075773B - 用于锁相环的启动电路及锁相环 - Google Patents

Abstract

一种用于锁相环的启动电路及锁相环，所述锁相环包括环路滤波器和压控振荡器；其中，所述环路滤波器包括第一电阻单元、第一电容单元和第二电容单元，所述压控振荡器的输入端耦接所述环路滤波器的输出端，适于根据所述环路滤波器的输出信号产生时钟信号；所述启动电路包括：频率检测电路，适于检测所述时钟信号的频率；控制电路，适于当所述时钟信号的频率小于锁相环的目标频率时，控制所述第一电阻单元被短接，当所述时钟信号的频率大于等于所述锁相环的目标频率时，解除对所述第一电阻单元的控制。本发明方案的启动电路可以使得锁相环达到快速锁定。

Description

用于锁相环的启动电路及锁相环

技术领域

本发明涉及电子电路设计领域，特别涉及一种用于锁相环的启动电路及锁相环。

背景技术

锁相环(Phase Locked Loop，PLL)是一种典型的反馈控制电路，利用外部输入的参考频率信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪。电子电路中广泛采用电荷泵锁相环，如图1所示，锁相环100可以包括顺次串联的鉴频鉴相器(Phase Frequency Detector，PFD)10、电荷泵(Charge Pump，CP)20、环路滤波器(一般为低通滤波器(Low Pass Filter，LPF))30、压控振荡器(Voltage ControlledOscillator，VCO)40和分频器(Divider)50，并形成环路；其中，所述压控振荡器40的输出端作为所述电荷泵锁相环100的输出端并输出锁相信号fout，所述鉴频鉴相器10的输入端输入有参考频率信号fr，所述分频器50适于对所述锁相信号fout进行分频并将得到的反馈信号fback传输至所述鉴频鉴相器10。所述电荷泵锁相环100输出的锁相信号fout的频率是所述参考频率信号fr的N倍，N为分频器50的分频比。具体而言，如图2所示，现有技术中的环路滤波器30可以为由电阻R100和电容C100、C101组成的二阶低通滤波器，所述环路滤波器接收输入信号Vin，输出信号Vout。

在实际中对锁相环使用时，通常会对锁相环的锁定时间有要求。由于锁相环的锁定时间与锁相环中压控振荡器的初始频率息息相关，因此希望在锁相环的环路工作开始时压控振荡器能够被快速预设为目标频率f1附近。而锁相环的环路工作开始时压控振荡器被快速预设为目标频率附近也即要求压控振荡器的控制电压接近目标控制电压。参照图1和图3，现有技术的压控振荡器40的频率预设方式是采用一种如图3所示的用于锁相环100的启动电路60，将控制电压设为某一固定电压值。电源VDD经由电阻R1和R2分压后，分压节点经由包括MOS管MP1和MN1的传输门输出所述控制电压V1。在实际应用中，可以通过控制所述传输门的导通或者断开对所述启动电路60是否对外输出所述控制电压进行控制。然而，实际上所述启动电路60会受到工艺、电压、温度(Process，Voltage and Temperature，PVT)波动的影响。具体而言，所述电阻R1和R2一般采用精密电阻，而对它们所施加的电压、环境温度以及工艺精度均会影响电阻R1和R2的阻值大小，从而对所述控制电压造成影响，使得本应输出所述目标频率f1的压控振荡器40实际输出的信号频率具有一定的误差，此误差可能较大，将严重妨碍锁相环的快速稳定。

发明内容

本发明解决的技术问题是在现有技术的基础上如何实现锁相环的快速锁定。

为解决上述技术问题，本发明实施例提供一种用于锁相环的启动电路，所述锁相环包括环路滤波器和压控振荡器；其中，所述环路滤波器包括第一电阻单元、第一电容单元和第二电容单元，所述第一电阻单元的第一端耦接所述环路滤波器的输入端并接收电荷泵信号，所述第一电阻单元的第二端耦接所述第一电容单元的第一端，所述第二电容单元的第一端耦接所述第一电阻单元的第一端和所述环路滤波器的输出端，所述第二电容单元的第二端耦接所述第一电容单元的第二端；所述压控振荡器的输入端耦接所述环路滤波器的输出端，适于根据所述环路滤波器的输出信号产生时钟信号；所述启动电路包括：频率检测电路，适于检测所述时钟信号的频率，并生成控制信号；控制电路，接收所述控制信号，适于当所述时钟信号的频率小于锁相环的目标频率时，控制所述第一电阻单元被短接，当所述时钟信号的频率大于等于所述锁相环的目标频率时，解除对所述第一电阻单元的控制。

可选地，所述频率检测电路包括：频压转换电路，适于根据所述时钟信号输出第一电压，所述第一电压的幅度与所述时钟信号的频率相关；阈值检测电路，适于根据所述第一电压生成所述控制信号；当所述第一电压小于阈值时，所述控制信号为第一逻辑电平，当所述第一电压大于等于所述阈值时，所述控制信号翻转为第二逻辑电平；或者，当所述第一电压大于阈值时，所述控制信号为所述第一逻辑电平，当所述第一电压小于等于所述阈值时，所述控制信号翻转为所述第二逻辑电平。

可选地，所述频压转换电路包括：充放电单元，接收所述时钟信号和与所述时钟信号反相的反相时钟信号，当所述时钟信号为第三逻辑电平时，所述充放电单元被电源充电，当所述时钟信号为不同于所述第三逻辑电平的第四逻辑电平时，所述充放电单元放电；其中，所述充放电单元的充电时间常数和放电时间常数不相等。

可选地，所述充放电单元的充电时间常数大于其放电时间常数；所述充放电单元包括：第二电阻单元，其第一端耦接电源，其第二端输出所述第一电压；第一开关单元，其控制端接收所述时钟信号，其第一端耦接所述第二电阻单元的第二端；第二开关单元，其控制端接收所述反相时钟信号，其第一端耦接所述第一开关单元的第二端，所述第二开关单元的第二端接地；第三电容单元，其第一端耦接所述第一开关单元的第二端，其第二端接地。

可选地，所述第一开关单元包括第一MOS管，所述第一MOS管的栅极耦接所述第一开关单元的控制端，所述第一MOS管的漏极耦接所述第一开关单元的第一端，所述第一MOS管的源极耦接所述第一开关单元的第二端；所述第二开关单元包括第二MOS管，所述第二MOS管的栅极耦接所述第二开关单元的控制端，所述第二MOS管的漏极耦接所述第二开关单元的第一端，所述第二MOS管的源极耦接所述第二开关单元的第二端。

可选地，所述第一MOS管和第二MOS管的导通电阻相等。

可选地，所述阈值检测电路包括：第三开关单元，其控制端直接或者间接地接收所述第一电压，适于根据所述第一电压导通或者关断，所述第三开关单元的第一端耦接电源；第三电阻单元，其第一端耦接所述第三开关单元的第二端，其第二端接地。

可选地，所述第三开关单元包括PMOS管，所述PMOS管的栅极耦接所述第三开关单元的控制端，所述PMOS管的源极耦接所述第三开关单元的第一端，所述PMOS管的漏极耦接所述第三开关单元的第二端。

可选地，所述阈值检测电路还包括：滤波单元，适于对所述第一电压进行滤波，所述滤波单元的输出端耦接所述第三开关单元的控制端。

可选地，所述滤波单元包括：第一电阻，其第一端接收所述第一电压，其第二端耦接所述滤波单元的输出端；第一电容，其第一端耦接所述滤波单元的输出端，其第二端耦接电源。

为解决上述技术问题，本发明实施例还提供一种锁相环，包括以上所述的启动电路。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例提供一种用于锁相环的启动电路，其中，所述锁相环中包括环路滤波器和压控振荡器，所述环路滤波器包括第一电阻单元、第一电容单元和第二电容单元，所述第一电阻单元的第一端耦接所述环路滤波器的输入端并接收电荷泵信号，所述压控振荡器适于根据所述环路滤波器的输出信号产生时钟信号；本发明实施例启动电路可以包括频率检测电路和控制电路，其中，所述频率检测电路适于检测所述时钟信号的频率，并生成控制信号；所述控制电路根据所述控制信号对所述第一电阻单元进行控制。在锁相环的工作初始阶段，所述压控振荡器输出的所述时钟信号频率较低。具体而言，当所述时钟信号的频率小于锁相环的目标频率时，控制所述第一电阻单元被短接，此时，所述环路滤波器无法实现滤波功能，而是由所述第一电容单元和第二电容单元构成了充电电路，充电电路可以快速地抬升所述环路滤波器的输出电压，所述环路滤波器的输出电压作用于所述压控振荡器，使得所述压控振荡器输出的信号频率快速逼近锁相环的目标频率，当所述时钟信号的频率大于等于所述锁相环的目标频率时，所述控制信号使得所述控制电路解除对所述第一电阻单元的控制，所述环路滤波器恢复滤波功能。由于环路振荡器输出的信号频率已经被预置在锁相环的目标频率附近，因此锁相环的环路能够在较短的时间内实现锁定。

进一步而言，本发明实施例中的频率检测电路可以包括频压转换电路和阈值检测电路，将所述时钟信号的频率转换为电压的形式，所述时钟信号的频率与所述频压转换电路输出的第一电压成正相关也可以成负相关，可以灵活设计，再由所述阈值检测电路根据所述第一电压的幅度与阈值的比较结果输出不同逻辑的所述控制信号，所述阈值的设置与锁相环的目标频率相关。所述频率检测电路采用电压信号的形式便于信号处理，有助于提高检测精度。

进一步而言，所述阈值检测电路还可以包括滤波单元，适于对所述第一电压进行噪声滤除，有助于保证所述频率检测电路对所述控制电路的控制准确度。

附图说明

图1是现有技术的一种锁相环的示意性结构框图。

图2是现有技术的一种环路滤波器的电路图。

图3是现有技术的一种用于锁相环的启动电路的电路图。

图4是本发明实施例一种用于锁相环的启动电路的示意性结构框图。

图5是本发明实施例一种用于锁相环的启动电路的电路图。

图6是本发明实施例另一种用于锁相环的启动电路的电路图。

图7是本发明实施例时钟信号的频率较低时时钟信号、第一电压、滤波后的第一电压、控制信号和启动完成信号的仿真图。

图8是本发明实施例时钟信号的频率较高时时钟信号、第一电压、滤波后的第一电压、控制信号和启动完成信号的仿真图。

具体实施方式

如背景技术部分所述，参照图1和图3，现有技术的用于锁相环100的启动电路60由于可能受到工艺、电压、温度波动的影响，使得其输出的控制电压与预设值之间可能具有较大误差，所述控制电压作用于压控振荡器40后，使得压控振荡器40输出的信号频率与所述目标频率f1相差较大，这严重妨碍了锁相环的快速稳定。

针对以上所述的技术问题，本发明实施例提出一种用于锁相环的启动电路，使得在锁相环的环路处于初始状态时，控制锁相环中的压控振荡器输出的信号频率快速地接近锁相环的目标频率，并在上升至锁相环的目标频率后，控制所述压控振荡器输出的信号频率停止上升，使得锁相环实现快速锁定。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

如图4所示，在本发明实施例的用于锁相环200的启动电路(图中未标示)中，所述锁相环200可以包括：环路滤波器201和压控振荡器202。

其中，所述环路滤波器201可以包括第一电阻单元203、第一电容单元204和第二电容单元205，所述第一电阻单元203的第一端耦接所述环路滤波器201的输入端并接收电荷泵信号CP，所述电荷泵信号CP可以来自于锁相环200中的电荷泵(图中未示出)，所述第一电阻单元203的第二端耦接所述第一电容单元204的第一端，所述第二电容单元205的第一端耦接所述第一电阻单元203的第一端和所述环路滤波器201的输出端，所述第二电容单元205的第二端耦接所述第一电容单元204的第二端。

所述压控振荡器202的输入端耦接所述环路滤波器201的输出端，适于根据所述环路滤波器201的输出信号产生时钟信号CLK。

需要说明的是，图4仅绘示出锁相环200的部分结构，锁相环200的整体结构可参照图1的锁相环100。

还需要说明的是，所述环路滤波器201一般为低通滤波器，本实施例仅以所述第一电阻单元203、第一电容单元204和第二电容单元205组成的二阶低通无源滤波器为例，在具体实施中，可以在环路滤波器201中增加低通滤波器的阶数对环路滤波器201进行调整，本实施例不进行特殊限制。

此外，所述第一电阻单元203可以包括单个电阻，也可以为多个电阻或者阻性负载的串、并联形成的电阻单元，同理，所述第一电容单元204和第二电容单元205也可以为多个电容或者容性负载的串、并联形成的电容单元，此处不进行特殊限制。

本发明实施例启动电路还可以包括：频率检测电路211和控制电路212。

其中，所述频率检测电路211适于检测所述时钟信号CLK的频率，并生成控制信号Ctrl。所述控制电路212接收所述控制信号Ctrl，当所述时钟信号CLK的频率小于锁相环的目标频率f1时，控制所述第一电阻单元203被短接，此时，所述环路滤波器201无法实现滤波功能，而是由所述第一电容单元204和第二电容单元205构成了充电电路，充电电路可以快速地抬升所述环路滤波器201的输出电压，所述环路滤波器201的输出电压作用于所述压控振荡器202，使得所述压控振荡器202输出的信号频率快速逼近锁相环的目标频率f1。当所述时钟信号CLK的频率大于等于所述锁相环的目标频率f1时，所述控制信号Ctrl使得所述控制电路212解除对所述第一电阻单元203的控制，使得第一电阻单元203正常接入电路中，所述环路滤波器201恢复滤波功能。由于环路振荡器输出的信号频率已经被预置在锁相环的目标频率f1附近，因此锁相环200的环路能够在较短的时间内实现锁定。

相比于现有技术而言，所述启动电路(请参照图1)生成的控制电压使得锁相环200中的压控振荡器202输出的信号频率与锁相环的目标频率f1相差较大，这将耗费锁相环200较多的时间(设为T1)将压控振荡器202输出的信号频率锁定至锁相环的目标频率f1。而本实施例中的所述第一电容单元204和第二电容单元205一般表现出的容值较大，当二者构成充电电路时，可以将作用于压控振荡器202输入端的控制电压Vout快速抬升，此过程耗费的时间(设为T2)将远小于T1，而当压控振荡器202输出的信号频率上升至锁相环的目标频率f1时，将此信息以控制信号Ctrl的形式反馈至所述控制电路212，使得作用于压控振荡器202输入端的控制电压Vout停止抬升，锁相环200正常工作，因此，最终被设置的压控振荡器202输出的信号频率与锁相环的目标频率f1之间的误差较小，锁相环200可以快速锁定。

下面将继续结合图4对所述启动电路的具体实施方式进行详细说明。

在一具体实施例中，所述频率检测电路211可以包括：频压转换电路213和阈值检测电路214。

所述频压转换电路213适于根据所述时钟信号CLK输出第一电压V1，所述第一电压V1的幅度与所述时钟信号CLK的频率相关。将所述时钟信号CLK的频率转换为电压的形式，便于信号处理，有助于提高检测精度。具体而言，所述时钟信号CLK的频率与所述频压转换电路213输出的第一电压V1成正相关也可以成负相关，可以灵活设计。

所述阈值检测电路214适于根据所述第一电压V1生成所述控制信号Ctrl；当所述第一电压V1小于阈值时，所述控制信号Ctrl为第一逻辑电平，当所述第一电压V1大于等于所述阈值时，所述控制信号Ctrl翻转为第二逻辑电平；或者，当所述第一电压V1大于阈值时，所述控制信号Ctrl为所述第一逻辑电平，当所述第一电压V1小于等于所述阈值时，所述控制信号Ctrl翻转为所述第二逻辑电平。在具体电路设计中，所述阈值可以根据锁相环的目标频率f1进行调节。例如，所述第一逻辑电平为低电平，所述第二逻辑电平为高电平。

在具体实施例中，结合图4和图5所示，所述频压转换电路213可以包括：充放电单元(图未示)，所述充放电单元接收所述时钟信号CLK和与所述时钟信号CLK反相的反相时钟信号CLK1，当所述时钟信号CLK为第三逻辑电平时，所述充放电单元被电源VDD充电，当所述时钟信号CLK为不同于所述第三逻辑电平的第四逻辑电平时，所述充放电单元放电。例如，所述第三逻辑电平为高电平，所述第四逻辑电平为低电平。

其中，所述充放电单元的充电时间常数和放电时间常数不相等。可以通过设置所述充放电单元的充电时间常数和放电时间常数之间的大小关系对所述时钟信号CLK与所述第一电压V1成正相关还是负相关进行调节。

例如，在具体实施中所述充放电单元的充电时间常数大于其放电时间常数。

如图5所示，此时，所述充放电单元可以包括：第二电阻单元215、第一开关单元216、第二开关单元217和第三电容单元218。其中，所述第二电阻单元215的第一端耦接电源VDD，其第二端输出所述第一电压V1。所述第一开关单元216的控制端接收所述时钟信号CLK，其第一端耦接所述第二电阻单元215的第二端。所述第二开关单元217的控制端接收所述反相时钟信号CLK1，其第一端耦接所述第一开关单元216的第二端，所述第二开关单元217的第二端接地。所述第三电容单元218的第一端耦接所述第一开关单元216的第二端，其第二端接地。

具体而言，所述第一开关单元216可以包括第一MOS管MN1，所述第二开关单元217可以包括第二MOS管MN2。其中，所述第一MOS管MN1的栅极耦接所述第一开关单元216的控制端，所述第一MOS管MN1的漏极耦接所述第一开关单元216的第一端，所述第一MOS管MN1的源极耦接所述第一开关单元216的第二端；所述第二MOS管MN2的栅极耦接所述第二开关单元217的控制端，所述第二MOS管MN2的漏极耦接所述第二开关单元217的第一端，所述第二MOS管MN2的源极耦接所述第二开关单元217的第二端。

所述第二电阻单元215可以为但不限定于第二电阻R2，所述第三电容单元218可以为但不限定于第三电容C3。

所述频压转换电路213的工作原理如下：当时钟信号CLK为高电平时，第一MOS管MN1导通，第二MOS管MN2关断，所述充放电单元通过电源VDD、第二电阻R2和第一MOS管MN1对第三电容C3充电直至稳态，所述第一电压V1等于电源电压VDD。设第一MOS管MN1的导通电阻为RON，则所述充放电单元的充电时间常数为(R2+RON)×C1。当时钟信号CLK为低电平时，第二MOS管MN2导通，第一MOS管MN1关断，所述充放电单元通过第三电容C3、第二MOS管MN2进行放电，其电路的放电时间常数为RON*C1，此时，设置所述第一MOS管MN1和第二MOS管MN2的导通电阻相等。

每当时钟信号CLK经历一个周期的反转，所述充放电单元都会重复充电和放电的动作。充放电单元的放电时间常数小于充电时间常数时，所述时钟信号CLK的频率与所述第一电压V1成负相关，也即所述第一电压V1随着时钟信号CLK的频率的增加而下降，f(CLK)∝充放电单元的充放电次数∝(VDD-V1)。

在具体实施中，继续结合图4和图5，所述阈值检测电路214可以包括：第三开关单元219和第三电阻单元220。其中，所述第三开关单元219的控制端直接或者间接地接收所述第一电压V1，适于根据所述第一电压V1导通或者关断，所述第三开关单元219的第一端耦接电源VDD。所述第三电阻单元220的第一端耦接所述第三开关单元219的第二端，其第二端接地。

具体地，当所述时钟信号CLK的频率与所述第一电压V1成负相关时，所述第三开关单元219可以包括PMOS管MP，所述PMOS管MP的栅极耦接所述第三开关单元219的控制端，所述PMOS管MP的源极耦接所述第三开关单元219的第一端，所述PMOS管MP的漏极耦接所述第三开关单元219的第二端。

需要说明的是，当所述时钟信号CLK与所述第一电压V1成正相关时，所述第三开关单元219包括NMOS管(图未示)，所述阈值检测电路214也需要根据所述第三开关单元219的具体电路进行相应调整。

所述第三电阻单元220可以为但不限定于第三电阻R3。其中，所述PMOS管MP具有导通电阻RON1。所述第三电阻R3适于与所述PMOS管MP共同决定所述控制信号Ctrl的电平值。

进一步地，所述阈值检测电路214还可以包括：滤波单元220，适于对所述第一电压V1进行滤波，以得到滤波后的较为平稳的第一电压V1f，所述滤波单元220的输出端耦接所述第三开关单元219的控制端，有助于保证所述频率检测电路211对所述控制电路212的控制准确度。

在具体实施中，所述滤波单元221可以包括：第一电阻R1，其第一端接收所述第一电压V1，其第二端耦接所述滤波单元221的输出端；第一电容C1，其第一端耦接所述滤波单元221的输出端，其第二端耦接电源VDD。

需要说明的是，由于在锁相环200对高频噪声较为敏感，因此，所述滤波单元221为低通滤波器，所述滤波单元221可以包括但不限定于第一电阻R1和第一电容C1，还可以是其他任何形式的低通滤波器，例如，有源低通滤波器、更高阶数的低通滤波器等等，此处不再一一举例。

在实际电路设计中，所述控制信号Ctrl的电压值可表示为：

其中，V1f为滤波后的第一电压V1f的电压值，VDD为电源VDD的电压值，Vth(MP)为PMOS管MP的阈值电压，R3为第三电阻R3的电阻值，

其中，μ表示PMOS管MP中载流子的迁移率，C_ox表示PMOS管MP的单位面积的栅氧化层电容，W和L分别表示PMOS管MP的导电沟道的宽度和长度。

如果欲将所述阈值设置为0.5×VDD，则有

在本实施例中，参照图6所示，所述启动电路还可以包括：逻辑电路(图未示)，适于根据启动信号START_UP和所述控制信号Ctrl生成启动完成信号START_UP_DONE，所述控制电路212适于根据所述启动完成信号START_UP_DONE控制所述第一电阻单元203被短接或者解除对所述第一电阻单元203的控制。

所述逻辑电路可以包括反相器INV和与非门NAND。具体地，所述控制信号Ctrl经由所述反相器INV输入至所述与非门NAND的第一输入端，所述启动信号START_UP输入至所述与非门NAND的第二输入端，所述与非门NAND输出所述启动完成信号START_UP_DONE，并由所述启动完成信号START_UP_DONE代替图4和图5所示的所述控制信号Ctrl，对所述控制电路212进行控制。

图7和图8分别是本发明实施例时钟信号CLK的频率较低和较高时，时钟信号CLK、第一电压V1、滤波后的第一电压V1f、控制信号Ctrl和启动完成信号START_UP_DONE的仿真图。

如图7所示，当所述时钟信号CLK的频率较低时，例如60MHz，滤波后的第一电压V1f在随所述时钟信号CLK周期性变化时逐渐被拉低，但此时，所述时钟信号CLK的频率较低，使得VDD-V1f的值不足以打开PMOS管MP，则所述控制信号Ctrl为低电平，所述启动完成信号START_UP_DONE不发生翻转，以控制所述控制电路212对所述第一电阻单元203短接。

如图8所示，当所述时钟信号CLK的频率较高时，例如800MHz，滤波后的第一电压V1f在随所述时钟信号CLK周期性变化时逐渐被拉低，此时所述时钟信号CLK的频率较高，使得VDD-V1f的值足以打开PMOS管MP，当所述控制信号Ctrl为高电平(例如Ctrl>0.5*VDD)时，所述启动完成信号START_UP_DONE发生翻转，以控制所述控制电路212解除对所述第一电阻单元203的控制。

本发明实施例还公开了一种锁相环200，包括以上所述启动电路，相比于现有技术中采用启动电路的锁相环100(参照图1和图3)，本发明实施例公开的锁相环200能够实现更为快速的锁定。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种用于锁相环的启动电路，所述锁相环包括环路滤波器和压控振荡器；其中，

所述环路滤波器包括第一电阻单元、第一电容单元和第二电容单元，所述第一电阻单元的第一端耦接所述环路滤波器的输入端并接收电荷泵信号，所述第一电阻单元的第二端耦接所述第一电容单元的第一端，所述第二电容单元的第一端耦接所述第一电阻单元的第一端和所述环路滤波器的输出端，所述第二电容单元的第二端耦接所述第一电容单元的第二端；

所述压控振荡器的输入端耦接所述环路滤波器的输出端，适于根据所述环路滤波器的输出信号产生时钟信号；

其特征在于，所述启动电路包括：

频率检测电路，适于检测所述时钟信号的频率，并生成控制信号；

控制电路，接收所述控制信号，适于当所述时钟信号的频率小于锁相环的目标频率时，控制所述第一电阻单元被短接，当所述时钟信号的频率大于等于所述锁相环的目标频率时，解除对所述第一电阻单元的控制；

所述频率检测电路包括：

频压转换电路，适于根据所述时钟信号输出第一电压，所述第一电压的幅度与所述时钟信号的频率相关；

阈值检测电路，适于根据所述第一电压生成所述控制信号；

当所述第一电压小于阈值时，所述控制信号为第一逻辑电平，当所述第一电压大于等于所述阈值时，所述控制信号翻转为第二逻辑电平；

或者，当所述第一电压大于阈值时，所述控制信号为所述第一逻辑电平，当所述第一电压小于等于所述阈值时，所述控制信号翻转为所述第二逻辑电平；

所述频压转换电路包括：

充放电单元，接收所述时钟信号和与所述时钟信号反相的反相时钟信号，当所述时钟信号为第三逻辑电平时，所述充放电单元被电源充电，当所述时钟信号为不同于所述第三逻辑电平的第四逻辑电平时，所述充放电单元放电；

其中，所述充放电单元的充电时间常数和放电时间常数不相等。

2.根据权利要求1所述的启动电路，其特征在于，所述充放电单元的充电时间常数大于其放电时间常数；

所述充放电单元包括：

第二电阻单元，其第一端耦接电源，其第二端输出所述第一电压；

第一开关单元，其控制端接收所述时钟信号，其第一端耦接所述第二电阻单元的第二端；

第二开关单元，其控制端接收所述反相时钟信号，其第一端耦接所述第一开关单元的第二端，所述第二开关单元的第二端接地；

第三电容单元，其第一端耦接所述第一开关单元的第二端，其第二端接地。

3.根据权利要求2所述的启动电路，其特征在于，所述第一开关单元包括第一MOS管，所述第一MOS管的栅极耦接所述第一开关单元的控制端，所述第一MOS管的漏极耦接所述第一开关单元的第一端，所述第一MOS管的源极耦接所述第一开关单元的第二端；

所述第二开关单元包括第二MOS管，所述第二MOS管的栅极耦接所述第二开关单元的控制端，所述第二MOS管的漏极耦接所述第二开关单元的第一端，所述第二MOS管的源极耦接所述第二开关单元的第二端。

4.根据权利要求3所述的启动电路，其特征在于，所述第一MOS管和第二MOS管的导通电阻相等。

5.一种用于锁相环的启动电路，所述锁相环包括环路滤波器和压控振荡器；其中，

所述环路滤波器包括第一电阻单元、第一电容单元和第二电容单元，所述第一电阻单元的第一端耦接所述环路滤波器的输入端并接收电荷泵信号，所述第一电阻单元的第二端耦接所述第一电容单元的第一端，所述第二电容单元的第一端耦接所述第一电阻单元的第一端和所述环路滤波器的输出端，所述第二电容单元的第二端耦接所述第一电容单元的第二端；

所述压控振荡器的输入端耦接所述环路滤波器的输出端，适于根据所述环路滤波器的输出信号产生时钟信号；

其特征在于，所述启动电路包括：

频率检测电路，适于检测所述时钟信号的频率，并生成控制信号；

控制电路，接收所述控制信号，适于当所述时钟信号的频率小于锁相环的目标频率时，控制所述第一电阻单元被短接，当所述时钟信号的频率大于等于所述锁相环的目标频率时，解除对所述第一电阻单元的控制；所述频率检测电路包括：

频压转换电路，适于根据所述时钟信号输出第一电压，所述第一电压的幅度与所述时钟信号的频率相关；

阈值检测电路，适于根据所述第一电压生成所述控制信号；

当所述第一电压小于阈值时，所述控制信号为第一逻辑电平，当所述第一电压大于等于所述阈值时，所述控制信号翻转为第二逻辑电平；

或者，当所述第一电压大于阈值时，所述控制信号为所述第一逻辑电平，当所述第一电压小于等于所述阈值时，所述控制信号翻转为所述第二逻辑电平；

所述阈值检测电路包括：

第三开关单元，其控制端直接或者间接地接收所述第一电压，适于根据所述第一电压导通或者关断，所述第三开关单元的第一端耦接电源；

第三电阻单元，其第一端耦接所述第三开关单元的第二端，其第二端接地。

6.根据权利要求5所述的启动电路，其特征在于，所述第三开关单元包括PMOS管，所述PMOS管的栅极耦接所述第三开关单元的控制端，所述PMOS管的源极耦接所述第三开关单元的第一端，所述PMOS管的漏极耦接所述第三开关单元的第二端。

7.根据权利要求5所述的启动电路，其特征在于，所述阈值检测电路还包括：

滤波单元，适于对所述第一电压进行滤波，所述滤波单元的输出端耦接所述第三开关单元的控制端。

8.根据权利要求7所述的启动电路，其特征在于，所述滤波单元包括：

第一电阻，其第一端接收所述第一电压，其第二端耦接所述滤波单元的输出端；

第一电容，其第一端耦接所述滤波单元的输出端，其第二端耦接电源。

9.一种锁相环，其特征在于，包括权利要求1至8任一项所述的启动电路。

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