JP4539977B2 - 容量性チャージ・ポンプ - Google Patents

Description

本発明は概して電子デバイスに関し、特にチャージ・ポンプに関する。

フェーズ・ロックド・ループ（ＰＬＬ：Phase Locked Loops）は電子デバイスにおいて使用され、クロック信号を基準信号から生成する。生成されるクロック信号は基準クロック信号と同一の周波数を有するか、あるいは基準クロック信号の周波数の分数倍または整数倍の周波数を有する。生成されるクロック信号は通常、基準クロック信号と所定の位相関係を有する。

通常、ＰＬＬはチャージ・ポンプを使用し、このチャージ・ポンプはクロック制御信号を位相周波数検出器（ＰＦＤ：Phase Frequency Detector）から受信し、電流をフィルタ・キャパシタに供給して電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator ）の周波数制御入力の電圧を制御する。

ＰＬＬを半導体デバイスにおいて具体化する場合、フィルタ・キャパシタはＣＭＯＳ技術を使用することにより構成し得る。電子デバイスのサイズを縮小する努力を推進すると、フィルタ・キャパシタを半導体デバイスにおいて具体化することは益々難しくなる。例えば、ゲート酸化膜の膜厚を小さくすると半導体デバイスにおいて具体化されるキャパシタのゲートリーク電流が大きくなる。また、半導体デバイスのサイズを縮小するということは、同じ容量を得るためにはサイズを縮小した分に比例して、デバイスの面積をより大きく割り当てる必要が生じることを意味する。

更に、従来のチャージ・ポンプは通常、信頼性の高い動作を保証するために高精度のトランジスタ及び抵抗を必要とする。半導体デバイスのサイズを縮小するにつれて、高精度のトランジスタ、抵抗、及びダイオードを実現することが困難になってくる。必要なのは、フェーズ・ロックド・ループのような電子回路に用いる改良されたチャージ・ポンプである。

本発明の一つの態様では、チャージ・ポンプは、出力ノードと、第１回路ノードに接続される第１端子を有する第１キャパシタと、を含む。チャージ・ポンプはまた、第１回路ノードに接続される第１電流電極と、第１スイッチ制御信号を受信するように接続される制御電極と、出力ノードに接続される第２電流電極とを有する第１スイッチを含む。第１スイッチ制御信号は第１キャパシタと出力ノードとの間の電荷移動を制御する。

本発明の別の態様では、フェーズ・ロックド・ループ（ＰＬＬ）回路は、フィルタ・キャパシタと、第１クロックを受信する第１入力、第２クロックを受信する第２入力、及び第１クロック制御信号を第１クロック及び第２クロックに基づいて供給する第１出力を有する位相周波数検出回路と、を含む。フェーズ・ロックド・ループ回路は電圧制御発振器も含み、この電圧制御発振器は、フィルタ・キャパシタの第１端子に接続される入力と、出力クロックを供給する出力と、を有する。フェーズ・ロックド・ループ回路は更に、第１クロック制御信号を受信する第１入力と、フィルタ・キャパシタの第１端子及び電圧制御発振器の入力に接続される出力と、を有するチャージ・ポンプを含む。チャージ・ポンプは、第１端子を有する第１キャパシタと、第１キャパシタの第１端子に接続される第１電流電極を有する第１スイッチと、を含む。第１スイッチはまた、第１クロック制御信号を受信するように接続される制御電極と、フィルタ・キャパシタの第１端子に接続される第２電流電極と、を含む。第１スイッチは、第１キャパシタをフィルタ・キャパシタに、第１クロック制御信号に基づいて選択的に接続する。

本発明の別の態様では、チャージ・ポンプは、出力ノードと、第１キャパシタを含む充電経路と、第１電荷制御信号を受信するように接続される制御電極を含む第１スイッチと、を含む。第１キャパシタは選択的に電荷を、第１電荷制御信号に基づいて出力ノードに第１スイッチを通して供給する。チャージ・ポンプはまた、第２キャパシタを含む放電経路と、第２電荷制御信号を受信するように接続される制御電極を有する第２スイッチと、を含む。第２キャパシタは選択的に電荷を、第２電荷制御信号に基づいて出力ノードから受け取る。

本発明は、添付の図を参照することにより一層深く理解されるものと考えられ、本発明の多くの目的、特徴、及び利点は、添付の図を参照することによりこの技術分野の当業者に明らかになるものと考える。

異なる図において同一の参照記号が使用される場合、これらの記号は特に断らない限り同一の部品を指す。
以下に、本発明を実施するモードに関する詳細な説明を示す。この説明は本発明を例示することを意図しており、本発明を限定するものではない。

図１は、本発明によるフェーズ・ロックド・ループのブロック図である。フェーズ・ロックド・ループ１０５は、出力クロック信号（ＣＬＫ ＯＵＴ）を供給する出力を含み、この出力クロック信号は、フェーズ・ロックド・ループ１０５の入力に供給される基準クロック信号（ＲＥＦ ＣＬＫ）の周波数と同一の周波数、分数倍の周波数、あるいは整数倍の周波数を有する。基準クロック信号は位相周波数検出器（ＰＦＤ）回路１０９に供給される。ＰＦＤ回路１０９はまた、フィード・バック・ループのＣＬＫ ＯＵＴ信号を受信する。ＲＥＦ ＣＬＫ信号及びＣＬＫ ＯＵＴ信号の比較に基づいて、ＰＦＤ回路１０９は２つのクロック制御信号（ＵＰ^＊及びＤＯＷＮ）を容量性チャージ・ポンプ１１１に供給してＣＬＫ ＯＵＴ信号の周波数を調整する。チャージ・ポンプ１１１は、活性化されたＵＰ^＊信号に応答して電荷をフィルタ・キャパシタ１１５に供給する、または活性化されたＤＯＷＮ信号に応答して電荷をキャパシタ１１５から排出する。容量性チャージ・ポンプは、その充電経路及び放電経路にキャパシタ（例えば、図２の２１１及び２１７）を含み、これらのキャパシタによってキャパシタ１１５に供給される、またはキャパシタ１１５から放電される電荷の量を制限する。キャパシタ１１５は電圧制御発振器１１３の入力に接続されてＶ_ｃｔｒｌ信号を供給するが、このＶ_ｃｔｒｌ信号の電圧はフィルタ・キャパシタ１１５の電荷量に基づく。ＶＣＯ１１３はその出力から、Ｖ_ｃｔｒｌ信号の電圧に依存する周波数を有するクロック信号を供給する。図１の実施形態では、ＶＣＯ１１３のクロック信号が周波数分割器１１７に供給され、この周波数分割器はＶＣＯ１１３の出力の周波数を分割してＣＬＫ ＯＵＴ信号を生成する。

図１の実施形態では、ＵＰ^＊制御信号及びＤＯＷＮ制御信号もＶＣＯ１１３に供給されてＶＣＯ１１３の出力の位相を制御する。しかしながら、フェーズ・ロックド・ループの他の実施形態は、フィルタ・キャパシタ１１５に直列接続される抵抗を含んでいてもよく、この抵抗によりＶＣＯ１１３の出力の位相を制御する。

一つの実施形態では、フェーズ・ロックド・ループ１０５はＣＭＯＳ技術を利用する集積回路において具体化される。フェーズ・ロックド・ループ１０５は、フェーズ・ロックド・ループ１０５を利用する、例えば集積回路のプロセッサのような他のデバイスと共に集積化されてもよい。他の実施形態では、フェーズ・ロックド・ループ１０５の回路は、例えばシリコン・オン・インシュレータ（ＳＯＩ：Silicon On Insulator）トランジスタまたは個別部品を含む他のタイプの回路により具体化してもよい。

図２は容量性チャージ・ポンプ１１１の一つの実施形態の回路図である。容量性チャージ・ポンプ１１１はキャパシタ２１１を含む充電経路を有し、このキャパシタは、ＵＰ^＊制御信号によって有効にされた場合に、フィルタ・キャパシタ１１５に電荷を供給してフィルタ・キャパシタ１１５に蓄積される電荷を増やす。容量性チャージ・ポンプ１１１はまた、キャパシタ２１７を含む放電経路を有し、このキャパシタは、ＤＯＷＮ制御信号によって有効にされた場合に、フィルタ・キャパシタ１１５から電荷を排出してフィルタ・キャパシタ１１５に蓄積される電荷を減らす。キャパシタ２１１及び２１７は、それぞれＵＰ^＊信号及びＤＯＷＮ信号によって有効にされた場合に、フィルタ・キャパシタ１１５に流入する、またはフィルタ・キャパシタ１１５から流出する電荷の量を制限するように作用する。

フィルタ・キャパシタに供給する、またはフィルタ・キャパシタから排出する電荷の量をキャパシタ２１１及び２１７によって制限することによって、入力位相誤差（ＩＰＥ：Input Phase Error ）を生じさせる（例えば、ＲＥＦ ＣＬＫ信号及びＣＬＫ ＯＵＴ信号における）ノイズの原因となるイベントに起因するＶＣＯ１１３の周波数の変動を抑制し得るという利点がある。従来のチャージ・ポンプの場合、フィルタ・キャパシタに供給される（またはフィルタ・キャパシタから放電される）電荷の量は、広い位相差範囲に渡って入力位相誤差に比例する。ＰＦＤ回路１０９への２つの入力のうちの一方の入力が瞬間的に、例えばノイズによりドリフトすると、ＶＣＯ出力の誤差はこの誤差によって非常に大きくなる。しかしながら、図２の容量性チャージ・ポンプの場合、フィルタ・キャパシタ１１５に供給される、またはフィルタ・キャパシタ１１５から放電される電荷の量は、それぞれキャパシタ２１１及び２１７の容量によって制限される。従って、ＰＦＤ回路１０９の入力におけるドリフトに起因するＶＣＯ１１３の出力の周波数の変動を最小化することが可能である。

図３は、従来技術によるチャージ・ポンプを有するフェーズ・ロックド・ループの入力位相誤差に対する出力位相／電圧応答の伝達関数を示している。図３に示すように、従来技術によるチャージ・ポンプによって得られる出力位相／電圧応答はＰＦＤ回路（例えば１０９）の入力位相誤差に比例する。従って、ＲＥＦ ＣＬＫ信号とＣＬＫ ＯＵＴ信号との間の位相誤差が大きくなると、Ｖ_ｃｔｒｌの電圧レベルの変動が大きくなる（従って、この誤差によって周波数の変動が大きくなる）。

図４は、チャージ・ポンプ１１１を有するフェーズ・ロックド・ループ１０５の入力位相誤差に対する出力位相／電圧応答の伝達関数を示している。図４に示すように、出力位相／電圧応答は、特定の入力位相誤差値（ＩＰＥ１）までは入力位相誤差に比例する部分４０３を含む。比例部分４０３はトランジスタ２１３の有限抵抗に起因して比例関係を示し、伝達関数の負の入力位相誤差部分の比例部分４０５はトランジスタ２１５の有限抵抗に起因する。ＩＰＥ１において出力位相／電圧応答は、キャパシタ２１１からキャパシタ１１５への電荷移動が制限されることに起因して一定となり、ＩＰＥ２において出力位相／電圧応答は、キャパシタ１１５からキャパシタ２１７への電荷移動が制限されることに起因して一定となる。この一定値はキャパシタ１１５に対するキャパシタ２１１（またはキャパシタ２１７）の比に依存する。正の比例部分４０３の傾きはトランジスタ２１３の抵抗を（例えば幅または長さを制御することにより）調整することによって調整し得るものであり、負の比例部分４０５の傾きはトランジスタ２１５の抵抗を調整することによって調整し得る。

図２に戻って参照すると、ＵＰ^＊信号を活性化する（低電圧レベルに駆動する）と、電荷がＶ_ＤＤ電位を有する電圧源から、キャパシタ２１１及びスイッチ２１３（図示の実施形態ではＰＭＯＳトランジスタ）を含む充電経路を通してフィルタ・キャパシタ１１５に供給され、Ｖ_ｃｔｒｌの電圧レベルは高くなってＣＬＫ ＯＵＴの周波数は高くなる。ＤＯＷＮ信号を活性化する（高電圧レベルに駆動する）と、電荷がフィルタ・キャパシタ１１５から、スイッチ２１５（図示の実施形態ではＮＭＯＳトランジスタ）及びキャパシタ２１７を含む放電経路を通して放電され、Ｖ_ｃｔｒｌの電圧レベルは低くなってＣＬＫ ＯＵＴの周波数は低くなる。

容量性チャージ・ポンプ１１１は２つのノード電位設定回路を含み、これらのノード電位設定回路は、ＵＰ^＊信号及びＤＯＷＮ信号をそれぞれ活性化する前にノード２１２及び２１６の電圧を設定する。第１電位設定回路はトランジスタ２０９を含み、このトランジスタは、反転ＵＰ^＊信号（インバータ２０５によって反転する）によって導通すると、ノード２１２をＶ_ＤＤに短絡させてキャパシタ２１１から電荷を排出させる。第２電位設定回路はトランジスタ２１９を含み、このトランジスタは、反転ＤＯＷＮ信号（インバータ２０７によって反転する）によって導通すると、ノード２１６をグランドに短絡させてキャパシタ２１７から電荷を排出させる。

ＰＦＤ回路１０９がＵＰ^＊信号を活性化すると、活性化されたＵＰ^＊信号によってトランジスタ２１３が導通し、かつトランジスタ２０９が（インバータ２０５を通して）非導通になって、電荷がＶ_ＤＤからキャパシタ２１１及びトランジスタ２１３を通してフィルタ・キャパシタ１１５に流れてＶ_ｃｔｒｌ信号の電圧レベルを上昇させる。電流がキャパシタ２１１を流れると、ノード２１２の電圧レベル（キャパシタ２１１が充電されると下がる）がＶ_ｃｔｒｌの電圧（キャパシタ１１５が上昇すると高くなる）に等しくなるまでキャパシタ２１１の電荷は増え、従って、フィルタ・キャパシタ１１５に流れ込む電荷の量は減る。ノード２１２の電圧レベルがＶ_ｃｔｒｌの電圧レベルに等しくなる電圧は次の公式で表わすことが可能である。
Ｖ_{ｃｔｒｌｆｉｎ}＝（（Ｖ_{ｃｔｒｌｉｎ}＋Ｋ）／（１＋Ｋ））＊（Ｖ_ＤＤ）
上式において、Ｖ_{ｃｔｒｌｆｉｎ}は、ノード２１２がＶ_ｃｔｒｌの電圧に等しくなるときのノード２１２の電圧レベルであり、Ｖ_{ｃｔｒｌｉｎ}は、ＵＰ^＊信号を活性化する前のＶ_ｃｔｒｌ信号の電圧レベルであり、Ｋは、フィルタ・キャパシタ１１５の容量に対するキャパシタ２１１の容量の比である。

ＰＦＤ回路１０９がＵＰ^＊信号を非活性化すると（特定の実施形態では、ＵＰ^＊信号パルスの端で）、トランジスタ２１３は非導通となり、かつトランジスタ２０９は導通する。ＵＰ^＊信号を非活性化すると、キャパシタ２１１の各端子の電圧レベルはＶ_ＤＤとなり、キャパシタ２１１は放電する。

ＰＦＤ回路１０９がＤＯＷＮ信号を活性化すると、活性化されたＤＯＷＮ信号によってトランジスタ２１５が導通し、かつトランジスタ２１９が（インバータ２０７を通して）非導通となって、電荷がフィルタ・キャパシタ１１５からトランジスタ２１５及びキャパシタ２１７を通して流れ出して信号Ｖ_ｃｔｒｌの電圧レベルを下げる。電流がキャパシタ２１７を流れると、ノード２１６の電圧レベル（キャパシタ２１７が充電されると上昇する）がＶ_ｃｔｒｌ（キャパシタ１１５の電荷が減ると下がる）に等しくなるまでキャパシタ２１７の電荷は増え、従って、フィルタ・キャパシタ１１５から流出する電荷の量は減る。ノード２１６の電圧レベルがＶ_ｃｔｒｌの電圧レベルに等しくなる電圧レベルは次の公式で表わすことが可能である。
Ｖ_{ｃｔｒｌｆｉｎ}＝Ｖ_{ｃｔｒｌｉｎ}／（１＋Ｋ）
上式において、Ｖ_{ｃｔｒｌｆｉｎ}は、ノード２１６がＶ_ｃｔｒｌ信号の電圧レベルに等しくなるときのノード２１６の電圧レベルであり、Ｖ_{ｃｔｒｌｉｎ}は、ＤＯＷＮ信号を活性化する前のＶ_ｃｔｒｌ信号の電圧レベルであり、Ｋは、フィルタ・キャパシタ１１５の容量に対するキャパシタ２１７の容量の比である。

ＰＦＤ回路１０９がＤＯＷＮ信号を非活性化すると（特定の実施形態では、ＤＯＷＮ信号パルスの端で）、トランジスタ２１５は非導通となり、かつトランジスタ２１９は導通する。このとき、キャパシタ２１７の各端子の電圧レベルはシステムのグランドに接続され、キャパシタ２１７は放電する。

キャパシタ２１１及び２１７のサイズは、ＵＰ^＊信号及びＤＯＷＮ信号をそれぞれ活性化するときにＶ_ｃｔｒｌ信号の電圧レベルの最大変化を制御できるサイズとする。例えば、フィルタ・キャパシタ１１５の容量に対するキャパシタ２１１の容量の比（Ｋ）が大きくなると、ＵＰ^＊信号の活性化期間のＶ_ｃｔｒｌの電圧レベルの増分が大きくなる（従って、図示の実施形態ではＣＬＫ ＯＵＴの周波数の増分が大きくなる）。また、フィルタ・キャパシタ１１５の容量に対するキャパシタ２１７の容量の比が大きくなると、ＤＯＷＮ信号の活性化期間のＶ_ｃｔｒｌの減少分が大きくなる。特定の実施形態では、フィルタ・キャパシタ１１５の容量はキャパシタ２１１または２１７の容量よりも遥かに大きい（例えば１００倍以上）。一つの実施形態では、フィルタ・キャパシタ１１５の容量はキャパシタ２１１またはキャパシタ２１７の容量の２０００倍の大きさである。

Ｖ_ｃｔｒｌの電圧レベルの変化は比（Ｋ）に依存するので、デバイス技術において縮小を行なうためには、フィルタ・キャパシタに必要なデバイス面積の割合を必ずしも大きくする必要はない。特定の実施形態では、キャパシタ２１１及び２１７のサイズは、これらのキャパシタがデバイス技術におけるサイズとして信頼性良く形成することが可能な最小キャパシタ・サイズとなるように決めてもよい。幾つかの縮小技術によるサイズを使用する場合には、最小キャパシタ・サイズを小さくし得る。このように、キャパシタ２１１及び２１７のサイズはそのような技術を使用して小さくすることができる。従って、Ｖ_ｃｔｒｌの電圧レベルの変化は比Ｋに依存するので、比Ｋを維持するように、キャパシタ１１５のサイズを比例して小さくすることが可能である。この結果、デバイス技術におけるサイズが縮小されると、フィルタ・キャパシタに必要な合計面積を小さくすることが可能である。

一つの実施形態では、キャパシタ２１１，２１７及び１１５は金属キャパシタであり、この金属キャパシタは、フェーズ・ロックド・ループ１０５を具体化する集積回路の複数の金属層にわたる金属櫛型構造を有する。しかしながら、他の実施形態では、キャパシタを、容量となるように構成されるトランジスタ群により形成しても、または他の技術を使用して形成してもよい。

図５は本発明による容量性チャージ・ポンプの別の実施形態である。容量性チャージ・ポンプ５０１は、ＰＬＬ１０５においてチャージ・ポンプ１１１の代わりに使用され得る。チャージ・ポンプ５０１は充電経路において選択的に使用可能な第２キャパシタ５１１及び放電経路において選択的に使用可能な第２キャパシタ５３３を含み、チャージ・ポンプによって移動する電荷の量を小さくし、かつ図５のチャージ・ポンプを使用するフェーズ・ロックド・ループの出力位相／電圧伝達関数応答の最大値を小さくする。直列接続の２つのキャパシタ（例えば５１１及び５１３）は充電経路（または放電経路）の実効容量を小さくするように機能するので、フィルタ・キャパシタ１１５の容量に対する充電経路容量（または放電経路容量）の比（Ｋ）が小さくなる。従って、直列接続の２つのキャパシタによって、充電経路及び放電経路の実効容量を、使用するデバイス技術に対応する最小キャパシタ・サイズよりも小さくすることが可能である。また、第２キャパシタを充電経路（または放電経路）に選択的に使用することにより、デバイスはフェーズ・ロックド・ループの異なる伝達関数を選択的に利用することが可能である。

チャージ・ポンプ５０１における追加の容量（例えば５１１または５１３）はイネーブル信号（ＥＮ）によって有効にすることができ、このイネーブル信号は、チャージ・ポンプ５０１を使用するフェーズ・ロックド・ループの伝達関数特性を制御する回路から供給される。このような回路の例としてはＩ／Ｏデバイス（図示せず）があり得る。ソフトウェアを使用してフェーズ・ロックド・ループの伝達関数を設定するために、このＩ／Ｏデバイスはプロセッサ（図示せず）によってプログラムされている。他の実施形態では、イネーブル信号は、例えばパワー・オン・リセットのような特定の状態に応答してハードウェア回路によって供給されてもよい。特定の実施形態では、イネーブル信号は、フェーズ・ロックド・ループを使用するデバイスを形成することにより配線で接続可能である。

図５の実施形態では、イネーブル信号を活性化して（高電圧レベルにする）第２の直列キャパシタ（５１１及び５３３）を充電経路及び放電経路の両方において使用する。ＥＮ信号ラインに高電圧を印加するとバイパス・トランジスタ５１５が非導通になり、この場合、ＵＰ^＊信号を活性化するとＶ_ＤＤからキャパシタ５１３に至る電流経路はキャパシタ５１１のみを通過するように形成される。ＥＮ信号を活性化しない（低電圧にする）場合、トランジスタ５１５が導通し、この場合、ノード５１２はＶ_ＤＤにトランジスタ５１５を通して短絡される。従って、ＥＮを活性化しない場合、ＵＰ^＊信号を活性化するとキャパシタ５１３のみが充電経路に含まれる。他の実施形態ではイネーブル・トランジスタを利用せず、第２キャパシタが常に充電経路及び放電経路において使用されるようにする。

ＥＮ信号を活性化すると、トランジスタ５３５がインバータ５３７を通して非導通になる。ＥＮ信号を活性化する場合に、ＤＯＷＮ信号を活性化するとグランドからキャパシタ５２５に至る経路はキャパシタ５３３のみを通過するように形成される。ＥＮ信号を活性化しない（低電圧にする）場合、トランジスタ５３５が導通してノード５３２がシステムのグランドに短絡するので、キャパシタ５３３を迂回することになる。従って、ＥＮ信号を活性化しない場合、ＤＯＷＮ信号を活性化するとキャパシタ５２５のみが放電経路に含まれる。

チャージ・ポンプ５０１は、ノード５１２をＶ_ＤＤに引き上げるためのトランジスタ５０２を含むノード電位設定回路と、ＵＰ^＊信号が活性化されない場合にノード５１４をＶ_ＤＤに引き上げるためのトランジスタ５００を含むノード電位設定回路とを含む。トランジスタ５００及び５０２は、活性化されないＵＰ^＊信号によりインバータ５０５を通して導通する。ノード５１２及び５１４をＶ_ＤＤに引き上げるとキャパシタ５１１及び５１３が放電するが、これは各キャパシタの両方の端子が同じ電位になるからである。

チャージ・ポンプ５０１はまた、ＤＯＷＮ信号を活性化しない場合にノード５２４及び５３２をそれぞれグランドに引き下げてキャパシタ５２５及び５３３を放電させるための２つのノード電位設定回路（トランジスタ５２９及び５３１）を含む。

図６は、チャージ・ポンプ５０１を使用したフェーズ・ロックド・ループの２段型伝達関数を示している。イネーブル（ＥＮ）信号を活性化する場合（ＥＮ＝１）、充電経路及び放電経路の両方を通過することが可能な電荷の量は、イネーブル（ＥＮ）信号を活性化しない場合（ＥＮ＝０）よりも小さい量に制限される。これは、イネーブル信号を活性化すると第２キャパシタ（例えば５１１及び５３３）が充電経路または放電経路に含まれて充電経路または放電経路の実効容量が小さくなり、従ってフィルタ・キャパシタ１１５の容量に対する充電経路または放電経路の容量の比（Ｋ）が小さくなるという事実による。従って、入力位相誤差に対する最大応答は、イネーブル信号を活性化する場合の方がイネーブル信号を活性化しない場合よりも小さくなる。

図７は本発明による容量性チャージ・ポンプの別の実施形態である。容量性チャージ・ポンプ７０１は、フェーズ・ロックド・ループ１０５において容量性チャージ・ポンプ１１１（図１参照）の代わりに使用され得る。チャージ・ポンプ７０１は、充電経路及び放電経路の両方において複数の容量回路を含み、これらの容量回路はこれらの経路の実効容量を大きくして、本発明による容量性チャージ・ポンプ７０１を使用するフェーズ・ロックド・ループの出力位相／電圧応答の最大値を大きくする。

容量性チャージ・ポンプ７０１の充電経路は３つの容量回路を含み、各容量回路は１つのキャパシタ（７０９，７１５及び７３１）を有し、これらのキャパシタは他の２つのキャパシタに並列接続されて充電経路の容量となる。各キャパシタ回路は、容量回路のキャパシタを接続して充電経路の一部とする１つの接続トランジスタ（７１１，７１７及び７３３）も含む。例えば、接続トランジスタ７１７が導通すると、キャパシタ７１５が充電経路の一部となってキャパシタ７１５の容量が充電経路の容量となる。各容量回路は１つのノード電位設定回路も含み、このノード電位設定回路は１つのトランジスタ（７０７，７１３及び７２９）を含み、このトランジスタは活性化されないＵＰ^＊信号によって（インバータ７０５を通して）導通すると、ノード７１０，７１６及び７３２をそれぞれＶ_ＤＤに引き上げて、それぞれキャパシタ７０９，７１５及び７３１を放電させる。

放電経路もまた３つの容量回路を含み、各容量回路は、１つのキャパシタ（７４７，７５１及び７６７）と、１つの接続トランジスタ（７４５，７５７及び７６３）と、１つのトランジスタ（７４３，７４９及び７６５）を含む１つのノード電位設定回路とを含み、１つのトランジスタ（７４３，７４９及び７６５）は、活性化されないＤＯＷＮ信号に応答してインバータ７４１を通して該当する容量回路のキャパシタ（７４７，７５１及び７６７）をグランドに放電させる。

図７の実施形態では、充電経路及び放電経路の各容量回路は、順次、有効化されて１つの容量回路の容量が前段の回路の容量よりも遅れて充電経路または放電経路に接続される。例えば、接続トランジスタ７１７（充電経路の第２容量回路の接続トランジスタ）を導通させる信号は活性化された遅延ＵＰ^＊信号であり、この信号にはインバータ７２１及び７２３によって遅延が加えられる。しかしながら、ＵＰ^＊信号の持続期間が（インバータ７２１及び７２３の最小遅延によって設定される）最小しきい値よりも短い場合、トランジスタ７１７は決して導通することがなく、キャパシタ７１５の容量は決して充電経路に付加されない。トランジスタ７３３を制御する信号は、トランジスタ７１７を制御する信号にインバータ７２５及び７２７による遅延が加えられた信号である。従って、トランジスタ７３３は、トランジスタ７１７に供給される遅延パルスがインバータ７２５及び７２７によって設定されるしきい値よりも大きい場合にのみ導通する。

図８は、チャージ・ポンプ７０１を含むフェーズ・ロックド・ループの入力位相誤差に対する出力位相／電圧応答を表わす伝達関数を示している。ライン部分８０５は、キャパシタ７０９のみが充電経路に配置された場合の最大の出力位相／電圧応答を示している。ライン部分８０７は、キャパシタ７０９及び７１５が充電経路に配置された場合の最大の出力位相／電圧応答を示している。ライン部分８０７はライン部分８０５よりも高いが、これは、充電経路のキャパシタ７０９及び７１５の容量が、キャパシタ７０９のみが充電経路に含まれている場合よりも大きくなるからである。ライン部分８０９は、キャパシタ７０９，７１５及び７３１が充電経路の一部となる場合の最大の出力位相／電圧応答である。

インバータ７２１及び７２３による遅延が加わるので、キャパシタ７１５は、ＵＰ^＊信号が活性化されてしまうまで所定期間は充電経路において使用されない。この所定期間は所定値（ＩＰＥ３）を有する入力位相誤差に対応する。ＩＰＥ３よりも大きい入力位相誤差に関しては、出力位相／電圧応答は、並列接続のトランジスタ７１１及び７１７の合成抵抗によって決まる割合で（ライン部分８０６で示すように）増大する。従って、ライン部分８０６はライン部分８０４（この部分の傾きはトランジスタ７１１の抵抗により決まる）よりも傾きが大きい。キャパシタ７３１は、ＵＰ^＊信号が活性化されてしまうまで、ＩＰＥ４の入力位相誤差に対応する別の所定期間は充電経路において使用されない。一つの実施形態では、ＩＰＥ３は２０ピコ秒の遅延時間に対応し、ＩＰＥ４は４０ピコ秒の遅延時間に対応する。

図８の伝達関数に示されるように、チャージ・ポンプ７０１を使用したＰＬＬは小さな入力誤差に対して制限された応答を示すが、誤差が大きくなると、追加の容量回路が充電経路及び放電経路において使用され得るため応答が速くなる。従って、図７のチャージ・ポンプによって、ＰＬＬには、小さな入力位相誤差に対しては電荷移動が制限され、入力位相誤差が大きくなると速い応答（例えば、速いロック時間）が可能であるという利点がもたらされる。

図７の変形例では、インバータ７２１，７２３，７２５，７２７，７５３，７５５，７５９，及び７６１を取り除き、この場合、ＵＰ^＊信号をイネーブルにすると、キャパシタ７０９，７１５及び７３１が充電経路において直ちに使用され、ＤＯＷＮ信号を活性化すると、キャパシタ７４７，７５１及び７６７が放電経路において使用される。このような実施形態では、トランジスタ７１１，７１７及び７３３のゲートをまとめて接続してＵＰ^＊信号を受信し、トランジスタ７４５，７５７及び７６３のゲートをまとめて接続してＤＯＷＮ信号を受信する。別の変形例では、キャパシタ７１５及び７３１をまとめてノード７１０に接続し、キャパシタ７５１及び７６７をまとめてノード７４６に接続し、トランジスタ７１７，７３３，７５７及び７６３を取り外す。更に別の変形例では、充電経路及び放電経路の各々の第２及び第３容量回路に関して、イネーブル・トランジスタ（図示せず）をキャパシタ（例えば７１５）と接続トランジスタ（例えば７１７）との間に配置する。そのイネーブル・トランジスタをイネーブル信号（図示せず）で制御してこの回路のキャパシタを充電経路または放電経路において選択的に使用して充電経路または放電経路の容量をイネーブル信号に基づいて選択的に大きくしてもよい。従って、このようなチャージ・ポンプによって、有効な容量回路の数に基づく３つの異なる伝達関数を有するチャージ・ポンプを使用するＰＬＬが実現する。

他の実施形態では、４つ以上の容量回路を充電経路及び放電経路の両方に含めてもよい。また、図７の更に別の変形例として、各容量回路に第１キャパシタ（例えば７０９，７１５，７３１）に対して直列に配置された第２キャパシタを含めてもよい。例えば、図５の回路は２つのキャパシタを直列接続の形で充電経路に含む様子を示している。これらの第２キャパシタは特定の実施形態では選択的な形で使用され得る。

図９は本発明によるチャージ・ポンプの別の実施形態を示している。容量性チャージ・ポンプ９０１は、ＰＬＬ１０５においてチャージ・ポンプ１１１の代わりに使用され得る。図９のチャージ・ポンプ９０１は図２のチャージ・ポンプとは、ＵＰ^＊信号が活性化されない場合に、接続トランジスタ９０７に接続されるキャパシタ９０５の端子（ノード９０６）がＶ_ｃｔｒｌに比例する電圧に設定される点が異なる。キャパシタ９０５の他方の端子はシステムのグランドに接続される。ノード９１０も、ＤＯＷＮ信号が活性化されない場合に、Ｖ_ｃｔｒｌに比例する電圧に設定される。図９の実施形態では、ノード９０６は４／３×Ｖ_ｃｔｒｌの電圧に設定され、ノード９１０は２／３×Ｖ_ｃｔｒｌの電圧に設定される。

ノード９０６を４／３×Ｖ_ｃｔｒｌに設定し、かつノード９１０を２／３×Ｖ_ｃｔｒｌに設定することによって、Ｖ_ｃｔｒｌの電圧レベルに拘わらず、チャージ・ポンプ９０１の充電経路は正の入力位相誤差に応答して、同じ大きさの負の入力位相誤差に応答して放電経路から排出される電荷の大きさと同じ大きさの電荷を供給することが可能である。図２（及び図５及び図７）の実施形態では、この状態（供給される電荷の量が排出される電荷の量に等しい状態）はＶ_ｃｔｒｌ＝Ｖ_ＤＤ／２の場合にのみ生じる。そうでない場合は、供給される電荷の大きさはＶ_ｃｔｒｌからＶ_ＤＤまでの差によって変わり、排出される電荷の大きさはＶ_ｃｔｒｌからシステムのグランドまでの差によって変わる。

チャージ・ポンプ９０１はノード９０６をＶ_ｃｔｒｌ電圧の４／３の電位に設定する電位設定回路を含む。その電位設定回路はパスゲート９３７を含み、このパスゲートはＵＰ^＊信号を受信するように接続される一方の制御端子と、ＵＰ^＊信号をインバータ９３５を通して受信するように接続される他方の制御端子とを有する。ＵＰ^＊信号が活性化されない場合、パスゲート９３７によってノード９０６は４／３×Ｖ_ｃｔｒｌの電圧（ノード９５０の電圧）に引き込まれる。ノード９０６の電圧を４／３×Ｖ_ｃｔｒｌに設定すると、ＵＰ^＊信号を活性化しない場合にキャパシタ９０５が所定の電荷レベルに充電される。ＵＰ^＊信号を活性化すると、キャパシタ９０５に蓄積される電荷はフィルタ・キャパシタ１１５に移動してＶ_ｃｔｒｌの電圧を上昇させる。

図示の実施形態では、電位設定回路は（トランジスタ９４２，９４５，９４７及び９４９を含む）レベル・シフター９４１を含み、このレベル・シフターの出力電圧（ノード９５０）はその入力電圧（ノード９４８）に一致する。ノード９４８は電圧発生器９７１のノード９１６に接続される。レベル・シフターは、キャパシタ９０５を充電することによって分数電圧発生器９７１から電流が引き出されないような形で使用される。ノード９５０が４／３×Ｖ_ｃｔｒｌを超えると、トランジスタ９４５，９４７及び９４９がオンになり、ノード９５０から電流を引き出し、これによってノード９５０の電圧を４／３×Ｖ_ｃｔｒｌに戻す形で小さくする。図示の実施形態では、トランジスタ９４５，９４７及び９４９にはＳＯＩトランジスタを使用し、このＳＯＩトランジスタでは、トランジスタ・ボディは図９に示すように接続される。他の実施形態では、他のタイプのレベル・シフターを利用してもよい。

チャージ・ポンプ９０１はまた、ＤＯＷＮ信号を活性化しない場合にノード９１０の電位を２／３×Ｖ_ｃｔｒｌの電圧に設定する電位設定回路を含む。この第２電位設定回路はパスゲート９３１、及びレベル・シフター９４１と同様のレベル・シフター９５１を含む。

チャージ・ポンプ９０１はＶ_ｃｔｒｌの分数電圧を生成する分数電圧発生器９７１を含み、これらの分数電圧はレベル・シフター９４１及び９５１に供給される。生成される分数電圧を使用してノード９０６及び９１０の電圧レベルをＶ_ｃｔｒｌの分数倍に設定する。電圧発生器９７１はコンパレータ９１３を含み、このコンパレータの反転入力はＶ_ｃｔｒｌ信号を受信するように接続され、コンパレータの非反転入力はトランジスタ９１７のドレイン電極に接続される。コンパレータ９１３の出力は電流源として機能するトランジスタ９１５のゲートに接続される。一つの実施形態では、トランジスタ９１５はトランジスタ９１７，９１９，９２１及び９２３よりも小さい。コンパレータ９１３はトランジスタ９１５を制御してトランジスタ９１７のドレインの電圧レベルがＶ_ｃｔｒｌに等しくなるようにする。図９の実施形態では、トランジスタ９１７のゲートはＶｃｔｒｌに接続するが、他の実施形態ではトランジスタ９１７のドレイン電極に接続してもよい。トランジスタ９１７，９１９，９２１及び９２３は同一サイズであり、かつ分圧器を形成して、トランジスタ９１５のドレイン電極はＶ_ｃｔｒｌ電圧の４／３の電圧レベルに、トランジスタ９１９のドレイン電極はＶ_ｃｔｒｌ電圧の２／３になる。ＮＭＯＳトランジスタ９８０は、Ｖ_ｃｔｒｌが０ボルトに等しいときにノード９１６に非常に小さなリーク電流を供給することにより、Ｖ_ｃｔｒｌが０ボルトに等しいときにノード９１６の電圧が０ボルトよりも大きくなるようにする。トランジスタ９８０はトランジスタ９１７，９１９，９２１及び９２３よりも小さい。特定の実施形態では、トランジスタ９８０のゲートはコンパレータ９１３の出力に接続される。他の実施形態では、ノード９０６及び９１０をＶ_ｃｔｒｌの他の分数電圧に設定してもよい。他の実施形態ではまた、分数電圧発生器９７１は他のタイプの従来の電流源またはリーク電流回路を含み得る。

図９の回路を変更して選択的に使用可能な追加容量を充電経路及び放電経路に（キャパシタ９０５及び９１２に直列に、または並列に）設けてもよい。例えば、図１０はチャージ・ポンプ９０１と同様なチャージ・ポンプ１００１の一つの実施形態を示しているが、チャージ・ポンプ１００１は、第２キャパシタを充電経路において直列に、かつ第２キャパシタを放電経路において直列に選択的に使用可能な形で含む回路を含む点が異なる。

チャージ・ポンプ１００１はイネーブル・トランジスタ１０１３を含み、このイネーブル・トランジスタは、イネーブル信号（ＥＮ^＊）を活性化しない場合に非導通となって、ＵＰ^＊信号を活性化する場合にのみキャパシタ１００７がキャパシタ１０１１を通してグランドに接続されるようにする。イネーブル信号を活性化しない場合（ＥＮ^＊がハイの場合）、トランジスタ１０１３が導通してノード１０１２はグランドに短絡するので、充電経路はキャパシタ１０１１を含まない。イネーブル信号（ＥＮ^＊）を活性化する場合（ＥＮ^＊がローの場合）、トランジスタ１０１３が非導通となるので、ＵＰ^＊信号を活性化すると電荷がキャパシタ１０１１からキャパシタ１００７に流れる。図５の実施形態の場合のように、充電経路において第２キャパシタを使用すると、チャージ・ポンプ１００１を使用するＰＬＬの最大出力位相／電圧応答が小さくなるように作用する。

チャージ・ポンプ１００１はまた、第２キャパシタ１０２５も含み、この第２キャパシタは、イネーブル信号（ＥＮ^＊）を活性化し、かつＤＯＷＮ信号を活性化すると放電経路において使用される。イネーブル信号（ＥＮ^＊）が活性化されないことによってトランジスタ１０２３が導通すると、ノード１０２０はグランドに短絡するので、キャパシタ１０２５が放電経路から取り除かれる。イネーブル信号（ＥＮ^＊）を活性化する場合に、ＤＯＷＮ信号を活性化すると、電荷がＶ_ｃｔｒｌからキャパシタ１０２１及びキャパシタ１０２５を通して排出される。

チャージ・ポンプ１００１はまた、ＵＰ^＊信号を活性化しない場合にノード１００８の電圧を４／３×Ｖ_ｃｔｒｌに設定する電位設定回路を含み、かつＤＯＷＮ信号を活性化しない場合にノード１０１８の電位を２／３×Ｖ_ｃｔｒｌに設定する第２電位設定回路を含む。チャージ・ポンプ１００１のこれらの電位設定回路は共に、図９のレベル・シフター９４１と同様なレベル・シフター（１０４１及び１０５１）をそれぞれ含む。チャージ・ポンプ１００１はまた、Ｖ_ｃｔｒｌの４／３の電圧をレベル・シフター１０４１に、かつＶ_ｃｔｒｌの２／３の電圧をレベル・シフター１０５１に供給する分数電圧発生器１０７１を含む。分数電圧発生器１０７１は図９の分数電圧発生器１０７１と同様の構成である。

チャージ・ポンプ１００１はまた、ＵＰ^＊信号を活性化しない場合にノード１０１２の電圧をグランドに設定するトランジスタ１００９を含む別の電位設定回路を含む。チャージ・ポンプ１００１は、ＤＯＷＮ信号を活性化しない場合にノード１０２０の電圧をグランドに設定するトランジスタ１０２７を含む更に別の電位設定回路を含む。

図９に戻ると、チャージ・ポンプ９０１をキャパシタ９０５及び９１２に並列接続される追加の容量回路を含むように変更してもよい。これらの追加の容量回路を選択的に使用可能とすることにより、このチャージ・ポンプを使用するＰＬＬの伝達関数を選択的に制御することができる。また、これらの追加の容量回路を実行する制御信号に遅延を加えることにより、大きな入力位相誤差に対してより大きな最大出力位相／電圧応答を実現することができる。これについては上述の図７及び８に関する議論を参照されたい。

チャージ・ポンプ９０１の別の変形例では、ノード９０６及び９１０は、ＵＰ^＊信号及びＤＯＷＮ信号をそれぞれ活性化しない場合に、それぞれＶ_ＤＤ及びグランドに設定される。これらの変形例は分数電圧発生器９７１（及び特定の実施形態ではレベル・シフター９４１及びレベル・シフター９５１）を利用しない。このような方法で変更されるチャージ・ポンプの例は図２のチャージ・ポンプ１１１と同様に見えるが、（図２において）Ｖ_ＤＤに接続されるキャパシタ２１１の端子がグランドに接続される点が異なる。

図１１は本発明による容量性チャージ・ポンプの別の実施形態を示している。容量性チャージ・ポンプ１１０１は、ＰＬＬ１０５においてチャージ・ポンプ１１１の代わりに使用され得る。チャージ・ポンプ１１０１はキャパシタ１１０５を利用し、このキャパシタは、ＤＯＷＮ信号を活性化すると放電経路に配置され、ＵＰ^＊信号を活性化すると充電経路にキャパシタ１１０７と直列に配置される。キャパシタ１１０７及び１１０５をそれぞれ事前充電して、ＵＰ^＊信号及びＤＯＷＮ信号を活性化する前にキャパシタの両端に掛かる電圧をＶ_ｃｔｒｌの２／３にする。

ＵＰ^＊信号を活性化して電荷をフィルタ・キャパシタ１１５に供給すると、パスゲート１１１１及び１１１５が導通し、かつパスゲート１１１３，１１１８及び１１１９、及びトランジスタ１１０９が非導通となって、キャパシタ１１０５からパスゲート１１１１、キャパシタ１１０７、パスゲート１１１５を通過してＶ_ｃｔｒｌに至る充電経路が形成される。キャパシタにＶ_ｃｔｒｌの２／３に相当する電圧降下が生じるようにキャパシタ１１０７及び１１０５の両方を事前充電するので、ＵＰ^＊信号を最初に活性化すると、ノード１１０８の電圧は４／３×Ｖ_ｃｔｒｌになる。ＵＰ信号及びＤＯＷＮ^＊信号はそれぞれ、インバータ（図示せず）によって供給される反転ＵＰ^＊信号及び反転ＤＯＷＮ信号である。

ＤＯＷＮ信号を活性化して電荷をフィルタ・キャパシタ１１５から排出すると、パスゲート１１１３が導通し、かつパスゲート１１１１，１１１５，１１１７が非導通となって、キャパシタ１１５からパスゲート１１１３を通過してキャパシタ１１０５に至る放電経路が形成される。キャパシタにＶ_ｃｔｒｌの２／３に相当する電圧降下が生じるようにキャパシタ１１０５を事前充電するので、ＤＯＷＮ信号を最初に活性化するとノード１１０６の電圧は２／３×Ｖ_ｃｔｒｌになる。

チャージ・ポンプ１１０１は、ＤＯＷＮ信号及びＵＰ^＊信号を活性化しない場合にノード１１０８及び１１０６の電圧を２／３×Ｖ_ｃｔｒｌに設定する電位設定回路を含む。ＵＰ^＊信号を活性化しない場合、パスゲート１１１９及びトランジスタ１１０９が導通し、かつパスゲート１１１１及び１１１５が非導通となって、ノード１１０８をＶ_ｃｔｒｌの２／３に相当する電圧に引き込むのでキャパシタ１１０７が充電されてキャパシタ１１０７の両端の電圧降下が２／３×Ｖ_ｃｔｒｌになる。

ＵＰ^＊信号を活性化せず、かつＤＯＷＮ信号を活性化しない場合、パスゲート１１１７及び１１１８が導通し、かつパスゲート１１１１及び１１１３が非導通となって、ノード１１０６をＶ_ｃｔｒｌの２／３に相当する電圧に引き込むのでキャパシタ１１０５が充電されてキャパシタ１１０５の両端の電圧降下が２／３×Ｖ_ｃｔｒｌになる。

チャージ・ポンプ１１０１は分数電圧発生器１１３６を含み、この分数電圧発生器は、トランジスタ１１３１，１１３３及び１１３５、及びレベル・シフター１１２７を含む。分数電圧発生器１１３６は、Ｖ_ｃｔｒｌ信号を受信するように接続される入力を有し、出力からレベル・シフター１１２１に２／３×Ｖ_ｃｔｒｌの電圧を供給する。構成がレベル・シフター９４１と同様であるレベル・シフター１１２１はその出力から２／３×Ｖ_ｃｔｒｌの電圧をパスゲート１１１９及び１１１７に供給する。

この技術分野の当業者であれば、本明細書から得られる示唆に基づいて、幾つかの変更を、本明細書に示し、かつ記載した実施形態に加え得ることが分かるであろう。例えば、図に示す容量性チャージ・ポンプは、他のタイプのデバイス、例えば他のタイプのトランジスタによって実現してもよい、かつ／または他のタイプの構成を有してもよい。また、一つの実施形態に関して示した、または記載した特徴を、本明細書に示した、または記載した他の実施形態に含めてもよい。また、本明細書に示した、または記載したチャージ・ポンプを、他のタイプの回路、例えばフィードバックを備える制御ループ（例えば電力、温度、または周波数制御）に用いてもよい
本発明の特定の実施形態について示し、記載してきたが、この技術分野の当業者であれば、本明細書から得られる示唆に基づいて、本発明及び本発明の広範な態様から逸脱しない範囲で更に変更及び変形を加えることができ、従って、添付の請求項は、これらの請求項の技術範囲にこのような変更及び変形の全てを、本発明の真の技術思想及び技術範囲がこれらの変更及び変形を含むのと同じように含むものであることを理解できるであろう。

本発明によるフェーズ・ロックド・ループの一つの実施形態のブロック図。 本発明によるチャージ・ポンプ及びフィルタ・キャパシタの一つの実施形態の回路図。 従来技術によるチャージ・ポンプを有するフェーズ・ロックド・ループの入力位相誤差に対する出力位相／電圧応答の伝達関数。 図２に示すチャージ・ポンプを有するフェーズ・ロックド・ループの入力位相誤差に対する出力位相／電圧応答の伝達関数。 本発明によるチャージ・ポンプ及びフィルタ・キャパシタの一つの実施形態の回路図。 図５に示すチャージ・ポンプを有するフェーズ・ロックド・ループの入力位相誤差に対する出力位相／電圧応答の伝達関数。 本発明によるチャージ・ポンプ及びフィルタ・キャパシタの一つの実施形態の回路図。 図７に示すチャージ・ポンプを有するフェーズ・ロックド・ループの入力位相誤差に対する出力位相／電圧応答の伝達関数。 本発明によるチャージ・ポンプ及びフィルタ・キャパシタの一つの実施形態の回路図。 本発明によるチャージ・ポンプ及びフィルタ・キャパシタの一つの実施形態の回路図。 本発明によるチャージ・ポンプ及びフィルタ・キャパシタの一つの実施形態の回路図。

Claims (36)

1. チャージ・ポンプ（５０１）であって、
   出力ノードと、
   第１回路ノード（５１４）に接続される第１端子と、第２端子とを有する第１キャパシタ（５１３）と、
   前記第１回路ノード（５１４）に接続される第１電流電極、第１スイッチ制御信号（ＵＰ＊）を受信するように接続される制御電極、及び出力ノードに接続される第２電流電極を有する第１スイッチ（５２１）と、
   前記第１キャパシタ（５１３）の第２端子に接続される第１端子と、第１電圧源に接続される第２端子とを有する第２キャパシタ（５１１）と、
   前記第２キャパシタ（５１１）の第１端子に接続される第１電流電極と、前記第１電圧源に接続される第２電流電極と、イネーブル信号（ＥＮ）を受信するように接続される制御電極とを有する第２スイッチ（５１５）と
   を備え、前記第２スイッチ（５１５）は前記イネーブル信号（ＥＮ）に応答して選択的に前記第２キャパシタ（５１１）を有効とし、前記第１スイッチは前記第１スイッチ制御信号（ＵＰ＊）に応答して前記第１キャパシタ（５１３）及び前記第２キャパシタ（５１１）と前記出力ノードとの間の電荷移動を制御する、チャージ・ポンプ。
2. 請求項１に記載のチャージ・ポンプであって、更に、
   前記第２キャパシタ（５１１）の前記第１端子に接続される第１電流電極と、前記第１電圧源に接続される第２電流電極と、前記第１スイッチ制御信号（ＵＰ＊）の反転信号を受信するように接続される制御電極と、を有する第３スイッチ（５０２）を備えるチャージ・ポンプ。
3. 請求項１に記載のチャージ・ポンプであって、更に、
   第２回路ノード（５２４）に接続される第１端子を有する第３キャパシタ（５２５）と、
   前記第２回路ノード（５２４）に接続される第１電流電極、第２スイッチ制御信号（ＤＯＷＮ）を受信するように接続される制御電極、及び前記出力ノードに接続される第２電流電極を有する第３スイッチ（５２３）と、
   前記第３キャパシタ（５２５）の第２端子に接続される第１端子と、第２電圧源に接続される第２端子とを有する第４キャパシタ（５３３）と、
   前記第４キャパシタ（５３３）の第１端子に接続される第１電流電極と、前記第２電圧源に接続される第２電流電極と、イネーブル信号（ＥＮ）を受信するように接続される制御電極とを有する第４スイッチ（５３５）と
   を備え、前記第４スイッチ（５３５）は前記イネーブル信号（ＥＮ）に応答して選択的に前記第４キャパシタ（５３３）を有効とし、前記第３スイッチ（５２３）は前記第２スイッチ制御信号（ＤＯＷＮ）に応答して前記第３キャパシタ（５２５）及び前記第４キャパシタ（５３３）と前記出力ノードとの間の電荷移動を制御する、チャージ・ポンプ。
4. 請求項３に記載のチャージ・ポンプであって、更に、
   前記第１回路ノード（５１４）に接続され、かつ前記第１スイッチ制御信号（ＵＰ＊）に基づいて、前記第１回路ノード（５１４）を第１電位に選択的に設定する第１電位設定回路と、
   前記第２回路ノード（５２４）に接続され、かつ前記第２スイッチ制御信号（ＤＯＷＮ）に基づいて、前記第２回路ノード（５２４）を前記第１電位とは異なる第２電位に選択的に設定する第２電位設定回路と、を備えるチャージ・ポンプ。
5. 請求項３に記載のチャージ・ポンプにおいて、前記第１キャパシタ（５１３）の第２端子は第１電圧源に接続され、前記第３キャパシタ（５２５）の第２端子は前記第１電圧源とは異なる第２電圧源に接続される、チャージ・ポンプ。
6. 請求項３に記載のチャージ・ポンプにおいて、前記第１キャパシタ（５１３）の第２端子は第１電圧源に接続され、前記第３キャパシタ（５２５）の第２端子は前記第１電圧源に接続される、チャージ・ポンプ。
7. フェーズ・ロックド・ループ回路であって、
   請求項３に記載のチャージ・ポンプと、
   前記出力ノードに接続される第１端子を有するフィルタ・キャパシタ（１１５）と、
   第１クロック（ＲＥＦ ＣＬＫ）を受信する第１入力、第２クロック（ＣＬＫ ＯＵＴ）を受信する第２入力、前記第１スイッチ制御信号（ＵＰ＊）を前記第１クロック（ＲＥＦ ＣＬＫ）及び前記第２クロック（ＣＬＫ ＯＵＴ）に基づいて供給する第１出力、及び
   前記第２スイッチ制御信号（ＤＯＷＮ）を前記第１クロック（ＲＥＦ ＣＬＫ）及び前記第２クロック（ＣＬＫ ＯＵＴ）に基づいて供給する第２出力を有する位相周波数検出回路（１０９）と、
   前記出力ノードに接続される入力及び出力クロックを供給する出力を有する電圧制御発振器（１１３）と、
   を備えるフェーズ・ロックド・ループ回路。
8. チャージ・ポンプ（７０１）であって、
   出力ノードと、
   第１回路ノード（７１０）に接続される第１端子を有する第１キャパシタ（７０９）と、
   前記第１回路ノード（７１０）に接続される第１電流電極、第１スイッチ制御信号（ＵＰ＊）を受信するように接続される制御電極、及び出力ノードに接続される第２電流電極を有する第１スイッチ（７１１）と、
   第２回路ノード（７１６）に接続される第１端子を有する第２キャパシタ（７１５）と、
   前記第２回路ノード（７１６）に接続される第１電流電極、前記出力ノードに接続される第２電流電極、制御電極を有する第２スイッチ（７１７）と、
   前記第１スイッチ（７１１）の制御電極と、前記第２スイッチ（７１７）の制御電極との間に接続され、前記第１スイッチ制御信号（ＵＰ＊）を受信するように接続される入力及び前記第２スイッチ（７１７）の制御電極に接続される出力を有する遅延回路（７２１，７２３）と
   を備え、前記第１スイッチ（７１１）及び前記第２スイッチ（７１７）は、前記第１スイッチ制御信号（ＵＰ＊）に応答して前記第１キャパシタ（７０９）及び第２キャパシタ（７１５）と前記出力ノードとの間の電荷移動を制御する、チャージ・ポンプ。
9. 請求項８に記載のチャージ・ポンプであって、更に、
   前記第２回路ノード（７１６）に接続され、かつ前記第１スイッチ制御信号（ＵＰ＊）に基づいて、前記第２回路ノード（７１６）を第１電位に選択的に設定する電位設定回路を備えるチャージ・ポンプ。
10. 請求項１又は８に記載のチャージ・ポンプであって、更に、前記第１回路ノードに接続される電位設定回路を備え、該電位設定回路は前記第１スイッチ制御信号（ＵＰ＊）に基づいて、前記第１回路ノードを第１電位に選択的に設定する、チャージ・ポンプ。
11. 請求項１０に記載のチャージ・ポンプにおいて、前記電位設定回路は第３スイッチ（５０２，７０７）を含み、該第３スイッチは、前記第１スイッチ制御信号（ＵＰ＊）の反転信号を受信するように接続される制御端子と、第１電圧源に接続される第２端子と、前記第１回路ノードに接続される第３端子と、を有する、チャージ・ポンプ。
12. 請求項１０に記載のチャージ・ポンプにおいて、前記電位設定回路は入力及び出力を有し、該入力はノードに接続され、このノードの電圧は前記出力ノードの電圧に依存し、該出力は前記第１回路ノードに接続され、前記第１電位は前記出力ノードの電圧に依存する、チャージ・ポンプ。
13. チャージ・ポンプ（９０１）であって、
    出力ノードと、
    第１回路ノード（９０６）に接続される第１端子を有する第１キャパシタ（９０５）と、
    前記第１回路ノード（９０６）に接続される第１電流電極、第１スイッチ制御信号（ＵＰ＊）を受信するように接続される制御電極、及び第２電流電極を有する第１スイッチ（９０７）と、
    入力と、前記第１回路ノード（９０６）に接続される出力を有する電位設定回路（９４１，９３７，９３５）と、
    出力ノードに接続される入力と、前記電位設定回路の入力に前記出力ノードの電圧に比例する電圧を供給する出力を有する分数電圧発生器（９７１）と
    を備え、前記第１スイッチ制御信号（ＵＰ＊）が活性化されていない場合に、前記電位設定回路は、前記第１回路ノード（９０６）を前記出力ノードの電圧に比例する電圧に設定し、前記第１スイッチ制御信号（ＵＰ＊）が活性される場合に、前記第１スイッチ（９０７）は前記第１スイッチ制御信号（ＵＰ＊）に応答して前記第１キャパシタ（９０５）と前記出力ノードとの間の電荷移動を制御する、チャージ・ポンプ。
14. 請求項１３に記載のチャージ・ポンプにおいて、分数電圧発生器（９７１）は、
    前記出力ノードに接続される第１入力を有するコンパレータ（９１３）と、
    前記コンパレータ（９１３）の出力に接続される電流源（９１５）と、
    前記コンパレータ（９１３）の第２入力に接続される第１電流電極、前記出力ノードに接続される制御電極、及び前記電流源（９１５）に接続される第２電流電極を有する第２スイッチ（９１７）と
    を含む、チャージ・ポンプ。
15. 請求項１、８及び１３のいずれか一項に記載のチャージ・ポンプにおいて、前記第１スイッチは、前記第１スイッチ制御信号（ＵＰ＊）に応答して、前記第１キャパシタを前記出力ノードに選択的に接続する、チャージ・ポンプ。
16. チャージ・ポンプ（１１０１）であって、
    出力ノード（１１１６）と、
    第１回路ノード（１１０８）に接続される第１端子を有する第１キャパシタ（１１０７）と、
    前記第１回路ノード（１１０８）に接続される第１電流電極、第１スイッチ制御信号（ＵＰ＊）を受信するように接続される制御電極、及び出力ノードに接続される第２電流電極を有する第１スイッチ（１１１５）と、
    第１電圧源に接続される第１端子を有する第２キャパシタ（１１０５）と、
    前記第１スイッチ制御信号（ＵＰ＊）を受信するように接続される制御電極、前記第１キャパシタ（１１０７）の第２端子に接続される第１電流電極、及び前記第２キャパシタ（１１０５）の第２端子に接続される第２電流電極を有する第２スイッチ（１１１１）と、を備え、前記第２スイッチ（１１１１）は前記第１スイッチ制御信号（ＵＰ＊）に基づいて、前記第１キャパシタ（１１０７）及び前記第２キャパシタ（１１０５）を選択的に直列に接続する、チャージ・ポンプ。
17. 請求項１６に記載のチャージ・ポンプにおいて、前記第１スイッチ（１１１５）は前記第１キャパシタ（１１０７）の第１端子を前記出力ノードに接続し、前記第２スイッチ（１１１１）は前記第１スイッチ制御信号（ＵＰ＊）が第１状態になっている場合に前記第１キャパシタ（１１０７）の第２端子を前記第２キャパシタ（１１０５）の第２端子に接続する、チャージ・ポンプ。
18. 請求項１６に記載のチャージ・ポンプであって、更に、前記第２キャパシタ（１１０５）の第２端子に接続される第１電流電極、前記出力ノードに接続される第２電流電極、及び第２スイッチ制御信号（ＤＯＷＮ）を受信するように接続される制御電極を有する第３スイッチ（１１１３）を備えるチャージ・ポンプ。
19. 請求項１８に記載のチャージ・ポンプにおいて、前記第３スイッチ（１１１３）は、前記第２スイッチ制御信号（ＤＯＷＮ）に基づいて、前記第２キャパシタ（１１０５）の第２端子を前記出力ノードに選択的に接続する、チャージ・ポンプ。
20. 請求項１６に記載のチャージ・ポンプであって、更に、
    前記第１キャパシタ（１１０７）に接続され、かつ前記第１スイッチ制御信号（ＵＰ＊）に基づいて、前記第１回路ノード（１１０８）を第１電位に選択的に設定する第１電位設定回路と、
    前記第２キャパシタ（１１０５）の第２端子に接続され、かつ前記第１スイッチ制御信号（ＵＰ＊）及び第２スイッチ制御信号（ＤＯＷＮ）に基づいて、前記第２キャパシタ（１１０５）の第２端子を前記第１電位に選択的に設定する第２電位設定回路と、を備えるチャージ・ポンプ。
21. 請求項２０に記載のチャージ・ポンプにおいて、前記第１電位は前記出力ノードの電圧に基づく、チャージ・ポンプ。
22. 請求項１６に記載のチャージ・ポンプにおいて、前記第１スイッチ（１１１５）はパスゲートを含み、該パスゲートは、前記第１スイッチ制御信号（ＵＰ＊）の反転信号を受信するように接続される第２制御電極を有する、チャージ・ポンプ。
23. フェーズ・ロックド・ループ（ＰＬＬ）回路であって、
    フィルタ・キャパシタ（１１５）と、
    第１クロック（ＲＥＦ ＣＬＫ）を受信する第１入力、第２クロック（ＣＬＫ ＯＵＴ）を受信する第２入力、及び第１クロック制御信号（ＵＰ＊）を前記第１クロック（ＲＥＦ ＣＬＫ）及び前記第２クロック（ＣＬＫ ＯＵＴ）に基づいて供給する第１出力を有する位相周波数検出回路（１０９）と、
    前記フィルタ・キャパシタ（１１５）の第１端子に接続される入力及び出力クロックを供給する出力を有する電圧制御発振器（１１３）と、
    前記第１クロック制御信号（ＵＰ＊）を受信する第１入力と、前記フィルタ・キャパシタ（１１５）の第１端子及び前記電圧制御発振器（１１３）の入力に接続される出力と、を有するチャージ・ポンプ（７０１）と、を備え、該チャージ・ポンプは、
    第１回路ノード（７１０）に接続される第１端子を有する第１キャパシタ（７０９）と、
    前記第１回路ノード（７１０）に接続される第１電流電極、前記第１クロック制御信号（ＵＰ＊）を受信するように接続される制御電極、及び出力ノードに接続される第２電流電極を有する第１スイッチ（７１１）と、
    第２回路ノード（７１６）に接続される第１端子を有する第２キャパシタ（７１５）と、
    前記第２回路ノード（７１６）に接続される第１電流電極、前記出力ノードに接続される第２電流電極、制御電極を有する第２スイッチ（７１７）と、
    前記第１スイッチ（７１１）と、前記第２スイッチ（７１７）との間に接続され、前記第１クロック制御信号（ＵＰ＊）を受信するように接続される入力及び前記第２スイッチ（７１７）の制御電極に接続される出力を有する遅延回路（７２１，７２３）と
    を備え、前記第１スイッチ（７１１）及び前記第２スイッチ（７１７）は前記第１クロック制御信号（ＵＰ＊）に応答して前記第１キャパシタ（７０９）及び前記第２キャパシタ（７１５）と前記出力ノードとの間の電荷移動を制御する、
    フェーズ・ロックド・ループ（ＰＬＬ）回路。
24. 請求項２３に記載のＰＬＬ回路において、前記位相周波数検出回路（１０９）は第２クロック制御信号（ＤＯＷＮ）を前記第１クロック（ＲＥＦ ＣＬＫ）及び前記第２クロック（ＣＬＫ ＯＵＴ）に基づいて供給する第２出力を有し、前記チャージ・ポンプ（７０１）は、更に、
    第３回路ノード（７４６）に接続される第１端子を有する第３キャパシタ（７４７）と、
    前記第３回路ノード（７４６）に接続される第１電流電極、前記第２クロック制御信号（ＤＯＷＮ）を受信するように接続される制御電極、及び出力ノードに接続される第２電流電極を有する第３スイッチ（７４５）と、
    第４回路ノードに接続される第１端子を有する第４キャパシタ（７５１）と、
    前記第４回路ノードに接続される第１電流電極、前記出力ノードに接続される第２電流電極、制御電極を有する第４スイッチ（７５７）と、
    前記第３スイッチ（７４５）と、前記第４スイッチ（７５７）との間に接続され、前記第２クロック制御信号（ＤＯＷＮ）を受信するように接続される入力及び前記第４スイッチ（７５７）の制御電極に接続される出力を有する遅延回路（７５３，７５５）と
    を備え、前記第３スイッチ（７４５）及び前記第４スイッチ（７５７）は、前記第２クロック制御信号（ＤＯＷＮ）に応答して前記第３キャパシタ（７４７）及び第４キャパシタ（７５１）と前記出力ノードとの間の電荷移動を制御する、ＰＬＬ回路。
25. 請求項２３に記載のＰＬＬ回路において、前記チャージ・ポンプは、更に、前記第１キャパシタ（７０９）の第１端子に接続される電位設定回路を備え、該電位設定回路は、前記第１クロック制御信号（ＵＰ＊）に基づいて、前記第１キャパシタ（７０９）の第１端子を第１電位に選択的に設定する、ＰＬＬ回路。
26. 請求項２３に記載のＰＬＬ回路であって、集積回路上で具体化されるＰＬＬ回路。
27. 請求項２６に記載のＰＬＬ回路において、前記第１キャパシタは金属キャパシタとして具体化される、ＰＬＬ回路。
28. 請求項２３に記載のＰＬＬ回路であって、更に、
    前記出力クロックを受信する入力及び前記第２クロックを供給する出力を有する周波数分割器（１１７）を備える、ＰＬＬ回路。
29. 請求項２３に記載のＰＬＬ回路において、フィルタ・キャパシタ（１１５）の容量は前記第１キャパシタ（７１０）の容量よりも遥かに大きい、ＰＬＬ回路。
30. チャージ・ポンプ（５０１）であって、
    出力ノードと、
    第１キャパシタ（５１３）を含む充電経路と、
    第１電荷制御信号（ＵＰ＊）を受信するように接続される制御電極を含む第１スイッチ（５２１）であって、該第１スイッチ（５２１）を介して、前記第１キャパシタ（５１３）は、前記第１電荷制御信号（ＵＰ＊）に基づいて、電荷を前記出力ノードに選択的に供給する、第１スイッチ（５２１）と、
    第２キャパシタ（５２５）を含む放電経路と、
    第２電荷制御信号（ＤＯＷＮ）を受信するように接続される制御電極を含む第２スイッチ（５２３）であって、前記第２キャパシタ（５２５）は、前記第２電荷制御信号（ＤＯＷＮ）に基づいて、電荷を前記出力ノードから選択的に受け取る、第２スイッチ（５２３）と、
    前記第１キャパシタ（５１３）に直列接続される第３キャパシタ（５１１）であって、前記第１及び第３キャパシタは、前記第１電荷制御信号（ＵＰ＊）及びイネーブル信号（ＥＮ）に基づいて、電荷を前記出力ノードに前記第１スイッチ（５２１）を介して選択的に供給する、第３キャパシタ（５１１）と、
    前記第２キャパシタ（５２５）に直列接続される第４キャパシタ（５３３）であって、前記第２及び第４キャパシタは、前記第２電荷制御信号（ＤＯＷＮ）及びイネーブル信号（ＥＮ）に基づいて、電荷を前記出力ノードから前記第２スイッチ（５２３）を介して選択的に受け取る、第４キャパシタ（５３３）と、
    を備えるチャージ・ポンプ。
31. 請求項３０に記載のチャージ・ポンプであって、更に、
    前記第１キャパシタ（５１３）の第１端子に接続され、かつ前記第１電荷制御信号（ＵＰ＊）に基づいて、前記第１キャパシタ（５１３）の第１端子を第１電位に選択的に設定する第１電位設定回路と、
    前記第２キャパシタ（５２５）の第１端子に接続され、かつ前記第２電荷制御信号（ＤＯＷＮ）に基づいて、前記第２キャパシタ（５２５）の第１端子を第２電位に選択的に設定する第２電位設定回路と、
    を備えるチャージ・ポンプ。
32. 請求項３１に記載のチャージ・ポンプにおいて、前記第１電位は前記第２電位と等しく設定されて、前記充電経路と前記放電経路のそれぞれの経路において等しい電荷を移動させる、チャージ・ポンプ。
33. 請求項３１に記載のチャージ・ポンプにおいて、前記第１電位及び前記第２電位は前記出力ノードの電圧に依存するチャージ・ポンプ。
34. 請求項３０に記載のチャージ・ポンプにおいて、
    前記イネーブル信号（ＥＮ）が第１の値を有する場合は、前記第３キャパシタ（５１１）ではなく前記第１キャパシタ（５１３）が前記第１電荷制御信号（ＵＰ＊）に基づいて、電荷を前記出力ノードに前記第１スイッチ（５２１）を介して選択的に供給し、
    前記イネーブル信号（ＥＮ）が第２の値を有する場合は、前記第１キャパシタ（５１３）及び前記第３キャパシタ（５１１）が前記第１電荷制御信号（ＵＰ＊）に基づいて、電荷を前記出力ノードに前記第１スイッチ（５２１）を介して選択的に供給する、チャージ・ポンプ。
35. 請求項３０に記載のチャージ・ポンプにおいて、更に、
    前記第１スイッチ（５２１）は、前記第１キャパシタ（５１３）の第１端子に接続される第１電流電極、及び前記出力ノードに接続される第２電流電極を有し、
    前記第１キャパシタ（５１３）は、前記第１電荷制御信号（ＵＰ＊）に基づいて、電荷を前記出力ノードに前記第１スイッチ（５２１）を介して選択的に供給し、
    前記第２スイッチ（５２３）は、前記第２キャパシタ（５２５）の第１端子に接続される第１電流電極、及び前記出力ノードに接続される第２電流電極を有し、
    前記第２キャパシタ（５２５）は、前記第２電荷制御信号（ＤＯＷＮ）に基づいて、電荷を前記出力ノードから前記第２スイッチ（５２３）を介して選択的に受け取る、チャージ・ポンプ。
36. フェーズ・ロックド・ループ回路であって、
    請求項３０に記載のチャージ・ポンプと、
    前記出力ノードに接続される第１端子を有するフィルタ・キャパシタ（１１５）と、
    第１クロック（ＲＥＦ ＣＬＫ）を受信する第１入力、第２クロック（ＣＬＫ ＯＵＴ）を受信する第２入力、前記第１電荷制御信号（ＵＰ＊）を前記第１クロック（ＲＥＦ ＣＬＫ）及び前記第２クロック（ＣＬＫ ＯＵＴ）に基づいて供給する第１出力、及び前記第２電荷制御信号（ＤＯＷＮ）を前記第１クロック（ＲＥＦ ＣＬＫ）及び前記第２クロック（ＣＬＫ ＯＵＴ）に基づいて供給する第２出力を有する位相周波数検出回路（１０９）と、
    前記出力ノードに接続される入力及び出力クロックを供給する出力を有する電圧制御発振器（１１３）と、
    を備えるフェーズ・ロックド・ループ回路。

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