JPWO2005093952A1 - スイッチトキャパシタフィルタ及びフィードバックシステム - Google Patents

スイッチトキャパシタフィルタ及びフィードバックシステム Download PDF

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Abstract

ループフィルタ（３０）は、電流信号の入力端と基準電圧との間に設けられた第１の容量素子（３１）と、上記入力端と第１の容量素子（３１）との間に設けられたスイッチトキャパシタ回路（３２）と、第１の容量素子（３１）及び前記スイッチトキャパシタ回路（３２）に並列に設けられた第２の容量素子（３３）とを備えている。スイッチトキャパシタ回路（３２）において、第３の容量素子（３２１）が第１の容量素子（３１）側に接続されるとき、第４の容量素子（３２２）は第２の容量素子（３３）側に接続される。上記構成のループフィルタ（３０）において、第２の容量素子（３３）の容量値を、第３及び第４の容量素子（３２１，３２２）の容量値よりも大きく設定する。

Description

本発明は、スイッチトキャパシタフィルタに関し、特に、位相同期回路や遅延ロックループ回路などのフィードバックシステムにおけるループフィルタとして好適なスイッチトキャパシタフィルタの技術に関する。
今日、システムＬＳＩに搭載される機能はますます増えつつあり、システムＬＳＩの回路規模は増大する傾向にある。このため、システムＬＳＩの回路規模縮小は普遍的な問題となっている。
システムＬＳＩには必ずと言ってよいほど位相同期回路（以下、「ＰＬＬ」と称する）が搭載されている。ＰＬＬには、応答時間の最大値を入力クロックの周波数のおよそ１０分の１以上に大きくすることができないという制約がある。このため、ＰＬＬを構成するループフィルタのＣＲ積を比較的大きく設定する必要がある。比較的大きなＣＲ積を実現するためには、ループフィルタを構成する容量素子の容量値を大きく設定するのが一般的である。したがって、ＰＬＬの構成要素の中でもループフィルタはＰＬＬの回路面積の大部分を占めることとなる。そして、ＰＬＬにおいて入力クロックの周波数が低くなればなるほど応答時間は長くなるため、ループフィルタを構成する容量素子の容量値をさらに大きく設定する必要がある。その結果、ＰＬＬの回路規模はますます大きくなってしまう。このような問題を解決するためにも、ループフィルタの回路規模縮小が求められるところである。
ＰＬＬに用いられるループフィルタの回路規模を縮小する技術として、本願筆頭発明者らによる特願２００３−１８５５７３号明細書に開示された技術が挙げられる。図１６は、同明細書に開示された発明（以下、「先願発明」と称する）に係るループフィルタの回路構成を示す。当該ループフィルタは、入力端ＩＮ１に接続された容量素子３１０（容量値Ｃ）と、入力端ＩＮ２に接続された抵抗素子３２０（抵抗値Ｒ）及び容量素子３３０（容量値Ｃ３）と、容量素子３１０と抵抗素子３２０との間に設けられた電圧バッファ回路３５０とを備えている。入力端ＩＮ１及びＩＮ２には、それぞれ、２系統のチャージポンプ回路から充放電電流（チャージ電流）Ｉｐ１及Ｉｐ２が与えられる。そして、当該ループフィルタは、抵抗素子３２０及び容量素子３３０の接続箇所に生じる電圧Ｖｏｕｔを出力する。当該ループフィルタにおいて、抵抗素子３２０に与える電流に対して容量素子３１０に与える電流を小さく設定することによって、抵抗素子３２０の抵抗値を増大させることなく容量素子３１０の容量値のみを低減して、従来のループフィルタと同等のＣＲ積、すなわち、従来と同等のフィルタ特性が実現される。また、容量素子３１０及び３３０のそれぞれには十分な電圧が印加されるため、これら容量素子をＭＯＳ容量で実現可能となる。これらにより、容量素子３１０及び３３０が小型化され、ループフィルタ全体としての回路規模が縮小される。
当該ループフィルタにおいては、抵抗素子３２０に十分な大きさの電圧が生じるようにする必要がある。このため、抵抗素子３２０に流れる電流値を比較的大きく設定するか、又は、抵抗素子３２０の抵抗値を比較的大きく設定する必要がある。しかし、いずれの場合も、抵抗素子３２０による消費電力が比較的大きくなってしまうため好ましくない。特に、抵抗素子３２０はノイズ発生の原因となるため、その抵抗値を大きくすることは避けることが好ましい。
一方、ループフィルタにおける抵抗素子に起因するノイズを低減するために、抵抗素子に代えてスイッチトキャパシタ回路を備えたループフィルタが公知となっている（例えば、特許文献１参照）。図１７は、スイッチトキャパシタ回路を備えた従来のループフィルタの回路構成を示す。当該ループフィルタは、入力端ＩＮに接続された容量素子３１０（容量値Ｃ）及び３３０（容量値Ｃ３）と、容量素子３１０に接続されたスイッチトキャパシタ回路３２０Ａとを備え、容量素子３１０及び３３０の接続箇所に生じる電圧Ｖｏｕｔを出力する。スイッチトキャパシタ回路３２０Ａは、容量素子３４０（容量値ＣＲ）と、容量素子３４０の接続先を切り替えるスイッチＱ１及びＱ２とを備えている。スイッチトキャパシタ回路３２０Ａは、実質的に抵抗値Ｒを呈する。このような構成によって、ループフィルタから抵抗素子を省略して、抵抗素子に起因するノイズが低減される。
米国特許第６４２０９１７号明細書（第６−７頁、第４図）
上述したように、先願発明に係るループフィルタについては、回路規模が縮小される反面、消費電力が比較的大きいという問題がある。また、容量素子３１０をＭＯＳ容量で実現するには、電圧バッファ回路３５０が必要となる。しかし、電圧バッファ回路３５０もまたノイズ発生の原因となる。このため、電圧バッファ回路３５０を省略することが好ましい。
一方、スイッチトキャパシタ回路を備えた従来のループフィルタについては、抵抗素子及び電圧バッファ回路を備えていないため、これらに起因するノイズはあまり問題とはならない。しかし、容量素子３１０は従来と同様に比較的大きいままであり、回路規模の縮小は困難である。また、スイッチＱ１がオンとなるとき、容量素子３４０は容量素子３１０と直列に接続されるため、容量素子３４０に十分な電圧を印加することが困難である。したがって、容量素子３４０をＭＯＳ容量で実現することは困難である。ＭＯＳ容量を構成するＭＯＳトランジスタには、当該ＭＯＳトランジスタの閾値以上の電圧が印加される必要があるからである。
上記問題に鑑み、本発明は、スイッチトキャパシタ回路を備えたスイッチトキャパシタフィルタの回路規模の縮小を課題とする。特に、電圧バッファ回路を設けることなく、すべての容量素子をＭＯＳ容量で実現したスイッチトキャパシタフィルタの提供を課題とする。
上記課題を解決するために本発明が講じた手段は、電流信号を入力し、電圧信号を出力するスイッチトキャパシタフィルタであって、前記電流信号の入力端と基準電圧との間に設けられた第１の容量素子と、前記入力端と前記第１の容量素子との間に設けられたスイッチトキャパシタ回路と、前記第１の容量素子及び前記スイッチトキャパシタ回路に並列に設けられた第２の容量素子とを備えたものとする。
これによると、スイッチトキャパシタ回路が抵抗素子として機能することにより、当該スイッチトキャパシタフィルタは２次の受動型ローパスフィルタとして動作する。通常、スイッチトキャパシタ回路は一また複数の容量素子で構成される。したがって、当該スイッチトキャパシタフィルタはすべて容量素子で構成されることとなる。ここで、スイッチトキャパシタ回路は入力端と第１の容量素子との間に設けられているため、当該スイッチトキャパシタ回路における容量素子が入力端側に接続される場合、当該容量素子には十分な大きさの電圧が印加される。したがって、当該容量素子の静電容量を小型化することができる。その結果、当該スイッチトキャパシタフィルタ全体としての回路規模が縮小される。
具体的には、前記スイッチトキャパシタ回路は、第１及び第２の端子と、一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する第３及び第４の容量素子と、前記第３及び第４の容量素子のそれぞれの他端と前記第１及び第２の端子のそれぞれとの接続形態を切り替えるスイッチ部とを有するものとする。また、前記スイッチ部は、前記第３の容量素子の他端を前記第１の端子に接続するとき、前記第４の容量素子の他端を前記第２の端子に接続する一方、前記第３の容量素子の他端を前記第２の端子に接続するとき、前記第４の容量素子の他端を前記第１の端子に接続するものとする。そして、前記第２の容量素子の静電容量は、前記第３及び第４の容量素子のそれぞれの静電容量よりも大きいものとする。
このように、第２の容量素子の静電容量を、スイッチトキャパシタ回路における第３及び第４の容量素子の静電容量よりも大きく設定することによって、当該スイッチトキャパシタフィルタは、一般的な２次受動型ローパスフィルタと同等のフィルタ特性を有するようになる。
好ましくは、前記第１から第４の容量素子は、いずれもＭＯＳ容量であるとする。
また、具体的には、前記スイッチトキャパシタ回路は、前記第１の容量素子の側に設けられた第１の端子と、前記入力端の側に設けられた第２の端子と、一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する少なくとも三つの複数の容量素子と、前記複数の容量素子のそれぞれの他端と前記第１及び第２の端子のそれぞれとの接続形態を切り替えるスイッチ部とを有するものとする。また、前記スィッチ部は、前記複数の容量素子のいずれか一つの他端と前記第２の端子との接続を維持しながら、前記複数の容量素子の他の二つについて、いずれか一方の他端を前記第１の端子に接続するとき、他方の他端を前記第２の端子に接続するものとする。
好ましくは、前記第１及び第２の容量素子並びに前記複数の容量素子は、いずれもＭＯＳ容量であるとする。
また、本発明が講じた手段は、入力クロックに基づいて生成した出力クロックを帰還させ、当該出力クロックを所定の特性にするフィードバックシステムであって、前記クロックと帰還されたクロックとの位相差に基づいて、チャージ電流を生成するチャージポンプ回路と、前記チャージ電流を入力とするループフィルタと、前記ループフィルタからの出力信号に基づいて、前記出力クロックを生成する出力クロック生成回路とを備え、前記ループフィルタは、前記チャージ電流の入力端と基準電圧との間に設けられた第１の容量素子と、前記入力端と前記第１の容量素子との間に設けられたスイッチトキャパシタ回路と、前記第１の容量素子及び前記スイッチトキャパシタ回路に並列に設けられた第２の容量素子とを有するものとする。
これによると、スイッチトキャパシタ回路が抵抗素子として機能することにより、当該ループフィルタは２次の受動型ローパスフィルタとして動作する。通常、スイッチトキャパシタ回路は一また複数の容量素子で構成される。したがって、当該スイッチトキャパシタフィルタはすべて容量素子で構成されることとなる。ここで、スイッチトキャパシタ回路はチャージ電流の入力端と第１の容量素子との間に設けられているため、当該スイッチトキャパシタ回路における容量素子が入力端側に接続される場合、当該容量素子には十分な大きさの電圧が印加される。したがって、当該容量素子の静電容量を小型化することができる。その結果、当該ループフィルタ全体としての、さらには、フィードバックシステム全体としての回路規模が縮小される。
具体的には、前記スイッチトキャパシタ回路は、第１及び第２の端子と、一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する第３及び第４の容量素子と、前記第３及び第４の容量素子のそれぞれの他端と前記第１及び第２の端子のそれぞれとの接続形態を切り替えるスイッチ部とを有するものとする。また、前記スイッチ部は、前記第３の容量素子の他端を前記第１の端子に接続するとき、前記第４の容量素子の他端を前記第２の端子に接続する一方、前記第３の容量素子の他端を前記第２の端子に接続するとき、前記第４の容量素子の他端を前記第１の端子に接続するものとする。そして、前記第２の容量素子の静電容量は、前記第３及び第４の容量素子のそれぞれの静電容量よりも大きいものとする。
さらに具体的には、上記フィードバックシステムは、前記入力クロックの立ち下がり変化に基づいて、互いに逆相の関係にある第１及び第２の制御クロック、並びに当該第１及び第２の制御クロックのそれぞれの反転に相当する第３及び第４の制御クロックを生成する制御クロック生成回路を備えたものとする。そして、前記スイッチ部は、前記第１の制御クロックに応じて、前記第３の容量素子の他端と前記第１の端子との接続の有無を切り替えるスイッチと、前記第２の制御クロックに応じて、前記第４の容量素子の他端と前記第１の端子との接続の有無を切り替えるスイッチと、前記第３の制御クロックに応じて、前記第３の容量素子の他端と前記第２の端子との接続の有無を切り替えるスイッチと、前記第４の制御クロックに応じて、前記第４の容量素子の他端と前記第２の端子との接続の有無を切り替えるスイッチとを有するものとする。
このように、第２の容量素子の静電容量を、スイッチトキャパシタ回路における第３及び第４の容量素子の静電容量よりも大きく設定することによって、当該ループフィルタは、一般的な２次受動型ローパスフィルタと同等のフィルタ特性を有するようになる。
好ましくは、前記第１から第４の容量素子は、いずれもＭＯＳ容量であるとする。
また、具体的には、前記スイッチトキャパシタ回路は、前記第１の容量素子の側に設けられた第１の端子と、前記入力端の側に設けられた第２の端子と、一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する少なくとも三つの複数の容量素子と、前記複数の容量素子のそれぞれの他端と前記第１及び第２の端子のそれぞれとの接続形態を切り替えるスイッチ部とを有するものとする。そして、前記スイッチ部は、前記複数の容量素子のいずれか一つの他端と前記第２の端子との接続を維持しながら、前記複数の容量素子の他の二つについて、いずれか一方の他端を前記第１の端子に接続するとき、他方の他端を前記第２の端子に接続するものとする。
さらに具体的には、上記フィードバックシステムは、前記入力クロックの立ち下がり変化に基づいて、前記複数の容量素子の個数に相当する互いに相が異なる複数の制御クロック、及び当該複数の制御クロックのそれぞれの反転に相当する複数の反転制御クロックを生成する制御クロック生成回路を備えたものとする。そして、前記スイッチ部は、前記複数の容量素子のそれぞれに対応して設けられ、当該容量素子に対応する前記制御クロックに応じて、当該容量素子の他端と前記第１の端子との接続の有無を切り替える複数のスイッチと、前記複数の容量素子のそれぞれに対応して設けられ、当該容量素子に対応する前記反転制御クロックに応じて、当該容量素子の他端と前記第２の端子との接続の有無を切り替える複数のスイッチとを有するものとする。
好ましくは、前記第１及び第２の容量素子並びに前記複数の容量素子は、いずれもＭＯＳ容量であるとする。
以上説明したように、本発明によると、従来と同等のフィルタ特性を有しつつ、回路規模がより縮小されたスイッチトキャパシタフィルタが得られる。また、当該スイッチトキャパシタフィルタは、抵抗素子及び電圧バッファ回路を含まず、すべて容量素子で構成されるため、入力電流を小さくすることで当該容量素子がすべて小型化され、回路全体としての規模が小型化される。さらに、当該スイッチトキャパシタをフィードバックシステムのループフィルタとして用いる場合、当該ループフィルタの入力電流であるチャージ電流を小さくすることによって、チャージポンプ回路を小型化することができる。結果として、フィードバックシステム全体としての回路規模が大幅に縮小される。
図１は、本発明の第１の実施形態に係る位相同期回路の構成図である。 図２は、図１に示した位相同期回路における制御クロック生成回路の回路構成図である。 図３は、図２に示した制御クロック生成回路のタイミングチャートである。 図４は、図１に示した位相同期回路におけるループフィルタの回路構成図である。 図５は、先願発明に係るループフィルタにおける抵抗素子を単純にスイッチトキャパシタ回路に置き換えたループフィルタの回路構成図である。 図６は、図５に示したループフィルタにおけるスイッチトキャパシタ回路を３相クロック制御に変更したループフィルタの回路構成図である。 図７は、図６に示したループフィルタにおけるスイッチトキャパシタ回路を２相クロック制御に変更したループフィルタの回路構成図である。 図８は、図７に示したループフィルタにおける電圧バッファ回路を省略したループフィルタの回路構成図である。 図９は、図８に示したループフィルタを１系統のチャージ電流入力に変更したループフィルタの回路構成図である。 図１０は、位相比較器からのリセットパルスに基づいて各制御クロックを生成する制御クロック生成回路の回路構成図である。 図１１は、図１０に示した制御クロック生成回路のタイミングチャートである。 図１２は、本発明の第２の実施形態に係る位相同期回路の構成図である。 図１３は、図１２に示した位相同期回路における制御クロック生成回路の回路構成図である。 図１４は、図１３に示した制御クロック生成回路のタイミングチャートである。 図１５は、図１２に示した位相同期回路におけるループフィルタの回路構成図である。 図１６は、本願筆頭発明者らによる先願発明に係るループフィルタの回路構成図である。 図１７は、スイッチトキャパシタ回路を備えた従来のループフィルタの回路構成図である。
符号の説明
３１ ＭＯＳ容量（第１の容量素子）
３２，３２Ａ スイッチトキャパシタ回路
３３ ＭＯＳ容量（第２の容量素子）
３２１ ＭＯＳ容量（第３の容量素子、複数の容量素子のうちの一つ）
３２２ ＭＯＳ容量（第４の容量素子、複数の容量素子のうちの一つ）
３２３ ＭＯＳ容量（複数の容量素子のうちの一つ）
３２４，３２４Ａ スイッチ部
２０ チャージポンプ回路
３０，３０Ａ ループフィルタ
４０ 電圧制御発振器（出力クロック生成回路）
６０，６０´，６０Ａ 制御クロック生成回路
Ｔ１ 端子（第１の端子）
Ｔ２ 端子（第２の端子）
ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２，ＳＷ３１，ＳＷ３２ スイッチ
φ１ 制御クロック（第１の制御クロック、複数の制御クロックのうちの一つ）
φ２ 制御クロック（第２の制御クロック、複数の制御クロックのうちの一つ）
φ３ 制御クロック（複数の制御クロックのうちの一つ）
／φ１ 制御クロック（第３の制御クロック、複数の反転制御クロックのうちの一つ）
／φ２ 制御クロック（第４の制御クロック、複数の反転制御クロックのうちの一つ）
／φ３ 制御クロック（複数の反転制御クロックのうちの一つ）
ＣＫｉｎ 入力クロック
ＣＫｏｕｔ 出力クロック
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＰＬＬの構成を示す。本実施形態に係るＰＬＬは、位相比較器１０と、チャージポンプ回路２０と、ループフィルタ（ＬＰＦ）３０と、出力クロック生成回路としての電圧制御発振器（ＶＣＯ）４０と、分周器５０と、制御クロック生成回路６０とを備えている。位相比較器１０は、ＰＬＬに与えられる入力クロックＣＫｉｎと帰還クロックＣＫｄｉｖとの位相を比較し、この位相差に応じたアップ信号ＵＰ及びダウン信号ＤＮを出力する。チャージポンプ回路２０は、アップ信号ＵＰ及びダウン信号ＤＮに基づいて、チャージ電流Ｉｐを出力（吐き出し又は吸い込み）する。電圧制御発振器４０は、ループフィルタ３０から出力された電圧Ｖｏｕｔに基づいて、ＰＬＬの出力クロックＣＫｏｕｔの周波数を変化させる。分周器５０は、出力クロックＣＫｏｕｔをＮ（Ｎは自然数）分周し、帰還クロックＣＫｄｉｖとして位相比較器１０にフィードバックする。以上の動作を繰り返すうちに、出力クロックＣＫｏｕｔは次第に所定の周波数に収束し、ロックされる。以下、ループフィルタ３０及び制御クロック生成回路６０の構成及び動作について詳細に説明する。
制御クロック生成回路６０は、入力クロックＣＫｉｎに基づいて制御クロックφ１、／φ１、φ２及び／φ２を生成し、ループフィルタ３０にこれら制御クロックを出力する。図２は、制御クロック生成回路６０の回路構成を示す。また、図３は、制御クロック生成回路６０のタイミングチャートである。インバータ６１は、入力クロックＣＫｉｎを反転し、クロック／ＣＫｉｎを出力する。Ｄフリップフロップ６２は、クロック／ＣＫｉｎの立ち上がり変化に同期して極性が反転するクロックＣＫｏｒｇ及びその反転であるクロック／ＣＫｏｒｇを出力する。インバータ６３１及びＮＡＮＤゲート６４１及び６５１からなる回路部分は、クロック／ＣＫｏｒｇに基づいて制御クロックφ１及びその反転である制御クロック／φ１を生成する。インバータ６３２及びＮＡＮＤゲート６４２及び６５２からなる回路部分は、クロックＣＫｏｒｇに基づいて制御クロックφ２及びその反転である制御クロック／φ２を生成する。すなわち、制御クロック生成回路６０は、入力クロックＣＫｉｎの立ち下がり変化に応じて極性が反転する制御クロックφ１、／φ１、φ２及び／φ２を出力する。
ループフィルタ３０は、チャージ電流Ｉｐを受け、当該チャージ電流Ｉｐに起因して生じた電圧を平滑化し、電圧Ｖｏｕｔとして出力する。図４は、ループフィルタ３０の回路構成を示す。ループフィルタ３０は、ＭＯＳ容量３１と、スイッチトキャパシタ回路３２と、ＭＯＳ容量３３とを備えている。ＭＯＳ容量３１の一端は基準電圧としてのグランドに接続され、他端はスイッチトキャパシタ回路３２の端子Ｔ１に接続されている。ＭＯＳ容量３３の一端は基準電圧としてのグランドに接続され、他端はチャージ電流Ｉｐの入力端及びスイッチトキャパシタ回路３２の端子Ｔ２に接続されている。ループフィルタ３０は、スイッチトキャパシタ回路３２とＭＯＳ容量３３との接続箇所に生じた電圧Ｖｏｕｔを出力する。
スイッチトキャパシタ回路３２は、ＭＯＳ容量３２１及び３２２と、ＭＯＳ容量３２１及び３２２のそれぞれと端子Ｔ１及びＴ２のそれぞれとの接続形態を切り替えるスイッチ部３２４とを備えた、いわゆるＰ．Ｓ．型（Ｐａｒａｓｉｔｉｃ Ｓｅｎｓｉｔｉｖｅ：寄生容量有感型）と呼ばれるものである。スイッチ部３２４は、制御クロックφ１に応じてＭＯＳ容量３２１と端子Ｔ１との接続の有無を切り替えるスイッチＳＷ１１と、制御クロック／φ１に応じてＭＯＳ容量３２１と端子Ｔ２との接続の有無を切り替えるスイッチＳＷ１２と、制御クロックφ２に応じてＭＯＳ容量３２２と端子Ｔ１との接続の有無を切り替えるスイッチＳＷ２１と、制御クロック／φ２に応じてＭＯＳ容量３２２と端子Ｔ２との接続の有無を切り替えるスイッチＳＷ２２とを備えている。なお、制御クロックφ１、／φ１、φ２及び／φ２は、制御クロック生成回路６０から与えられる。
ＭＯＳ容量３１の容量値はＣである。これは、先願発明に係るループフィルタ（図１６参照）における容量素子３１０と同等の容量値である。ＭＯＳ容量３２１及び３２２の容量値はいずれもＣＲである。また、スイッチトキャパシタ回路３２が呈する抵抗値はＲである。これは、先願発明に係るループフィルタにおける抵抗素子３２０と同等の抵抗値である。ここで、スイッチトキャパシタ回路３２における各スイッチＳＷ１１、ＳＷ１２、ＳＷ２１及びＳＷ２２の動作周波数をｆｃｌｋとすると、Ｒ＝１／（ｆｃｌｋＣＲ）という関係式が成り立つ。すなわち、スイッチトキャパシタ回路３２が呈する抵抗値をより大きくするには、ＭＯＳ容量３２１及び３２２の容量値をより小さくすればよい。ループフィルタ３０に与えられるチャージ電流Ｉｐを小さくする場合、スイッチトキャパシタ回路３２が呈する抵抗値を大きくしなければならないことは既に説明した通りであるが、当該抵抗値を大きくするには、ＭＯＳ容量３２１及び３２２を小さくすればよい。すなわち、チャージ電流Ｉｐを小さくすることで、ＭＯＳ容量３２１及び３２２の小型化が可能となる。また、チャージ電流Ｉｐが小さくなることによって、ＭＯＳ容量３１及び３３もまた小型化される。結果として、ループフィルタ３０全体としての回路規模が小さくなる。
一方、ＭＯＳ容量３３の容量値はＣＸである。これは、各ＭＯＳ容量３２１及び３２２の容量値ＣＲと先願発明に係るループフィルタにおける容量素子３３０の容量値Ｃ３との合計に相当する。なお、容量値Ｃ３については、大きくともＭＯＳ容量３１の容量値Ｃの１／５〜１／６程度にすると最も安定した応答が得られる。この詳細については、例えば、文献：Ｆ．Ｍ．ＧＡＲＤＮＥＲ，″ＣＨＡＲＧＥ−ＰＵＭＰ ＰＨＡＳＥ−ＬＯＣＫＥＤＬＯＯＰＳ″，ＩＥＥＥ ＴＲＡＮＳ．，ＶＯＬ．ＣＯＭ−２８，ＰＰ．１８４９−１８５８，ＮＯＶ．１９８０に記載されている。
ところで、図１に示したＰＬＬにおける位相比較記１０から出力される信号のうち例えば信号ＵＰは、入力クロックＣＫｉｎの位相が出力クロックＣＫｏｕｔの位相よりも進んでいる場合、入力クロックＣＫｉｎが立ち上がり変化をしてから出力クロックＣＫｏｕｔが立ち上がり変化をするまでの間、所定の論理レベル、例えば“Ｈ”となる（図３参照）。信号ＵＰが“Ｈ”となっている間、チャージポンプ回路２０からループフィルタ３０にチャージ電流Ｉｐが出力される。チャージ電流Ｉｐを受けている間は、スイッチ部３２４の動作状態は変化してはならない。もし変化してしまうと、スイッチトキャパシタ回路３２におけるＭＯＳ容量３２１及び３２２への電荷の充放電が途切れてしまい、ループフィルタ３０が正常に動作しなくなるおそれがあるからである。本実施形態に係る制御クロック生成回路６０によって生成される制御クロックφ１、／φ１、φ２及び／φ２は、入力クロックＣＫｉｎの立ち下がり変化から次の立ち下がり変化までの間、極性が反転することはないため、ＭＯＳ容量３２１及び３２２への電荷の充放電が途切れてしまうことはない。信号ＵＰ及びＤＮの出力は、いずれも、入力クロックＣＫｉｎの連続する立ち下がり変化の間に必ず終了するからである。したがって、制御クロック生成回路６０によって生成された各制御クロックに基づいてスイッチトキャパシタ回路３２の動作を制御することにより、ループフィルタ３０の正常動作が保証される。
次に、ループフィルタ３０が一般的な能動型２次ループフィルタと同等のフィルタ特性を有することを、先願発明に係るループフィルタの回路構成を変換してループフィルタ３０を得るまでの過程を示しながら説明する。図５は、先願発明に係るループフィルタにおける抵抗素子を単純にスイッチトキャパシタ回路に置き換えたループフィルタの回路構成を示す。先願発明に係るループフィルタにおける抵抗素子を単純に２相クロック制御のスイッチトキャパシタ回路３２に置き換えただけの当該ループフィルタは正常に動作しない。これは次の理由による。すなわち、チャージ電流Ｉｐ２の入力側に接続されたＭＯＳ容量３２１及び３２２のいずれか一方について、チャージ電流Ｉｐによる充放電が終了した後、制御クロックφ１及びφ２の極性が反転し、当該ＭＯＳ容量は電圧バッファ回路３５の側に接続される。当該接続がされると、当該ＭＯＳ容量は電圧バッファ回路３５の出力端の電位にリセットされてしまう。この結果、スイッチトキャパシタ回路３２が正常に動作しなくなり、ループフィルタ３０が誤動作を起こしてしまうおそれがあるからである。なお、以下、チャージ電流Ｉｐ１及びＩｐ２の大きさは等しいものとして説明する。
上記の問題を解決するためには、制御クロックφ１又はφ２の少なくとも１クロックの期間、チャージ電流Ｉｐによって充放電された電荷を保持する必要がある。そのために、スイッチトキャパシタ回路を３相クロック制御にすることを考える。図６は、図５に示したループフィルタにおけるスイッチトキャパシタ回路を３相クロック制御に変更したループフィルタの回路構成を示す。当該スイッチトキャパシタ回路３２Ａにおいて、容量素子３２１、３２２及び３２３のうちＭＯＳ容量３３に接続されたいずれか一つは、他の二つの接続状態が切り替わるときでも、ＭＯＳ容量３３との接続状態を維持する。これにより、当該容量素子がバッファ電位にリセットされることはなくなり、スイッチトキャパシタ回路３２Ａの正常動作が保証される。なお、当該ループフィルタについては後ほど詳細に説明する。
スイッチトキャパシタ回路３２Ａにおいて、容量素子３２１、３２２及び３２３のいずれか二つの接続状態が切り替わるとき、残りの一つとＭＯＳ容量３３との接続状態が維持されるということは、すなわち、ＭＯＳ容量３３と容量値ＣＲの容量素子とが恒常的に並列接続された状態にあることに等しい。したがって、ＭＯＳ容量３３の容量値をスイッチトキャパシタ回路３２Ａにおける各容量素子３２１、３２２及び３２３の容量値ＣＲだけ増やすことによって、３相クロック制御のスイッチトキャパシタ回路３２Ａに代えて２相クロック制御のスイッチトキャパシタ回路を用いることができる。すなわち、図５に示したスイッチトキャパシタ回路３２に変更することができる。図７は、図６に示したループフィルタにおけるスイッチトキャパシタ回路を２相クロック制御に変更したループフィルタの回路構成を示す。当該ループフィルタと図５に示したループフィルタとの異なる点は、図５に示したループフィルタにおけるＭＯＳ容量３３の容量値がＣ３であるのに対して、当該ループフィルタにおけるＭＯＳ容量３３の容量値はＣ３＋ＣＲである点である。
一般に、電圧バッファ回路は電源に接続されているため、当該電源を介してループフィルタにノイズが伝わるおそれがある。また、電圧バッファ回路は、それ自体が電力を消費する。このため、電圧バッファ回路３５は省略するのが望ましい。そこで、図７に示したループフィルタから電圧バッファ回路３５を取り除くことを考える。図８は、図７に示したループフィルタにおける電圧バッファ回路を省略したループフィルタの回路構成を示す。図７に示したループフィルタから電圧バッファ回路３５を取り除く場合、ＭＯＳ容量３１はチャージ電流Ｉｐ１及びＩｐ２の合成電流によって充放電されるため、充放電のスピードが２倍になってしまう。したがって、ＭＯＳ容量３１の容量値を２倍、すなわち、２Ｃにして、電圧バッファ回路３５が設けられている場合と同等の充放電スピードとなるようにする。
さらに、チャージ電流入力を１系統にすることを考える。図９は、図８に示したループフィルタを１系統のチャージ電流入力に変更したループフィルタの回路構成を示す。図８に示したループフィルタにおいて、ＭＯＳ容量３１は、チャージ電流Ｉｐ１及びＩｐ２の合成電流によって充放電が行われるため、チャージ電流入力を１系統にするには、当該チャージ電流の電流値を当該合成電流に相当する電流値（ここでは、チャージ電流Ｉｐ２の２倍に相当する２Ｉｐ２）にすればよい。これに伴い、スイッチトキャパシタ回路３２における各容量素子３２１及び３２２の容量値並びにＭＯＳ容量３３の容量値もそれぞれ２倍にする。
図９に示したループフィルタは、図４に示した本実施形態に係るループフィルタ３０における各容量素子の容量値及びチャージ電流値をそれぞれ２倍にした回路構成となっており、ループフィルタ３０と実質的に同等の回路構成となっている。すなわち、本実施形態に係るループフィルタ３０は、先願発明に係るループフィルタの回路構成を変換して得られるものであり、一般的な能動型２次ループフィルタと同等のフィルタ特性を有する。
以上、本実施形態によると、ループフィルタが、抵抗素子及び電圧バッファ回路を用いることなくすべてＭＯＳ容量で構成されるため、ノイズの低減及び消費電力の削減を図りながら、回路規模が縮小化される。また、チャージ電流Ｉｐを比較的小さく設定することによって、チャージポンプ回路２０の回路規模が縮小化される。結果として、ＰＬＬ全体としての回路規模が大幅に縮小化される。
なお、制御クロックφ１、／φ１、φ２及び／φ２は、位相比較器１０におけるリセットパルスに基づいて生成するようにしてもよい。図１０は、位相比較器１０からのリセットパルスＲＳＴに基づいて各制御クロックを生成する制御クロック生成回路６０´の回路構成を示す。また、図１１は、制御クロック生成回路６０´のタイミングチャートである。リセットパルスＲＳＴは、Ｄフリップフロップ１１及び１２及びＮＡＮＤゲート１３からなる位相比較器１０におけるＮＡＮＤゲート１３から出力される。すなわち、リセットパルスＲＳＴは、信号ＵＰ又はＤＮが出力された後に出力される、ごく短いオンデューティのパルスである。制御クロック生成回路６０´は、入力クロックＣＫｉｎの反転に代えてリセットパルスＲＳＴを入力し、これに基づいて制御クロックφ１、／φ１、φ２及び／φ２を生成し、出力する。上述したように、リセットパルスＲＳＴは、信号ＵＰ又はＤＮが出力された後に出力されるパルスであるため、信号ＵＰ又はＤＮの出力の最中に各制御クロックの極性が反転することはない。しかし、リセットパルスＲＳＴのパルス幅はごく短いため、Ｄフリップフロップ６２がリセットパルスＲＳＴの入力に反応しなくなるおそれがある。この場合、ループフィルタ３０におけるスイッチトキャパシタ回路３２は正常に動作しない。したがって、制御クロック生成回路６０´よりも制御クロック生成回路６０を用いる方が好ましい。
（第２の実施形態）
図１２は、本発明の第２の実施形態に係るＰＬＬの構成を示す。本実施形態に係るＰＬＬは、位相比較器１０と、チャージポンプ回路２０と、ループフィルタ３０Ａと、電圧制御発振器４０と、分周器５０と、制御クロック生成回路６０Ａとを備えている。このうち、位相比較器１０、チャージポンプ回路２０、電圧制御発振器４０及び分周器５０については、第１の実施形態で説明したとおりであるため、ここでの説明は省略する。以下、ループフィルタ３０Ａ及び制御クロック生成回路６０Ａの構成及び動作について詳細に説明する。
制御クロック生成回路６０Ａは、入力クロックＣＫｉｎに基づいて制御クロックφ１、／φ１、φ２、／φ２、φ３及び／φ３を生成し、ループフィルタ３０Ａにこれら制御クロックを出力する。図１３は、制御クロック生成回路６０Ａの回路構成を示す。また、図１４は、制御クロック生成回路６０Ａのタイミングチャートである。インバータ６１は、入力クロックＣＫｉｎを反転し、クロック／ＣＫｉｎを出力する。Ｄフリップフロップ６２１、６２２、６２３及び６２４は、クロック／ＣＫｉｎの立ち上がり変化に同期して動作する。Ｄフリップフロップ６１２及び６２２の出力は、それぞれ、ＮＯＲゲート６６の入力となる。ＮＯＲゲート６６の出力は、Ｄフリップフロップ６２１のデータ入力である。インバータ６３１及びＮＡＮＤゲート６４１及び６５１からなる回路部分は、Ｄフリップフロップ６２２からの反転出力に基づいて制御クロックφ１及びその反転である制御クロック（反転制御クロック）／φ１を生成する。インバータ６３２及びＮＡＮＤゲート６４２及び６５２からなる回路部分は、Ｄフリップフロップ６２３からの反転出力に基づいて制御クロックφ２及びその反転である制御クロック（反転制御クロック）／φ２を生成する。そして、インバータ６３３及びＮＡＮＤゲート６４３及び６５３からなる回路部分は、Ｄフリップフロップ６２４からの反転出力に基づいて制御クロックφ３及びその反転である制御クロック（反転制御クロック）／φ３を生成する。上記構成の制御クロック生成回路６０Ａから出力される制御クロックφ１、φ２及びφ３の相は互いに異なっている。すなわち、制御クロック生成回路６０Ａは、入力クロックＣＫｉｎに基づいて３相の制御クロックを生成する。
図１５は、ループフィルタ３０Ａの回路構成を示す。ループフィルタ３０Ａは、図６に示したループフィルタから電圧バッファ回路３５を省略し、さらに、チャージ電流入力を１系統に変更したものに他ならない。
スイッチトキャパシタ回路３２Ａは、ＭＯＳ容量３２１、３２２及び３２３と、これらＭＯＳ容量３２１〜３２３のそれぞれと端子Ｔ１及びＴ２のそれぞれとの接続形態を切り替えるスイッチ部３２４Ａとを備えている。スイッチ部３２４Ａは、制御クロックφ１に応じてＭＯＳ容量３２１と端子Ｔ１との接続の有無を切り替えるスイッチＳＷ１１と、制御クロック／φ１に応じてＭＯＳ容量３２１と端子Ｔ２との接続の有無を切り替えるスイッチＳＷ１２と、制御クロックφ２に応じてＭＯＳ容量３２２と端子Ｔ１との接続の有無を切り替えるスイッチＳＷ２１と、制御クロック／φ２に応じてＭＯＳ容量３２２と端子Ｔ２との接続の有無を切り替えるスイッチＳＷ２２と、制御クロックφ３に応じてＭＯＳ容量３２３と端子Ｔ１との接続の有無を切り替えるスイッチＳＷ３１と、制御クロック／φ３に応じてＭＯＳ容量３２３と端子Ｔ２との接続の有無を切り替えるスイッチＳＷ３２とを備えている。
スイッチトキャパシタ回路３２ＡにおけるＭＯＳ容量３２１〜３２３のいずれか二つについて接続先が切り替わるとき、残りの一つはＭＯＳ容量３３に接続されたままである。例えば、制御クロックφ１、／φ１、φ２及び／φ２のそれぞれの極性が反転するとき、制御クロック／φ３の論理レベルは“Ｈ”のままである（図１４参照）。すなわち、ＭＯＳ容量３２１及び３２２の接続先が切り替わるとき、ＭＯＳ容量３２３は引き続きＭＯＳ容量３３に並列に接続された状態である。したがって、ＭＯＳ容量３２３に充放電された電荷がリセットされることはなく、スイッチトキャパシタ回路３２Ａの正常動作が保証される。
以上、本実施形態によると、ループフィルタが、抵抗素子及び電圧バッファ回路を用いることなくすべてＭＯＳ容量で構成されるため、ノイズの低減及び消費電力の削減を図りながら、回路規模が縮小化される。また、チャージ電流Ｉｐを比較的小さく設定することによって、チャージポンプ回路２０の回路規模が縮小化される。結果として、ＰＬＬ全体としての回路規模が大幅に縮小化される。
なお、スイッチトキャパシタ回路３２Ａに代えて、４相以上のクロック制御によるスイッチトキャパシタ回路を設けてもよい。この場合、当該スイッチトキャパシタ回路におけるいずれか一つのＭＯＳ容量とＭＯＳ容量３３との接続を維持しながら、当該スイッチトキャパシタ回路における他のＭＯＳ容量の接続先が切り替わるように、これらＭＯＳ容量の接続形態を制御すればよい。
また、図１及び図１２のそれぞれに示したＰＬＬにおいて、電圧制御発振器４０に代えて出力クロック生成回路としての電圧制御遅延回路（ＶＣＤ）を設け、分周器５０を省略して当該電圧制御遅延回路が出力する出力クロックＣＫｏｕｔを、直接、位相比較器１０にフィードバックすることで、遅延ロックループ回路（ＤＬＬ）が構成される。
本発明に係るスイッチトキャパシタフィルタは、従来のフィルタと同等のフィルタ特性を有しつつ回路規模が小型化されているため、多数のＰＬＬを備えたマイクロプロセッサにおける当該ＰＬＬのループフィルタとして、また、回路規模が限定される半導体集積回路、例えば、あまり大きな容量素子を実装することが困難なＩＣカードなどにおけるＰＬＬのループフィルタとして有用である。
本発明は、スイッチトキャパシタフィルタに関し、特に、位相同期回路や遅延ロックループ回路などのフィードバックシステムにおけるループフィルタとして好適なスイッチトキャパシタフィルタの技術に関する。
今日、システムＬＳＩに搭載される機能はますます増えつつあり、システムＬＳＩの回路規模は増大する傾向にある。このため、システムＬＳＩの回路規模縮小は普遍的な問題となっている。
システムＬＳＩには必ずと言ってよいほど位相同期回路（以下、「ＰＬＬ」と称する）が搭載されている。ＰＬＬには、応答時間の最大値を入力クロックの周波数のおよそ１０分の１以上に大きくすることができないという制約がある。このため、ＰＬＬを構成するループフィルタのＣＲ積を比較的大きく設定する必要がある。比較的大きなＣＲ積を実現するためには、ループフィルタを構成する容量素子の容量値を大きく設定するのが一般的である。したがって、ＰＬＬの構成要素の中でもループフィルタはＰＬＬの回路面積の大部分を占めることとなる。そして、ＰＬＬにおいて入力クロックの周波数が低くなればなるほど応答時間は長くなるため、ループフィルタを構成する容量素子の容量値をさらに大きく設定する必要がある。その結果、ＰＬＬの回路規模はますます大きくなってしまう。このような問題を解決するためにも、ループフィルタの回路規模縮小が求められるところである。
ＰＬＬに用いられるループフィルタの回路規模を縮小する技術として、本願筆頭発明者らによる特願２００３―１８５５７３号明細書に開示された技術が挙げられる。図１６は、同明細書に開示された発明（以下、「先願発明」と称する）に係るループフィルタの回路構成を示す。当該ループフィルタは、入力端ＩＮ１に接続された容量素子３１０（容量値Ｃ）と、入力端ＩＮ２に接続された抵抗素子３２０（抵抗値Ｒ）及び容量素子３３０（容量値Ｃ３）と、容量素子３１０と抵抗素子３２０との間に設けられた電圧バッファ回路３５０とを備えている。入力端ＩＮ１及びＩＮ２には、それぞれ、２系統のチャージポンプ回路から充放電電流（チャージ電流）Ｉｐ１及びＩｐ２が与えられる。そして、当該ループフィルタは、抵抗素子３２０及び容量素子３３０の接続箇所に生じる電圧Ｖｏｕｔを出力する。当該ループフィルタにおいて、抵抗素子３２０に与える電流に対して容量素子３１０に与える電流を小さく設定することによって、抵抗素子３２０の抵抗値を増大させることなく容量素子３１０の容量値のみを低減して、従来のループフィルタと同等のＣＲ積、すなわち、従来と同等のフィルタ特性が実現される。また、容量素子３１０及び３３０のそれぞれには十分な電圧が印加されるため、これら容量素子をＭＯＳ容量で実現可能となる。これらにより、容量素子３１０及び３３０が小型化され、ループフィルタ全体としての回路規模が縮小される。
当該ループフィルタにおいては、抵抗素子３２０に十分な大きさの電圧が生じるようにする必要がある。このため、抵抗素子３２０に流れる電流値を比較的大きく設定するか、又は、抵抗素子３２０の抵抗値を比較的大きく設定する必要がある。しかし、いずれの場合も、抵抗素子３２０による消費電力が比較的大きくなってしまうため好ましくない。特に、抵抗素子３２０はノイズ発生の原因となるため、その抵抗値を大きくすることは避けることが好ましい。
一方、ループフィルタにおける抵抗素子に起因するノイズを低減するために、抵抗素子に代えてスイッチトキャパシタ回路を備えたループフィルタが公知となっている（例えば、特許文献１参照）。図１７は、スイッチトキャパシタ回路を備えた従来のループフィルタの回路構成を示す。当該ループフィルタは、入力端ＩＮに接続された容量素子３１０（容量値Ｃ）及び３３０（容量値Ｃ３）と、容量素子３１０に接続されたスイッチトキャパシタ回路３２０Ａとを備え、容量素子３１０及び３３０の接続箇所に生じる電圧Ｖｏｕｔを出力する。スイッチトキャパシタ回路３２０Ａは、容量素子３４０（容量値ＣＲ）と、容量素子３４０の接続先を切り替えるスイッチＱ１及びＱ２とを備えている。スイッチトキャパシタ回路３２０Ａは、実質的に抵抗値Ｒを呈する。このような構成によって、ループフィルタから抵抗素子を省略して、抵抗素子に起因するノイズが低減される。
米国特許第６４２０９１７号明細書（第６−７頁、第４図）
上述したように、先願発明に係るループフィルタについては、回路規模が縮小される反面、消費電力が比較的大きいという問題がある。また、容量素子３１０をＭＯＳ容量で実現するには、電圧バッファ回路３５０が必要となる。しかし、電圧バッファ回路３５０もまたノイズ発生の原因となる。このため、電圧バッファ回路３５０を省略することが好ましい。
一方、スイッチトキャパシタ回路を備えた従来のループフィルタについては、抵抗素子及び電圧バッファ回路を備えていないため、これらに起因するノイズはあまり問題とはならない。しかし、容量素子３１０は従来と同様に比較的大きいままであり、回路規模の縮小は困難である。また、スイッチＱ１がオンとなるとき、容量素子３４０は容量素子３１０と直列に接続されるため、容量素子３４０に十分な電圧を印加することが困難である。したがって、容量素子３４０をＭＯＳ容量で実現することは困難である。ＭＯＳ容量を構成するＭＯＳトランジスタには、当該ＭＯＳトランジスタの閾値以上の電圧が印加される必要があるからである。
上記問題に鑑み、本発明は、スイッチトキャパシタ回路を備えたスイッチトキャパシタフィルタの回路規模の縮小を課題とする。特に、電圧バッファ回路を設けることなく、すべての容量素子をＭＯＳ容量で実現したスイッチトキャパシタフィルタの提供を課題とする。
上記課題を解決するために本発明が講じた手段は、電流信号を入力し、電圧信号を出力するスイッチトキャパシタフィルタであって、前記電流信号の入力端と基準電圧との間に設けられた第１の容量素子と、前記入力端と前記第１の容量素子との間に設けられたスイッチトキャパシタ回路と、前記第１の容量素子及び前記スイッチトキャパシタ回路に並列に設けられた第２の容量素子とを備えたものとする。
これによると、スイッチトキャパシタ回路が抵抗素子として機能することにより、当該スイッチトキャパシタフィルタは２次の受動型ローパスフィルタとして動作する。通常、スイッチトキャパシタ回路は一また複数の容量素子で構成される。したがって、当該スイッチトキャパシタフィルタはすべて容量素子で構成されることとなる。ここで、スイッチトキャパシタ回路は入力端と第１の容量素子との間に設けられているため、当該スイッチトキャパシタ回路における容量素子が入力端側に接続される場合、当該容量素子には十分な大きさの電圧が印加される。したがって、当該容量素子の静電容量を小型化することができる。その結果、当該スイッチトキャパシタフィルタ全体としての回路規模が縮小される。
具体的には、前記スイッチトキャパシタ回路は、第１及び第２の端子と、一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する第３及び第４の容量素子と、前記第３及び第４の容量素子のそれぞれの他端と前記第１及び第２の端子のそれぞれとの接続形態を切り替えるスイッチ部とを有するものとする。また、前記スイッチ部は、前記第３の容量素子の他端を前記第１の端子に接続するとき、前記第４の容量素子の他端を前記第２の端子に接続する一方、前記第３の容量素子の他端を前記第２の端子に接続するとき、前記第４の容量素子の他端を前記第１の端子に接続するものとする。そして、前記第２の容量素子の静電容量は、前記第３及び第４の容量素子のそれぞれの静電容量よりも大きいものとする。
このように、第２の容量素子の静電容量を、スイッチトキャパシタ回路における第３及び第４の容量素子の静電容量よりも大きく設定することによって、当該スイッチトキャパシタフィルタは、一般的な２次受動型ローパスフィルタと同等のフィルタ特性を有するようになる。
好ましくは、前記第１から第４の容量素子は、いずれもＭＯＳ容量であるとする。
また、具体的には、前記スイッチトキャパシタ回路は、前記第１の容量素子の側に設けられた第１の端子と、前記入力端の側に設けられた第２の端子と、一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する少なくとも三つの複数の容量素子と、前記複数の容量素子のそれぞれの他端と前記第１及び第２の端子のそれぞれとの接続形態を切り替えるスイッチ部とを有するものとする。また、前記スイッチ部は、前記複数の容量素子のいずれか一つの他端と前記第２の端子との接続を維持しながら、前記複数の容量素子の他の二つについて、いずれか一方の他端を前記第１の端子に接続するとき、他方の他端を前記第２の端子に接続するものとする。
好ましくは、前記第１及び第２の容量素子並びに前記複数の容量素子は、いずれもＭＯＳ容量であるとする。
また、本発明が講じた手段は、入力クロックに基づいて生成した出力クロックを帰還させ、当該出力クロックを所定の特性にするフィードバックシステムであって、前記入力クロックと帰還されたクロックとの位相差に基づいて、チャージ電流を生成するチャージポンプ回路と、前記チャージ電流を入力とするループフィルタと、前記ループフィルタからの出力信号に基づいて、前記出力クロックを生成する出力クロック生成回路とを備え、前記ループフィルタは、前記チャージ電流の入力端と基準電圧との間に設けられた第１の容量素子と、前記入力端と前記第１の容量素子との間に設けられたスイッチトキャパシタ回路と、前記第１の容量素子及び前記スイッチトキャパシタ回路に並列に設けられた第２の容量素子とを有するものとする。
これによると、スイッチトキャパシタ回路が抵抗素子として機能することにより、当該ループフィルタは２次の受動型ローパスフィルタとして動作する。通常、スイッチトキャパシタ回路は一また複数の容量素子で構成される。したがって、当該ループフィルタはすべて容量素子で構成されることとなる。ここで、スイッチトキャパシタ回路はチャージ電流の入力端と第１の容量素子との間に設けられているため、当該スイッチトキャパシタ回路における容量素子が入力端側に接続される場合、当該容量素子には十分な大きさの電圧が印加される。したがって、当該容量素子の静電容量を小型化することができる。その結果、当該ループフィルタ全体としての、さらには、フィードバックシステム全体としての回路規模が縮小される。
具体的には、前記スイッチトキャパシタ回路は、第１及び第２の端子と、一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する第３及び第４の容量素子と、前記第３及び第４の容量素子のそれぞれの他端と前記第１及び第２の端子のそれぞれとの接続形態を切り替えるスイッチ部とを有するものとする。また、前記スイッチ部は、前記第３の容量素子の他端を前記第１の端子に接続するとき、前記第４の容量素子の他端を前記第２の端子に接続する一方、前記第３の容量素子の他端を前記第２の端子に接続するとき、前記第４の容量素子の他端を前記第１の端子に接続するものとする。そして、前記第２の容量素子の静電容量は、前記第３及び第４の容量素子のそれぞれの静電容量よりも大きいものとする。
さらに具体的には、上記フィードバックシステムは、前記入力クロックの立ち下がり変化に基づいて、互いに逆相の関係にある第１及び第２の制御クロック、並びに当該第１及び第２の制御クロックのそれぞれの反転に相当する第３及び第４の制御クロックを生成する制御クロック生成回路を備えたものとする。そして、前記スイッチ部は、前記第１の制御クロックに応じて、前記第３の容量素子の他端と前記第１の端子との接続の有無を切り替えるスイッチと、前記第２の制御クロックに応じて、前記第４の容量素子の他端と前記第１の端子との接続の有無を切り替えるスイッチと、前記第３の制御クロックに応じて、前記第３の容量素子の他端と前記第２の端子との接続の有無を切り替えるスイッチと、前記第４の制御クロックに応じて、前記第４の容量素子の他端と前記第２の端子との接続の有無を切り替えるスイッチとを有するものとする。
このように、第２の容量素子の静電容量を、スイッチトキャパシタ回路における第３及び第４の容量素子の静電容量よりも大きく設定することによって、当該ループフィルタは、一般的な２次受動型ローパスフィルタと同等のフィルタ特性を有するようになる。
好ましくは、前記第１から第４の容量素子は、いずれもＭＯＳ容量であるとする。
また、具体的には、前記スイッチトキャパシタ回路は、前記第１の容量素子の側に設けられた第１の端子と、前記入力端の側に設けられた第２の端子と、一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する少なくとも三つの複数の容量素子と、前記複数の容量素子のそれぞれの他端と前記第１及び第２の端子のそれぞれとの接続形態を切り替えるスイッチ部とを有するものとする。そして、前記スイッチ部は、前記複数の容量素子のいずれか一つの他端と前記第２の端子との接続を維持しながら、前記複数の容量素子の他の二つについて、いずれか一方の他端を前記第１の端子に接続するとき、他方の他端を前記第２の端子に接続するものとする。
さらに具体的には、上記フィードバックシステムは、前記入力クロックの立ち下がり変化に基づいて、前記複数の容量素子の個数に相当する互いに相が異なる複数の制御クロック、及び当該複数の制御クロックのそれぞれの反転に相当する複数の反転制御クロックを生成する制御クロック生成回路を備えたものとする。そして、前記スイッチ部は、前記複数の容量素子のそれぞれに対応して設けられ、当該容量素子に対応する前記制御クロックに応じて、当該容量素子の他端と前記第１の端子との接続の有無を切り替える複数のスイッチと、前記複数の容量素子のそれぞれに対応して設けられ、当該容量素子に対応する前記反転制御クロックに応じて、当該容量素子の他端と前記第２の端子との接続の有無を切り替える複数のスイッチとを有するものとする。
好ましくは、前記第１及び第２の容量素子並びに前記複数の容量素子は、いずれもＭＯＳ容量であるとする。
以上説明したように、本発明によると、従来と同等のフィルタ特性を有しつつ、回路規模がより縮小されたスイッチトキャパシタフィルタが得られる。また、当該スイッチトキャパシタフィルタは、抵抗素子及び電圧バッファ回路を含まず、すべて容量素子で構成されるため、入力電流を小さくすることで当該容量素子がすべて小型化され、回路全体としての規模が小型化される。さらに、当該スイッチトキャパシタをフィードバックシステムのループフィルタとして用いる場合、当該ループフィルタの入力電流であるチャージ電流を小さくすることによって、チャージポンプ回路を小型化することができる。結果として、フィードバックシステム全体としての回路規模が大幅に縮小される。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＰＬＬの構成を示す。本実施形態に係るＰＬＬは、位相比較器１０と、チャージポンプ回路２０と、ループフィルタ（ＬＰＦ）３０と、出力クロック生成回路としての電圧制御発振器（ＶＣＯ）４０と、分周器５０と、制御クロック生成回路６０とを備えている。位相比較器１０は、ＰＬＬに与えられる入力クロックＣＫｉｎと帰還クロックＣＫｄｉｖとの位相を比較し、この位相差に応じたアップ信号ＵＰ及びダウン信号ＤＮを出力する。チャージポンプ回路２０は、アップ信号ＵＰ及びダウン信号ＤＮに基づいて、チャージ電流Ｉｐを出力（吐き出し又は吸い込み）する。電圧制御発振器４０は、ループフィルタ３０から出力された電圧Ｖｏｕｔに基づいて、ＰＬＬの出力クロックＣＫｏｕｔの周波数を変化させる。分周器５０は、出力クロックＣＫｏｕｔをＮ（Ｎは自然数）分周し、帰還クロックＣＫｄｉｖとして位相比較器１０にフィードバックする。以上の動作を繰り返すうちに、出力クロックＣＫｏｕｔは次第に所定の周波数に収束し、ロックされる。以下、ループフィルタ３０及び制御クロック生成回路６０の構成及び動作について詳細に説明する。
制御クロック生成回路６０は、入力クロックＣＫｉｎに基づいて制御クロックφ１、／φ１、φ２及び／φ２を生成し、ループフィルタ３０にこれら制御クロックを出力する。図２は、制御クロック生成回路６０の回路構成を示す。また、図３は、制御クロック生成回路６０のタイミングチャートである。インバータ６１は、入力クロックＣＫｉｎを反転し、クロック／ＣＫｉｎを出力する。Ｄフリップフロップ６２は、クロック／ＣＫｉｎの立ち上がり変化に同期して極性が反転するクロックＣＫｏｒｇ及びその反転であるクロック／ＣＫｏｒｇを出力する。インバータ６３１及びＮＡＮＤゲート６４１及び６５１からなる回路部分は、クロック／ＣＫｏｒｇに基づいて制御クロックφ１及びその反転である制御クロック／φ１を生成する。インバータ６３２及びＮＡＮＤゲート６４２及び６５２からなる回路部分は、クロックＣＫｏｒｇに基づいて制御クロックφ２及びその反転である制御クロック／φ２を生成する。すなわち、制御クロック生成回路６０は、入力クロックＣＫｉｎの立ち下がり変化に応じて極性が反転する制御クロックφ１、／φ１、φ２及び／φ２を出力する。
ループフィルタ３０は、チャージ電流Ｉｐを受け、当該チャージ電流Ｉｐに起因して生じた電圧を平滑化し、電圧Ｖｏｕｔとして出力する。図４は、ループフィルタ３０の回路構成を示す。ループフィルタ３０は、ＭＯＳ容量３１と、スイッチトキャパシタ回路３２と、ＭＯＳ容量３３とを備えている。ＭＯＳ容量３１の一端は基準電圧としてのグランドに接続され、他端はスイッチトキャパシタ回路３２の端子Ｔ１に接続されている。ＭＯＳ容量３３の一端は基準電圧としてのグランドに接続され、他端はチャージ電流Ｉｐの入力端及びスイッチトキャパシタ回路３２の端子Ｔ２に接続されている。ループフィルタ３０は、スイッチトキャパシタ回路３２とＭＯＳ容量３３との接続箇所に生じた電圧Ｖｏｕｔを出力する。
スイッチトキャパシタ回路３２は、ＭＯＳ容量３２１及び３２２と、ＭＯＳ容量３２１及び３２２のそれぞれと端子Ｔ１及びＴ２のそれぞれとの接続形態を切り替えるスイッチ部３２４とを備えた、いわゆるＰ．Ｓ．型（Parasitic Sensitive:寄生容量有感型）と呼ばれるものである。スイッチ部３２４は、制御クロックφ１に応じてＭＯＳ容量３２１と端子Ｔ１との接続の有無を切り替えるスイッチＳＷ１１と、制御クロック／φ１に応じてＭＯＳ容量３２１と端子Ｔ２との接続の有無を切り替えるスイッチＳＷ１２と、制御クロックφ２に応じてＭＯＳ容量３２２と端子Ｔ１との接続の有無を切り替えるスイッチＳＷ２１と、制御クロック／φ２に応じてＭＯＳ容量３２２と端子Ｔ２との接続の有無を切り替えるスイッチＳＷ２２とを備えている。なお、制御クロックφ１、／φ１、φ２及び／φ２は、制御クロック生成回路６０から与えられる。
ＭＯＳ容量３１の容量値はＣである。これは、先願発明に係るループフィルタ（図１６参照）における容量素子３１０と同等の容量値である。ＭＯＳ容量３２１及び３２２の容量値はいずれもＣＲである。また、スイッチトキャパシタ回路３２が呈する抵抗値はＲである。これは、先願発明に係るループフィルタにおける抵抗素子３２０と同等の抵抗値である。ここで、スイッチトキャパシタ回路３２における各スイッチＳＷ１１、ＳＷ１２、ＳＷ２１及びＳＷ２２の動作周波数をｆｃｌｋとすると、Ｒ＝１／（ｆｃｌｋＣＲ）という関係式が成り立つ。すなわち、スイッチトキャパシタ回路３２が呈する抵抗値をより大きくするには、ＭＯＳ容量３２１及び３２２の容量値をより小さくすればよい。ループフィルタ３０に与えられるチャージ電流Ｉｐを小さくする場合、スイッチトキャパシタ回路３２が呈する抵抗値を大きくしなければならないことは既に説明した通りであるが、当該抵抗値を大きくするには、ＭＯＳ容量３２１及び３２２を小さくすればよい。すなわち、チャージ電流Ｉｐを小さくすることで、ＭＯＳ容量３２１及び３２２の小型化が可能となる。また、チャージ電流Ｉｐが小さくなることによって、ＭＯＳ容量３１及び３３もまた小型化される。結果として、ループフィルタ３０全体としての回路規模が小さくなる。
一方、ＭＯＳ容量３３の容量値はＣＸである。これは、各ＭＯＳ容量３２１及び３２２の容量値ＣＲと先願発明に係るループフィルタにおける容量素子３３０の容量値Ｃ３との合計に相当する。なお、容量値Ｃ３については、大きくともＭＯＳ容量３１の容量値Ｃの１／５〜１／６程度にすると最も安定した応答が得られる。この詳細については、例えば、文献：F.M.GARDNER, "CHARGE-PUMP PHASE-LOCKEDLOOPS", IEEE TRANS., VOL. COM-28, PP.1849-1858, NOV.1980に記載されている。
ところで、図１に示したＰＬＬにおける位相比較記１０から出力される信号のうち例えば信号ＵＰは、入力クロックＣＫｉｎの位相が出力クロックＣＫｏｕｔの位相よりも進んでいる場合、入力クロックＣＫｉｎが立ち上がり変化をしてから出力クロックＣＫｏｕｔが立ち上がり変化をするまでの間、所定の論理レベル、例えば“Ｈ”となる（図３参照）。信号ＵＰが“Ｈ”となっている間、チャージポンプ回路２０からループフィルタ３０にチャージ電流Ｉｐが出力される。チャージ電流Ｉｐを受けている間は、スイッチ部３２４の動作状態は変化してはならない。もし変化してしまうと、スイッチトキャパシタ回路３２におけるＭＯＳ容量３２１及び３２２への電荷の充放電が途切れてしまい、ループフィルタ３０が正常に動作しなくなるおそれがあるからである。本実施形態に係る制御クロック生成回路６０によって生成される制御クロックφ１、／φ１、φ２及び／φ２は、入力クロックＣＫｉｎの立ち下がり変化から次の立ち下がり変化までの間、極性が反転することはないため、ＭＯＳ容量３２１及び３２２への電荷の充放電が途切れてしまうことはない。信号ＵＰ及びＤＮの出力は、いずれも、入力クロックＣＫｉｎの連続する立ち下がり変化の間に必ず終了するからである。したがって、制御クロック生成回路６０によって生成された各制御クロックに基づいてスイッチトキャパシタ回路３２の動作を制御することにより、ループフィルタ３０の正常動作が保証される。
次に、ループフィルタ３０が一般的な能動型２次ループフィルタと同等のフィルタ特性を有することを、先願発明に係るループフィルタの回路構成を変換してループフィルタ３０を得るまでの過程を示しながら説明する。図５は、先願発明に係るループフィルタにおける抵抗素子を単純にスイッチトキャパシタ回路に置き換えたループフィルタの回路構成を示す。先願発明に係るループフィルタにおける抵抗素子を単純に２相クロック制御のスイッチトキャパシタ回路３２に置き換えただけの当該ループフィルタは正常に動作しない。これは次の理由による。すなわち、チャージ電流Ｉｐ２の入力側に接続されたＭＯＳ容量３２１及び３２２のいずれか一方について、チャージ電流Ｉｐによる充放電が終了した後、制御クロックφ１及びφ２の極性が反転し、当該ＭＯＳ容量は電圧バッファ回路３５の側に接続される。当該接続がされると、当該ＭＯＳ容量は電圧バッファ回路３５の出力端の電位にリセットされてしまう。この結果、スイッチトキャパシタ回路３２が正常に動作しなくなり、ループフィルタ３０が誤動作を起こしてしまうおそれがあるからである。なお、以下、チャージ電流Ｉｐ１及びＩｐ２の大きさは等しいものとして説明する。
上記の問題を解決するためには、制御クロックφ１又はφ２の少なくとも１クロックの期間、チャージ電流Ｉｐによって充放電された電荷を保持する必要がある。そのために、スイッチトキャパシタ回路を３相クロック制御にすることを考える。図６は、図５に示したループフィルタにおけるスイッチトキャパシタ回路を３相クロック制御に変更したループフィルタの回路構成を示す。当該スイッチトキャパシタ回路３２Ａにおいて、容量素子３２１、３２２及び３２３のうちＭＯＳ容量３３に接続されたいずれか一つは、他の二つの接続状態が切り替わるときでも、ＭＯＳ容量３３との接続状態を維持する。これにより、当該容量素子がバッファ電位にリセットされることはなくなり、スイッチトキャパシタ回路３２Ａの正常動作が保証される。なお、当該ループフィルタについては後ほど詳細に説明する。
スイッチトキャパシタ回路３２Ａにおいて、容量素子３２１、３２２及び３２３のいずれか二つの接続状態が切り替わるとき、残りの一つとＭＯＳ容量３３との接続状態が維持されるということは、すなわち、ＭＯＳ容量３３と容量値ＣＲの容量素子とが恒常的に並列接続された状態にあることに等しい。したがって、ＭＯＳ容量３３の容量値をスイッチトキャパシタ回路３２Ａにおける各容量素子３２１、３２２及び３２３の容量値ＣＲだけ増やすことによって、３相クロック制御のスイッチトキャパシタ回路３２Ａに代えて２相クロック制御のスイッチトキャパシタ回路を用いることができる。すなわち、図５に示したスイッチトキャパシタ回路３２に変更することができる。図７は、図６に示したループフィルタにおけるスイッチトキャパシタ回路を２相クロック制御に変更したループフィルタの回路構成を示す。当該ループフィルタと図５に示したループフィルタとの異なる点は、図５に示したループフィルタにおけるＭＯＳ容量３３の容量値がＣ３であるのに対して、当該ループフィルタにおけるＭＯＳ容量３３の容量値はＣ３＋ＣＲである点である。
一般に、電圧バッファ回路は電源に接続されているため、当該電源を介してループフィルタにノイズが伝わるおそれがある。また、電圧バッファ回路は、それ自体が電力を消費する。このため、電圧バッファ回路３５は省略するのが望ましい。そこで、図７に示したループフィルタから電圧バッファ回路３５を取り除くことを考える。図８は、図７に示したループフィルタにおける電圧バッファ回路を省略したループフィルタの回路構成を示す。図７に示したループフィルタから電圧バッファ回路３５を取り除く場合、ＭＯＳ容量３１はチャージ電流Ｉｐ１及びＩｐ２の合成電流によって充放電されるため、充放電のスピードが２倍になってしまう。したがって、ＭＯＳ容量３１の容量値を２倍、すなわち、２Ｃにして、電圧バッファ回路３５が設けられている場合と同等の充放電スピードとなるようにする。
さらに、チャージ電流入力を１系統にすることを考える。図９は、図８に示したループフィルタを１系統のチャージ電流入力に変更したループフィルタの回路構成を示す。図８に示したループフィルタにおいて、ＭＯＳ容量３１は、チャージ電流Ｉｐ１及びＩｐ２の合成電流によって充放電が行われるため、チャージ電流入力を１系統にするには、当該チャージ電流の電流値を当該合成電流に相当する電流値（ここでは、チャージ電流Ｉｐ２の２倍に相当する２Ｉｐ２）にすればよい。これに伴い、スイッチトキャパシタ回路３２における各容量素子３２１及び３２２の容量値並びにＭＯＳ容量３３の容量値もそれぞれ２倍にする。
図９に示したループフィルタは、図４に示した本実施形態に係るループフィルタ３０における各容量素子の容量値及びチャージ電流値をそれぞれ２倍にした回路構成となっており、ループフィルタ３０と実質的に同等の回路構成となっている。すなわち、本実施形態に係るループフィルタ３０は、先願発明に係るループフィルタの回路構成を変換して得られるものであり、一般的な能動型２次ループフィルタと同等のフィルタ特性を有する。
以上、本実施形態によると、ループフィルタが、抵抗素子及び電圧バッファ回路を用いることなくすべてＭＯＳ容量で構成されるため、ノイズの低減及び消費電力の削減を図りながら、回路規模が縮小化される。また、チャージ電流Ｉｐを比較的小さく設定することによって、チャージポンプ回路２０の回路規模が縮小化される。結果として、ＰＬＬ全体としての回路規模が大幅に縮小化される。
なお、制御クロックφ１、／φ１、φ２及び／φ２は、位相比較器１０におけるリセットパルスに基づいて生成するようにしてもよい。図１０は、位相比較器１０からのリセットパルスＲＳＴに基づいて各制御クロックを生成する制御クロック生成回路６０´の回路構成を示す。また、図１１は、制御クロック生成回路６０´のタイミングチャートである。リセットパルスＲＳＴは、Ｄフリップフロップ１１及び１２及びＮＡＮＤゲート１３からなる位相比較器１０におけるＮＡＮＤゲート１３から出力される。すなわち、リセットパルスＲＳＴは、信号ＵＰ又はＤＮが出力された後に出力される、ごく短いオンデューティのパルスである。制御クロック生成回路６０´は、入力クロックＣＫｉｎの反転に代えてリセットパルスＲＳＴを入力し、これに基づいて制御クロックφ１、／φ１、φ２及び／φ２を生成し、出力する。上述したように、リセットパルスＲＳＴは、信号ＵＰ又はＤＮが出力された後に出力されるパルスであるため、信号ＵＰ又はＤＮの出力の最中に各制御クロックの極性が反転することはない。しかし、リセットパルスＲＳＴのパルス幅はごく短いため、Ｄフリップフロップ６２がリセットパルスＲＳＴの入力に反応しなくなるおそれがある。この場合、ループフィルタ３０におけるスイッチトキャパシタ回路３２は正常に動作しない。したがって、制御クロック生成回路６０´よりも制御クロック生成回路６０を用いる方が好ましい。
（第２の実施形態）
図１２は、本発明の第２の実施形態に係るＰＬＬの構成を示す。本実施形態に係るＰＬＬは、位相比較器１０と、チャージポンプ回路２０と、ループフィルタ３０Ａと、電圧制御発振器４０と、分周器５０と、制御クロック生成回路６０Ａとを備えている。このうち、位相比較器１０、チャージポンプ回路２０、電圧制御発振器４０及び分周器５０については、第１の実施形態で説明したとおりであるため、ここでの説明は省略する。以下、ループフィルタ３０Ａ及び制御クロック生成回路６０Ａの構成及び動作について詳細に説明する。
制御クロック生成回路６０Ａは、入力クロックＣＫｉｎに基づいて制御クロックφ１、／φ１、φ２、／φ２、φ３及び／φ３を生成し、ループフィルタ３０Ａにこれら制御クロックを出力する。図１３は、制御クロック生成回路６０Ａの回路構成を示す。また、図１４は、制御クロック生成回路６０Ａのタイミングチャートである。インバータ６１は、入力クロックＣＫｉｎを反転し、クロック／ＣＫｉｎを出力する。Ｄフリップフロップ６２１、６２２、６２３及び６２４は、クロック／ＣＫｉｎの立ち上がり変化に同期して動作する。Ｄフリップフロップ６２１及び６２２の出力は、それぞれ、ＮＯＲゲート６６の入力となる。ＮＯＲゲート６６の出力は、Ｄフリップフロップ６２１のデータ入力である。インバータ６３１及びＮＡＮＤゲート６４１及び６５１からなる回路部分は、Ｄフリップフロップ６２２からの反転出力に基づいて制御クロックφ１及びその反転である制御クロック（反転制御クロック）／φ１を生成する。インバータ６３２及びＮＡＮＤゲート６４２及び６５２からなる回路部分は、Ｄフリップフロップ６２３からの反転出力に基づいて制御クロックφ２及びその反転である制御クロック（反転制御クロック）／φ２を生成する。そして、インバータ６３３及びＮＡＮＤゲート６４３及び６５３からなる回路部分は、Ｄフリップフロップ６２４からの反転出力に基づいて制御クロックφ３及びその反転である制御クロック（反転制御クロック）／φ３を生成する。上記構成の制御クロック生成回路６０Ａから出力される制御クロックφ１、φ２及びφ３の相は互いに異なっている。すなわち、制御クロック生成回路６０Ａは、入力クロックＣＫｉｎに基づいて３相の制御クロックを生成する。
図１５は、ループフィルタ３０Ａの回路構成を示す。ループフィルタ３０Ａは、図６に示したループフィルタから電圧バッファ回路３５を省略し、さらに、チャージ電流入力を１系統に変更したものに他ならない。
スイッチトキャパシタ回路３２Ａは、ＭＯＳ容量３２１、３２２及び３２３と、これらＭＯＳ容量３２１〜３２３のそれぞれと端子Ｔ１及びＴ２のそれぞれとの接続形態を切り替えるスイッチ部３２４Ａとを備えている。スイッチ部３２４Ａは、制御クロックφ１に応じてＭＯＳ容量３２１と端子Ｔ１との接続の有無を切り替えるスイッチＳＷ１１と、制御クロック／φ１に応じてＭＯＳ容量３２１と端子Ｔ２との接続の有無を切り替えるスイッチＳＷ１２と、制御クロックφ２に応じてＭＯＳ容量３２２と端子Ｔ１との接続の有無を切り替えるスイッチＳＷ２１と、制御クロック／φ２に応じてＭＯＳ容量３２２と端子Ｔ２との接続の有無を切り替えるスイッチＳＷ２２と、制御クロックφ３に応じてＭＯＳ容量３２３と端子Ｔ１との接続の有無を切り替えるスイッチＳＷ３１と、制御クロック／φ３に応じてＭＯＳ容量３２３と端子Ｔ２との接続の有無を切り替えるスイッチＳＷ３２とを備えている。
スイッチトキャパシタ回路３２ＡにおけるＭＯＳ容量３２１〜３２３のいずれか二つについて接続先が切り替わるとき、残りの一つはＭＯＳ容量３３に接続されたままである。例えば、制御クロックφ１、／φ１、φ２及び／φ２のそれぞれの極性が反転するとき、制御クロック／φ３の論理レベルは“Ｈ”のままである（図１４参照）。すなわち、ＭＯＳ容量３２１及び３２２の接続先が切り替わるとき、ＭＯＳ容量３２３は引き続きＭＯＳ容量３３に並列に接続された状態である。したがって、ＭＯＳ容量３２３に充放電された電荷がリセットされることはなく、スイッチトキャパシタ回路３２Ａの正常動作が保証される。
以上、本実施形態によると、ループフィルタが、抵抗素子及び電圧バッファ回路を用いることなくすべてＭＯＳ容量で構成されるため、ノイズの低減及び消費電力の削減を図りながら、回路規模が縮小化される。また、チャージ電流Ｉｐを比較的小さく設定することによって、チャージポンプ回路２０の回路規模が縮小化される。結果として、ＰＬＬ全体としての回路規模が大幅に縮小化される。
なお、スイッチトキャパシタ回路３２Ａに代えて、４相以上のクロック制御によるスイッチトキャパシタ回路を設けてもよい。この場合、当該スイッチトキャパシタ回路におけるいずれか一つのＭＯＳ容量とＭＯＳ容量３３との接続を維持しながら、当該スイッチトキャパシタ回路における他のＭＯＳ容量の接続先が切り替わるように、これらＭＯＳ容量の接続形態を制御すればよい。
また、図１及び図１２のそれぞれに示したＰＬＬにおいて、電圧制御発振器４０に代えて出力クロック生成回路としての電圧制御遅延回路（ＶＣＤ）を設け、分周器５０を省略して当該電圧制御遅延回路が出力する出力クロックＣＫｏｕｔを、直接、位相比較器１０にフィードバックすることで、遅延ロックループ回路（ＤＬＬ）が構成される。
本発明に係るスイッチトキャパシタフィルタは、従来のフィルタと同等のフィルタ特性を有しつつ回路規模が小型化されているため、多数のＰＬＬを備えたマイクロプロセッサにおける当該ＰＬＬのループフィルタとして、また、回路規模が限定される半導体集積回路、例えば、あまり大きな容量素子を実装することが困難なＩＣカードなどにおけるＰＬＬのループフィルタとして有用である。
図１は、本発明の第１の実施形態に係る位相同期回路の構成図である。 図２は、図１に示した位相同期回路における制御クロック生成回路の回路構成図である。 図３は、図２に示した制御クロック生成回路のタイミングチャートである。 図４は、図１に示した位相同期回路におけるループフィルタの回路構成図である。 図５は、先願発明に係るループフィルタにおける抵抗素子を単純にスイッチトキャパシタ回路に置き換えたループフィルタの回路構成図である。 図６は、図５に示したループフィルタにおけるスイッチトキャパシタ回路を３相クロック制御に変更したループフィルタの回路構成図である。 図７は、図６に示したループフィルタにおけるスイッチトキャパシタ回路を２相クロック制御に変更したループフィルタの回路構成図である。 図８は、図７に示したループフィルタにおける電圧バッファ回路を省略したループフィルタの回路構成図である。 図９は、図８に示したループフィルタを１系統のチャージ電流入力に変更したループフィルタの回路構成図である。 図１０は、位相比較器からのリセットパルスに基づいて各制御クロックを生成する制御クロック生成回路の回路構成図である。 図１１は、図１０に示した制御クロック生成回路のタイミングチャートである。 図１２は、本発明の第２の実施形態に係る位相同期回路の構成図である。 図１３は、図１２に示した位相同期回路における制御クロック生成回路の回路構成図である。 図１４は、図１３に示した制御クロック生成回路のタイミングチャートである。 図１５は、図１２に示した位相同期回路におけるループフィルタの回路構成図である。 図１６は、本願筆頭発明者らによる先願発明に係るループフィルタの回路構成図である。 図１７は、スイッチトキャパシタ回路を備えた従来のループフィルタの回路構成図である。
符号の説明
３１ ＭＯＳ容量（第１の容量素子）
３２，３２Ａ スイッチトキャパシタ回路
３３ ＭＯＳ容量（第２の容量素子）
３２１ ＭＯＳ容量（第３の容量素子、複数の容量素子のうちの一つ）
３２２ ＭＯＳ容量（第４の容量素子、複数の容量素子のうちの一つ）
３２３ ＭＯＳ容量（複数の容量素子のうちの一つ）
３２４，３２４Ａ スイッチ部
２０ チャージポンプ回路
３０，３０Ａ ループフィルタ
４０ 電圧制御発振器（出力クロック生成回路）
６０，６０´，６０Ａ 制御クロック生成回路
Ｔ１ 端子（第１の端子）
Ｔ２ 端子（第２の端子）
ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２，ＳＷ３１，ＳＷ３２ スイッチ
φ１ 制御クロック（第１の制御クロック、複数の制御クロックのうちの一つ）
φ２ 制御クロック（第２の制御クロック、複数の制御クロックのうちの一つ）
φ３ 制御クロック（複数の制御クロックのうちの一つ）
／φ１ 制御クロック（第３の制御クロック、複数の反転制御クロックのうちの一つ）
／φ２ 制御クロック（第４の制御クロック、複数の反転制御クロックのうちの一つ）
／φ３ 制御クロック（複数の反転制御クロックのうちの一つ）
ＣＫｉｎ 入力クロック
ＣＫｏｕｔ 出力クロック

Claims (12)

  1. 電流信号を入力し、電圧信号を出力するスイッチトキャパシタフィルタであって、
    前記電流信号の入力端と基準電圧との間に設けられた第１の容量素子と、
    前記入力端と前記第１の容量素子との間に設けられたスイッチトキャパシタ回路と、
    前記第１の容量素子及び前記スイッチトキャパシタ回路に並列に設けられた第２の容量素子とを備えた
    ことを特徴とするスイッチトキャパシタフィルタ。
  2. 請求の範囲１に記載のスイッチトキャパシタフィルタにおいて、
    前記スイッチトキャパシタ回路は、
    第１及び第２の端子と、
    一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する第３及び第４の容量素子と、
    前記第３及び第４の容量素子のそれぞれの他端と前記第１及び第２の端子のそれぞれとの接続形態を切り替えるスイッチ部とを有するものであり、
    前記スイッチ部は、前記第３の容量素子の他端を前記第１の端子に接続するとき、前記第４の容量素子の他端を前記第２の端子に接続する一方、前記第３の容量素子の他端を前記第２の端子に接続するとき、前記第４の容量素子の他端を前記第１の端子に接続するものであり、
    前記第２の容量素子の静電容量は、前記第３及び第４の容量素子のそれぞれの静電容量よりも大きい
    ことを特徴とするスイッチトキャパシタフィルタ。
  3. 請求の範囲２に記載のスイッチトキャパシタフィルタにおいて、
    前記第１から第４の容量素子は、いずれもＭＯＳ容量である
    ことを特徴とするスイッチトキャパシタフィルタ。
  4. 請求の範囲１に記載のスイッチトキャパシタフィルタにおいて、
    前記スイッチトキャパシタ回路は、
    前記第１の容量素子の側に設けられた第１の端子と、
    前記入力端の側に設けられた第２の端子と、
    一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する少なくとも三つの複数の容量素子と、
    前記複数の容量素子のそれぞれの他端と前記第１及び第２の端子のそれぞれとの接続形態を切り替えるスイッチ部とを有するものであり、
    前記スイッチ部は、前記複数の容量素子のいずれか一つの他端と前記第２の端子との接続を維持しながら、前記複数の容量素子の他の二つについて、いずれか一方の他端を前記第１の端子に接続するとき、他方の他端を前記第２の端子に接続する
    ことを特徴とするスイッチトキャパシタフィルタ。
  5. 請求の範囲４に記載のスイッチトキャパシタフィルタにおいて、
    前記第１及び第２の容量素子並びに前記複数の容量素子は、いずれもＭＯＳ容量である
    ことを特徴とするスイッチトキャパシタフィルタ。
  6. 入力クロックに基づいて生成した出力クロックを帰還させ、当該出力クロックを所定の特性にするフィードバックシステムであって、
    前記クロックと帰還されたクロックとの位相差に基づいて、チャージ電流を生成するチャージポンプ回路と、
    前記チャージ電流を入力とするループフィルタと、
    前記ループフィルタからの出力信号に基づいて、前記出力クロックを生成する出力クロック生成回路とを備え、
    前記ループフィルタは、
    前記チャージ電流の入力端と基準電圧との間に設けられた第１の容量素子と、
    前記入力端と前記第１の容量素子との間に設けられたスイッチトキャパシタ回路と、
    前記第１の容量素子及び前記スイッチトキャパシタ回路に並列に設けられた第２の容量素子とを有する
    ことを特徴とするフィードバックシステム。
  7. 請求の範囲６に記載のフィードバックシステムにおいて、
    前記スイッチトキャパシタ回路は、
    第１及び第２の端子と、
    一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する第３及び第４の容量素子と、
    前記第３及び第４の容量素子のそれぞれの他端と前記第１及び第２の端子のそれぞれとの接続形態を切り替えるスイッチ部とを有するものであり、
    前記スイッチ部は、前記第３の容量素子の他端を前記第１の端子に接続するとき、前記第４の容量素子の他端を前記第２の端子に接続する一方、前記第３の容量素子の他端を前記第２の端子に接続するとき、前記第４の容量素子の他端を前記第１の端子に接続するものであり、
    前記第２の容量素子の静電容量は、前記第３及び第４の容量素子のそれぞれの静電容量よりも大きい
    ことを特徴とするフィードバックシステム。
  8. 請求の範囲７に記載のフィードバックシステムにおいて、
    前記入力クロックの立ち下がり変化に基づいて、互いに逆相の関係にある第１及び第２の制御クロック、並びに当該第１及び第２の制御クロックのそれぞれの反転に相当する第３及び第４の制御クロックを生成する制御クロック生成回路を備え、
    前記スイッチ部は、
    前記第１の制御クロックに応じて、前記第３の容量素子の他端と前記第１の端子との接続の有無を切り替えるスイッチと、
    前記第２の制御クロックに応じて、前記第４の容量素子の他端と前記第１の端子との接続の有無を切り替えるスイッチと、
    前記第３の制御クロックに応じて、前記第３の容量素子の他端と前記第２の端子との接続の有無を切り替えるスイッチと、
    前記第４の制御クロックに応じて、前記第４の容量素子の他端と前記第２の端子との接続の有無を切り替えるスイッチとを有する
    ことを特徴とするフィードバックシステム。
  9. 請求の範囲７に記載のフィードバックシステムにおいて、
    前記第１から第４の容量素子は、いずれもＭＯＳ容量である
    ことを特徴とするフィードバックシステム。
  10. 請求の範囲６に記載のフィードバックシステムにおいて、
    前記スイッチトキャパシタ回路は、
    前記第１の容量素子の側に設けられた第１の端子と、
    前記入力端の側に設けられた第２の端子と、
    一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する少なくとも三つの複数の容量素子と、
    前記複数の容量素子のそれぞれの他端と前記第１及び第２の端子のそれぞれとの接続形態を切り替えるスイッチ部とを有するものであり、
    前記スイッチ部は、前記複数の容量素子のいずれか一つの他端と前記第２の端子との接続を維持しながら、前記複数の容量素子の他の二つについて、いずれか一方の他端を前記第１の端子に接続するとき、他方の他端を前記第２の端子に接続する
    ことを特徴とするフィードバックシステム。
  11. 請求の範囲１０に記載のフィードバックシステムにおいて、
    前記入力クロックの立ち下がり変化に基づいて、前記複数の容量素子の個数に相当する互いに相が異なる複数の制御クロック、及び当該複数の制御クロックのそれぞれの反転に相当する複数の反転制御クロックを生成する制御クロック生成回路を備え、
    前記スイッチ部は、
    前記複数の容量素子のそれぞれに対応して設けられ、当該容量素子に対応する前記制御クロックに応じて、当該容量素子の他端と前記第１の端子との接続の有無を切り替える複数のスイッチと、
    前記複数の容量素子のそれぞれに対応して設けられ、当該容量素子に対応する前記反転制御クロックに応じて、当該容量素子の他端と前記第２の端子との接続の有無を切り替える複数のスイッチとを有する
    ことを特徴とするフィードバックシステム。
  12. 請求の範囲１０に記載のフィードバックシステムにおいて、
    前記第１及び第２の容量素子並びに前記複数の容量素子は、いずれもＭＯＳ容量である
    ことを特徴とするフィードバックシステム。
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