JP2000059215A - 周波数シンセサイザ、マルチ―モジュラス周波数分周器及びチャ―ジポンプ回路 - Google Patents

周波数シンセサイザ、マルチ―モジュラス周波数分周器及びチャ―ジポンプ回路

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Abstract

(57)【要約】 【課題】 改良されたPLL周波数シンセサイザ、マルチ
−モジュラス周波数分周器及びチャージポンプ回路を提
供する。 【解決手段】PLL周波数シンセサイザは、参照分周器(R
D)131、位相／周波数分周器(PFD)133、チャージポンプ
(CP)137、電流制御発振器(VCO)141及び帰還分周器(FD)1
35を有する。RD及びFDの比R及びNは変化する。通常モー
ドではPFD及びCPはVCOの周波数を変化させ参照周波数に
同期させる。高速モードではR、Nは同じ因子Mで除算さ
れ、CPでの電流の周波数は高くなり、大きな平均ＣＰ電
流と高速の同期が得られ、周波数分周比は保たれる。多
重比周波数分周器はP+1、Pで分周する２重モジュラスカ
ウンタを含む。P+1は２の累乗であり、高い入力周波数
に応答するFF回路は必要ない。多重モジュラス周波数分
周器の全分周比は変動的に設定された分周値を組み合わ
せたバイナリデータである。CPは、演算増幅器の高い定
入力抵抗のためソース・シンク電流間に不一致はない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フェーズ−ロック
トループ（ＰＬＬ）周波数シンセサイザ、マルチ−モジ
ュラス周波数分周器及びチャージポンプ回路に関する。
【０００２】
【従来の技術】既知のＰＬＬの構成は、電圧制御発振器
（ＶＣＯ）、位相検出器、チャージポンプ回路及びルー
プフィルタを含む。米国特許第５，６７５，２９１号
は、周波数シンセサイザで使用するためのＰＬＬを開示
している。F.M.Gardnerによる論文「Charge-Pump Phase
-Lock Loops」,IEEE Transactions on Communications,
Vol.COM-28,No.11 November 1980,p.1849、D.-K.Jeong
らによる論文「Design ofPLL-Based Clock Generation
Circuits」,IEEE Journal of Solid-State Circuits,Vo
l.SC-22,No.2,April 1987,p.255、及び、I.A.Youngらに
よる論文「A PLL Clock Generator with 5 to 110 MHz
of Lock Range for Microprocessors」,IEEE Journal o
f Solid-State Circuits,Vol.27,No.11,November 1992,
p.1599 は、チャージポンプ及びシーケンシャル論理位
相／周波数検出器を備える別の型のＰＬＬを記述してい
る。
【０００３】
【発明が解決しようとする課題】ＰＬＬを用いたギガヘ
ルツレンジの周波数シンセサイザは、複数の分周比のう
ちの選択された１つによって入力周波数を分周する高速
マルチ−モジュラス周波数分周器を必要とする。既知の
高速マルチ−モジュラス周波数分周器では、入力の分周
比Ｎは、適切な値Ｍ及びＫを与える参照用テーブルを有
するデコーダに加えられ、この結果、Ｍ及びＫの値は、
それぞれ、Ｍ及びＫプログラム可能カウンタへプログラ
ム可能に設定される。高い入力周波数（例えば、ＧＨｚ
レンジ）のため、バイポーラトランジスタの高速回路を
必要とし、結果として大量の電力を消費する。
【０００４】周波数シンセサイザにおいて用いられるチ
ャージポンプ回路は、米国特許第５，６７５，２９１号
及び第５，３３４，９５１号に記述されている。チャー
ジポンプ回路においては、ＶＣＯ出力周波数は、制御可
能に変化し、異なる周波数は、異なるチャージポンプ回
路の出力電圧を必要とする。ソース電流及びシンク電流
は、チャージポンプ回路の出力のいかなる電圧において
もお互いに釣り合わされていることが要求される。チャ
ージポンプ回路は、ミスマッチを最小化するために高い
出力インピーダンスを有するように設計されているけれ
ども、無限大の出力インピーダンスを有することは困難
であり、このミスマッチは切迫している。ソース電流及
びシンク電流の間にいかなるミスマッチがあっても、Ｐ
ＬＬの出力には望まれないサイドバンドが生じる。ＣＭ
ＯＳ（相補型金属酸化膜半導体）デバイスであるＦＥＴ
（電界効果型トランジスタ）の場合においては、電流源
ＦＥＴの電流の出力インピーダンスは、低い出力電圧ま
たは正のレールに近い電圧を供給するためにとても低く
なる。
【０００５】本発明の目的は、改良されたＰＬＬ周波数
シンセサイザ、マルチ−モジュラス周波数分周器及びチ
ャージポンプ回路を提供することである。
【０００６】
【課題を解決するための手段】本発明の１つの側面に従
うと、ＰＬＬ周波数シンセサイザが提供される（請求項
１と同一）。
【０００７】ＰＬＬ周波数シンセサイザにおいて、電圧
手段、発振手段、第１の分周手段及び第２の分周手段が
ＰＬＬを構成する。第１のモードでは、第１の分周手段
は、第１の分周比によって参照信号の周波数を分周し、
また第１の周波数分周信号を電圧手段に供給する。電圧
手段は発振手段の周波数を変化させ、この結果、制御さ
れた周波数出力信号が参照信号と位相同期される。第２
のモードでは、第１及び第２の分周比は、第１のモード
の分周比から減少し、その結果、電圧手段からの周波数
制御信号の周波数がより高くなる。したがって、大きな
周波数制御信号が発振手段に与えられ、結果として高速
の同期が獲得される。第１のモードに戻ると同時に、Ｐ
ＬＬ周波数シンセサイザは第１のモードにおける元の分
周比で動作する。
【０００８】本発明の別の側面に従うと、マルチ−モジ
ュラス周波数分周器が提供される（請求項５と同一）。
【０００９】マルチ−モジュラス周波数分周器におい
て、デュアル−モジュラスカウンタが、選択された分周
比Ｐ又はＰ＋１によって入力周波数を分周する。分周さ
れた周波数はバイナリカウント手段によってカウントさ
れて、カウントステイタスを表すバイナリデータがデー
タ比較手段に与えられる。データ比較手段の比較結果に
応答して、デュアル−モジュラスカウンタの分周比が選
択される。マルチ−モジュラス周波数分周器は、参照用
テーブルを有するデコーダを必要としない。また、デュ
アル−モジュラスカウンタの分周比Ｐ＋１は２の累乗で
あるので、デュアル−モジュラスカウンタの高周波数入
力段のために、カウント回路（例えば、フリップ−フロ
ップ）の追加は必要ない。それゆえ、マルチ−モジュラ
ス周波数分周器は電力消費がより少なく、またその回路
構成はさほど複雑でない。
【００１０】例えば、バイナリカウント手段はｍ−ビッ
トのバイナリカウンタを含む。データ比較手段は、入力
分周比のバイナリデータを、第１の値を表すｍ−ビット
の第１のバイナリデータと第２の値を表すｋ−ビットの
第２のバイナリデータとへ分離する。第２のバイナリデ
ータの補数が提供される。カウントステイタスを表すｍ
−ビットのバイナリデータは、第１の値を表すｍ−ビッ
トの第１のバイナリデータと比較され、また、カウント
ステイタスを表すｍ−ビットのバイナリデータの最下位
ｋビット（ＬＳＢ）は、第２のバイナリデータの補数と
比較される。
【００１１】例えば、デュアル−モジュラスカウンタは
バイポーラトランジスタを用いて構成され、ｍビットの
バイナリカウンタを含むバイナリカウント手段はＣＭＯ
Ｓデバイスを用いて構成される。バイポーラトランジス
タデバイス及びＣＭＯＳデバイスはＢｉＣＭＯＳ（バイ
ポーラ−相補型金属酸化膜半導体）回路において実現さ
れる。デュアル−モジュラスカウンタの分周比Ｐ＋１は
２の累乗であるので、電力を消費するバイポーラフリッ
プ−フロップの追加は、デュアル−モジュラスカウンタ
の高い周波数の入力段のために必要ない。
【００１２】本発明の別の側面に従うと、チャージポン
プ回路が提供される（請求項２５と同一）。
【００１３】第１のトランジスタ制御手段は、第１およ
び第２の電圧間の差に応答して、第１の信号を第１のト
ランジスタに供給する。第１のトランジスタ手段の直列
接続された第１及び第２のトランジスタでは、電流は参
照電圧及び第１の信号に応答して流れる。第２のトラン
ジスタ手段を流れる電流は、第１のトランジスタ手段に
おいて流れる電流に正比例したミラー電流である。ミラ
ー電流は、チャージポンプ回路に接続された外部回路へ
向かう第２トランジスタ手段からのソース電流である
か、又は出力回路から第２トランジスタ手段への吸い込
み電流である。ソース電流及びシンク電流は第１及び第
２のトランジスタ間の電圧差に依存するので、ソース電
流及びシンク電流間のミスマッチは縮小する。
【００１４】例えば、第１トランジスタ制御手段は演算
増幅器を備える。その非反転入力端子及び反転入力端子
は、第１及び第２のトランジスタの接続点並びに第３及
び第４のトランジスタの接続点に接続される。２つの接
続点間の電圧差は演算増幅器によって検出され、第１の
信号が演算増幅器の出力端子から供給される。演算増幅
器は大きなインピーダンスを有するので、電流を発し又
は吸い込むときに、大きく、そして明確に規定されたイ
ンピーダンスがチャージポンプ回路のところに提供され
る。第１の電圧は、第１および第２の信号に応答して、
第１の電圧が第２の電圧と釣り合うように可変に制御さ
れ、それゆえ、ソース電流及びシンク電流のミスマッチ
がチャージポンプ回路のいかなる出力電圧においても縮
小される。
【００１５】本発明の別の側面に従うと、チャージポン
プ回路は、第１のトランジスタ手段を初期化するための
起動手段を備える。例えば、第１トランジスタは初期化
に伴って導通され、起動電流が第１のトランジスタ手段
を流れる。いったん初期化されると、チャージポンプ回
路は電流ソースモード及び電流シンクモードで作動す
る。
【００１６】
【発明の実施の形態】I．ＰＬＬ周波数シンセサイザ I−１．先行技術 図１は、周波数分周比Ｒを有する参照分周器（ＲＦＤ）
１１１と、位相／周波数検出器（ＰＦＤ）１１３と、チ
ャージポンプ（ＣＰ）回路１１５と、ループフィルタ１
１７と、電圧制御発振器（ＶＣＯ）１１９と、周波数分
周比Ｎを有するフィードバック分周器（ＦＢＤ）１２１
とを含む先行技術のＰＬＬ周波数シンセサイザを示す。
周波数ｆrの参照信号は、周波数分周信号をＰＦＤ１１
３に供給するＲＦＤ１１１に加えられる。ＶＣＯ１１９
の出力信号は、周波数分周信号をＰＦＤ１１３に供給す
るＦＢＤ１２１に加えられる。これら２つの周波数分周
信号間の位相及び周波数の差に応答して、ＰＦＤ１１３
はＣＰ回路１１５に入力を与える。ＣＰ回路１１５は、
ＰＦＤ出力パルスをフィルタ１１７に加えられる電流パ
ルスに変換する。フィルタ１１７の出力信号は、ＶＣＯ
１１９を駆動する。ネガティブフィードバックがループ
内に存在する。ネガティブフィードバックはＶＣＯ周波
数ｆoを調整し、その結果、ＰＦＤ１１３への２つの入
力信号は同じ周波数及び位相を持ちＰＬＬは「同期」さ
れる。ＰＬＬが同期されるとき、周波数の関係は、 ｆo／Ｎ＝ｆr／Ｒ 又は ｆo＝Ｎ×ｆr／Ｒ として表される。
【００１７】参照信号は、水晶発振器（図示せず）によ
って生成され、一定の周波数ｆrを有する。ＰＬＬ出力
信号の周波数ｆoは、分周器１１１及び１１７の分周比
Ｎ及びＲを変化することによって制御される。Ｎ又はＲ
が変化すると、ＰＬＬは新しい出力周波数を同期するた
めにいくらか時間を必要とする。この時間は、ＰＬＬル
ープの帯域幅に直接に関連づけられている。帯域幅がよ
り広いと、結果的に、より速いループとなる。
【００１８】高速の周波数切替を達成する１つの方法に
は、リード−ラグフィルタを用いてＰＬＬのループ利得
を増加すること、及び帯域幅を増加することがある。図
２は、ループ利得ΔＧの増加、及びユニティ利得の帯域
幅ΔＷを図示する。しかしながら、帯域幅を増加するこ
とは、ＰＬＬの帯域内ノイズの除去に負の効果を有す
る。低ノイズ性能が要求されないときは、高いループ利
得が切り替わり中にのみ要求される。切替後には、ルー
プ利得は、低ノイズ作動のための元の値に戻り減少され
ることができる。増加した利得が不安定性を引き起こさ
ないことを確実にするために、追加の修正が必要となる
ことがある。それは、ループ利得が増加されるという方
法に関連している。
【００１９】チャージポンプＰＬＬについてのループ利
得Ｇは、 Ｇ＝Ｋpd×Ｉcp×Ｆ（ｓ）×Ｋv／Ｎ (3) によって与えられ、ここで、Ｋpdは位相コンパレータ利
得、Ｉcpはチャージポンプ電流レベル、Ｆ（ｓ）はフィ
ルタ変換関数、ＫvはＶＣＯ利得である。
【００２０】ループ利得を増加することについての報告
された技術は、チャージポンプ電流（Ｗ.O.Keese,「Dua
l PLL IC Achives Fastest Lock Time With Minimal Re
ference Spurs」,RF Synthesizers,pp.30-38,August 19
95）、つまり式（３）におけるＩcpを増加することであ
る。例えば、ＣＰ回路１１５によって供給されるチャー
ジポンプ電流Ｉcpは、図３に示されるように増加され
る。増加された電流Ｉmは通常の電流Ｉnの４倍である。
チャージポンプ出力電流Ｉmに対応するループ利得は、
チャージポンプ出力電流Ｉnに対応するも元のループ利
得の４倍である。これは、増加した電流を扱うことがで
きるより大きなトランジスタをＣＰ回路１１５において
使用することを必要とする。より大きなトランジスタは
欠点を有する。なぜなら、より大きなシリコンの領域が
必要であるからである。より大きな寄生容量が導入さ
れ、結果としてより低い動作速度を生じる。トランジス
タ間の間隔を増加して、結果としてトランジスタのマッ
チング(揃い)が悪くなる。この技術の１つの限界は、チ
ャージポンプ出力の電圧が正の供給電圧に近いとき、制
限された供給電圧のため瞬間のチャージポンプソース電
流が増加されないことがある、ということである。同様
に、チャージポンプ出力電圧が負の供給電圧に近いとき
は、瞬間のチャージポンプシンク電流が増加されないこ
とがある。
【００２１】I−２．実施の形態 （Ａ）本実施の形態の構成 ループ利得を増加するためにチャージポンプ電流を増加
する代わりに、分周器の分周比を減少する。式(３)に見
られるように、フィードバック分周器の分周比Ｎが減少
すれば、ループ利得Ｇは増加する。これは、アナログ回
路よりもむしろデジタル回路を用いてできる。
【００２２】式（２）によると、Ｎを変化することは、
ＰＬＬを正しくない周波数に同期させる。これを救済す
るために、参照分周器の分周比Ｒもまた、同じ比によっ
て調整される。目標の出力周波数及び参照周波数の間の
関係は、スピードアップ中及びスピードアップ後も同一
に保たれる。
【００２３】図４は、本発明の実施形態に従うＰＬＬ周
波数シンセサイザを表す。図４では、周波数ｆrを有す
る参照信号Ｓrが、周波数ｆrdを有する出力信号Ｓrdを
位相／周波数検出器（ＰＦＤ）１３３に提供するプログ
ラム可能なデュアル−モジュラス分周器（ＰＤＭＤ）１
３１に供給される。ＰＦＤ１３３はまた、別のＰＤＭＤ
１３５から信号Ｓodを受ける。ＰＦＤ１３３は、ＰＤＭ
Ｄ１３１及び１３５からの信号間の位相及び周波数の差
を検出し、パルス列Ｆ及びＳを供給する。パルス列Ｆ及
びＳに応答して、チャージポンプ（ＣＰ）回路１３７は
ソース電流又はシンク電流Ｉcpを生成する。ループフィ
ルタ１３９は、電流Ｉcpを電圧Ｖｃに変換し、この電圧
Ｖcは、ＰＬＬ周波数シンセサイザの出力信号Ｓoを提供
するＶＣＯ１４１によって生成される周波数を制御す
る。信号Ｓoは、信号ＳodをＰＦＤ１３３に提供するＰ
ＤＭＤ１３５に供給される。参照値Ｒを表す５ビットの
バイナリデータＲ０〜Ｒ４、フィードバック値Ｎを表す
６ビットのバイナリデータＮ０〜Ｎ５及び単一ビットの
制御信号Ｓmxは、それぞれ、ＰＤＭＤ１３１、ＰＤＭＤ
１３５、並びにＰＤＭＤ１３１及び１３５へデータ／信
号源（図示せず）によって供給される。
【００２４】ＰＤＭＤ１３１の詳細は図５に表される。
ＰＤＭＤ１３１は、７つのマルチプレクサ１５１0〜１
５１6、プログラム可能なデュアル−モジュラスカウン
タ（ＰＤＭＣ）１５３及びアキュムレータ１５５を含
む。５ビットのＲ０〜Ｒ４は、５つのマルチプレクサ１
５１0〜１５１4の「１」入力にそれぞれ供給される。
「ロウ(Low)」ビットは、各々のマルチプレクサ１５１5
及び１５１6の「１」入力に供給されれる。「ロウ(Lo
w)」ビットは、各々のマルチプレクサ１５１0及び１５
１1の「０」入力に供給される。５ビットＲ０〜Ｒ４
は、５つのマルチプレクサ１５１2〜１５１6の「０」入
力にそれぞれ与えられる。マルチプレクサ１５１0〜１
５１6は信号Ｓmxによって制御される。マルチプレクサ
１５１0及び１５１1からの選択された出力は、２ビット
データｒ０及びｒ１としてアキュムレータ１５５に供給
される。マルチプレクサ１５１2〜１５１6からの選択さ
れた出力は、５ビットモジュラスデータｒ２〜ｒ６とし
てＰＤＭＣ１５３に供給される。
【００２５】図６は、アキュムレータ１５５の詳細な回
路を表す。図６において、２ビットデータｒ０及びｒ１
は、半加算器１６１及び全加算器１６３にそれぞれ供給
される。図５のＰＤＭＣ１５３からの出力信号Ｓrdは、
フリップ−フロップ（ＦＦ）１６５及び１６７のクロッ
ク入力に供給され、ＦＦ１６５及び１６７のＱ出力は、
それぞれ、半加算器１６１及び全加算器１６３に供給さ
れる。半加算器１６１のサム(Sum)出力がＦＦ１６５の
Ｄ入力に供給され、キャリ(Carry)出力が全加算器１６
３に供給される。全加算器１６３のサム(Sum)出力は、
ＦＦ１６７のＤ入力に供給され、全加算器１６３のキャ
リ(Carry)出力はＰＤＭＣ１５３に供給される。
【００２６】図７は、ＰＤＭＤ１３１に類似した形態を
有するＰＤＭＤ１３５を表す。図７において、ＰＤＭＤ
１３５は、８つのマルチプレクサ１７１0〜１７１7、Ｐ
ＤＭＣ１７３及びアキュムレータ１７５を含む。６ビッ
トのＮ０〜Ｎ５が、それぞれ、６つのマルチプレクサ１
７１0〜１７１5の「１」入力に供給される。「ロウ(Lo
w)」ビットは、各々のマルチプレクサ１７１6及び１７
１7の「１」入力に供給される。「ロウ(Low)」ビット
は、各々のマルチプレクサ１７１0及び１７１1の「０」
入力に供給される。６ビットのＮ０〜Ｎ５は、それぞ
れ、６つのマルチプレクサ１７１2〜１７１7の「０」入
力に供給される。マルチプレクサ１７１0〜１７１7は信
号Ｓmxによって制御される。マルチプレクサ１７１0及
び１７１1からの選択された出力は、２ビットデータｎ
０及びｎ１としてアキュムレータ１７５に供給される。
マルチプレクサ１７１2〜１７１7からの選択された出力
は、６ビットのモジュラスデータｎ２〜ｎ７としてＰＤ
ＭＣ１７３に供給される。
【００２７】図８は、アキュムレータ１７５の詳細な回
路を表す。図８において、２ビットデータｎ０及びｎ１
は、半加算器１８１及び全加算器１８３にそれぞれ供給
される。図７のＰＤＭＣ１７３からの出力信号Ｓodは、
ＦＦ１８５及び１８７のクロック入力に供給され、ＦＦ
１８５および１８７のＱ出力は、半加算器１８１及び全
加算器１８３にそれぞれ供給される。半加算器１８１の
サム(Sum)出力は、ＦＦ１８５のＤ入力に供給され、そ
のキャリ(Carry)出力が全加算器１８３に供給される。
全加算器１８３のサム(Sum)出力は、ＦＦ１８７のＤ入
力に供給され、全加算器１８３のキャリ(Carry)出力が
ＰＤＭＣ１７３に供給される。
【００２８】図９は、図５に示されるＰＤＭＣ１５３の
ブロック図である。図９において、ｒ４〜ｒ６の３ビッ
トデータがｍビットのコンパレータ１９１に加えられ
る。ｒ２及びｒ３の２ビットデータはインバータ１９３
に加えられ、すべてのビットは、インバータ１９３によ
って反転され１の補数を生成する。インバータ１９３の
出力データは、２ビットのコンパレータ１９５に供給さ
れる。参照信号Ｓrは、周波数ｆrを分周するデュアル−
モジュラスカウンタ１９７をクロック同期させる。カウ
ンタ１９７の出力は、３ビットバイナリカウンタ１９９
及びＤ型フリップ−フロップ（Ｄ−ＦＦ）２０１に供給
される。カウンタ１９９はコンパレータ１９１に３ビッ
ト出力を供給し、３ビットのうち最下位（ＬＳＢ）の２
ビットはコンパレータ１９５に供給される。コンパレー
タ１９１は、カウンタ１９９及びＮＯＲゲート２０３に
供給される周波数ｆrdの出力信号Ｓrdとして、ｍビット
の比較結果を提供する。コンパレータ１９５は、２ビッ
トの比較結果をＮＯＲゲート２０５に供給し、ＮＯＲ２
０５の出力はＮＯＲゲート２０３に供給される。ＮＯＲ
ゲート２０３の出力は、Ｄ−ＦＦ２０１のＤ入力に供給
され、Ｄ−ＦＦ２０１のＱ出力はＮＯＲゲート２０５及
びＯＲゲート２０７に供給される。ＯＲゲート２０７の
出力は、カウンタ１９７に供給される。カウンタ１９７
の出力は、また、Ｄ−ＦＦ２０９のクロック入力に供給
される。コンパレータ１９１の出力は、Ｄ−ＦＦ２０９
のＤ入力に供給され、Ｄ−ＦＦ２０９のＱ出力はＡＮＤ
ゲート２１１に供給される。図５に示されるアキュムレ
ータ１５５のキャリ出力はＡＮＤゲート２１１に供給さ
れ、ＡＮＤゲート２１１の出力はＯＲゲート２０７に供
給される。ＯＲゲート２０７の出力に応答して、カウン
タ１９７は２つの分周比Ｐ及びＰ＋１のどちらかを選択
する。Ｐ＋１は２の累乗である（Ｐ＋１＝２2）。コン
パレータ１９１の出力信号Ｓrdは、同期リセットのため
にカウンタ１９９に供給される。
【００２９】図１０は、図７に示されるＰＤＭＣ１７３
のブロック図である。ＰＤＭＣ１７３は４ビットのコン
パレータ２２１及び４ビットのバイナリカウンタ２２９
を含み、他の回路ブロックは図９に示されたＰＤＭＣ１
５３の回路ブロックと同一である。図１０において、ｎ
４〜ｎ７の４ビットデータは４ビットのコンパレータ２
２１に加えられ、ｎ２及びｎ３の２ビットデータがイン
バータ２２３に加えられる。参照信号Ｓoは、周波数ｆo
を分周するデュアル−モジュラスカウンタ２２７に供給
される。カウンタ２２７の出力は、４ビットバイナリカ
ウンタ２２９並びにＤ−ＦＦ２３１及び２３９に供給さ
れる。カウンタ２２９は４ビット出力をコンパレータ２
２１に提供し、４ビットのうち２つのＬＳＢが２ビット
のコンパレータ２２５に供給される。コンパレータ２２
５の比較出力及びＤ−ＦＦ２３１のＱ出力はＮＯＲゲー
ト２３５に供給され、ＮＯＲゲート２３５の出力はＮＯ
Ｒゲート２３３に供給される。コンパレータ２２１は、
カウンタ２２９、ＮＯＲゲート２３３及びＤ−ＦＦ２３
９に供給される周波数ｆodの出力として、４ビットの比
較結果を提供する。Ｄ−ＦＦ２３９のＱ出力及び図７に
示されるアキュムレータ１７５のキャリ出力はＡＮＤゲ
ート２４１に供給され、ＡＮＤゲート２４１の出力はＯ
Ｒゲート２３７に供給される。ＯＲゲート２３７の出力
は、カウンタ２２７に供給される。 （Ｂ）実施形態の動作 制御された値Ｒ及びＮは別々に供給される。ＰＬＬは２
つのモード、通常モード及びスピードアップモード、に
おいて動作する。スピードアップモードでは、ＰＤＭＤ
１３１及び１３５の分周比は、縮小されるべき同じ因子
によって除算される。
【００３０】（ａ）通常モード 信号Ｓmxが「０」に設定される。ＰＤＭＤ１３１のマル
チプレクサ１５１0〜１５１6及びＰＤＭＤ１３５のマル
チプレクサ１７１0〜１７１6は、それらの「０」入力を
選択する。ＰＤＭＤ１３１において、５ビットデータＲ
０〜Ｒ４が、マルチプレクサ１５１2〜１５１6を介して
データｒ２〜ｒ６としてＰＤＭＣ１５３に供給され、
「ロウ」データが、マルチプレクサ１５１0及び１５１1
を介してデータｒ０及びｒ１としてアキュムレータ１５
５に供給される。ＰＤＭＣ１５３の周波数分周比は、５
ビットデータＲ０〜Ｒ４によって表される値Ｒに設定さ
れ、ＰＤＭＣ１５３が参照信号Ｓrを計数する。参照信
号Ｓrの周波数ｆrがＲによって分周され、結果として信
号Ｓrdの周波数ｆrdがｆｒ／Ｒになる。同時に、ＰＤＭ
Ｄ１３５において、６ビットデータＮ０〜Ｎ５が、マル
チプレクサ１７１2〜１７１6を介してデータｎ２〜ｎ６
としてＰＤＭＣ１７３に供給され、「ロウ」データが、
マルチプレクサ１７１0及び１７１1を介してデータｎ０
及びｎ１としてアキュムレータ１７５に供給される。Ｐ
ＤＭＣ１７３の周波数分周比が５ビットデータＮ０〜Ｎ
４によって表される値Ｎに設定され、ＰＤＭＣ１７３が
信号Ｓｏをカウントする。参照信号Ｓoの周波数ｆoがＮ
によって分周され、結果として信号Ｓodの周波数ｆodは
ｆo／Ｎとなる。
【００３１】信号Ｓrd及びＳodを受けるＰＦＤ１３３
は、２つの信号Ｓrd及びＳodの間の位相／周波数の差を
検出し、パルス列Ｆ及びＳを生成する。パルス列Ｆ及び
Ｓに応答して、ＣＰ回路１３７は、電流Ｉcpをフィルタ
１３９に対して源として発し、又は、電流Ｉcpをフィル
タ１３９から吸い込む。フィルタ１３９は、ＰＤＭＤ１
３５に供給される信号Ｓoの周波数ｆoを制御するため
に、ＶＣＯ１４１に電圧Ｖcを提供する。ＰＬＬにおい
て、パルス列Ｆ及びＳは、信号Ｓrdの周波数ｆrdを信号
Ｓodの周波数の合わせるように生成され、結果として信
号Ｓoは参照信号Ｓrに同期される。同期を得るそのプロ
セスにおいて、電流Ｉcpは図１１に示される電流Ｉnで
ある。
【００３２】（ｂ）スピードアップモード 値Ｒ若しくは値Ｎ又はこの両方が変化するとき、信号Ｓ
mxは「１」に設定される。「０」から「１」への信号Ｓ
mxの切替に応答して、ＰＤＭＤ１３１のマルチプレクサ
１５１0〜１５１6及びＰＤＭＤ１３５のマルチプレクサ
１７１0〜１７１6が、それらの「１」入力を選択する。
ＰＤＭＤ１３１において、ＲデータビットＲ０及びＲ１
は、それぞれビットｒ０及びｒ１としてアキュムレータ
１５５に供給される。その他の３つのビットＲ２〜Ｒ４
は、ビットｒ２〜ｒ４としてＰＤＭＣ１５３に供給され
る。「ロウ」ビットは、ｒ５及びｒ６としてＰＤＭＣ１
５３に供給される。それゆえ、５ビットデータＲ０〜Ｒ
４は、２ビット分、シフトされ、またＰＤＭＣ１５３に
おいて設定された結果として得られる平均分周比はＲ／
４である。信号Ｓrdの平均周波数ｆrdは、ｆr／（Ｒ／
４）である。
【００３３】同時に、ＰＤＭＤ１３５において、６ビッ
トデータＮ０〜Ｎ５は、２ビット分、桁送りされ、また
ＰＤＭＣ１７３において設定された平均分周比はＮ／４
である。信号Ｓodの平均周波数ｆodは、ｆod／（Ｎ／
４）である。それゆえ、ＰＬＬの周波数は、通常モード
に比べて４倍高くなり、ＣＰ回路１３７によって提供さ
れる電流Ｉcpの周波数もまた４倍高くなる。分周比Ｒ及
びＮの両方が同時に同じ数（＝４）によって縮小される
ので、信号Ｓoの周波数ｆoは高くならない。電流Ｉcp
は、図１１に示されたＩｍのように、その周波数を増加
させる。
【００３４】本実施形態において、ＰＤＭＤ１３１及び
１３５の分周比Ｒ及びＮは各々、最小値Ｒmin及びＮmin
を有する。同じ因数（上述の場合は、４）によって分周
された値Ｒ及びＮの結果は、最小値Ｒmin及びＮminと等
しいか又はより大きくなければならない。注目すべき
は、分周因子が４に限定されないことである。例えば、
３ビットのアキュムレータを用いることによって、分周
因数８を達成することができる。
【００３５】スピードアップモードにおけるチャージポ
ンプ出力電流Ｉmに対応するループ利得は、チャージポ
ンプ出力電流Ｉnに対応する元のループ利得の４倍であ
る。図２及び図１１に見られるように、平均チャージポ
ンプ出力電流は２つの場合について同じである。本実施
形態において、電流Ｉmの繰り返しは、電流Ｉnの繰り返
しの４倍であり、電流Ｉｍの振幅は、元の電流Ｉnと同
じである。したがって、電流Ｉmは、ＣＰ回路１３７の
供給電圧のため飽和しない。
【００３６】アキュムレータ１５５又は１７５におい
て、アキュムレータがキャリ出力を有する毎に、そのキ
ャリ出力によって、ＰＤＭＣ１５３又は１７３はＮ＋１
で分周される。ＤＭＤの平均分周比はＮ＋Ｆ／２ｍであ
り、ここでＦはアキュムレータへの入力、ｍはアキュム
レータにおけるビットの数（示した例の場合でははｍ＝
２）である（U.L.Rohdeら,「Communications Receiver
s: Principle ＆ Design」McGraw-Hill 1988,p.308）。
【００３７】信号Ｓmxが「１」から「０」に戻り、その
結果、ＰＤＭＤ１３１のマルチプレクサ１５１0〜１５
１6及びＰＤＭＤ１３５のマルチプレクサ１７１0〜１７
１6が、それらの入力を「０」に設定する。したがっ
て、ＰＤＭＤ１３１及び１３５は通常モードとして動作
し、ＣＰ回路１３７によって生成された電流Ｉcpは図１
１に示される電流Ｉnである。
【００３８】分数の分周を実行するとき、位相誤差が周
波数分周器の出力において生成される。各サイクルにお
いて、分周器の分周比はＮ又はＮ＋１のどちらかであ
り、一方で、平均分周比はＮ及びＮ＋１の間の分数であ
る。これは瞬間的な位相誤差を分周器の出力と理想的な
分数分周器との間に存在させる。この位相誤差は、そし
てまた、ＶＣＯ１４１を変調する位相コンパレータによ
って検出される。サイドバンドは、わずかな突起のこと
を言い、このサイドバンドがシンセサイザ出力のスペク
トルに現れる。
【００３９】ＰＬＬシンセサイザにおいて、本実施形態
によると、わずかな突起がスピードアップ中に発生され
る。スピードアップが終了した後、分周比はシンセサイ
ザを低ノイズ性能に戻す元の整数値に戻るように変化さ
れる。 II．マルチ−モジュラス周波数分周器 シンセサイザは、マルチ−モジュラス周波数分周器を用
いる。既知の高速マルチ−モジュラス周波数分周器にお
いて、入力分周比Ｎは、適切な値Ｍ及びＫを提供する参
照用テーブルを有するデコーダに加えられ、その結果、
値Ｍ及びＫは、それぞれ、Ｍ及びＫプログラムカウンタ
にプログラム可能に設定される。デュアル−モジュラス
カウンタ（ＤＭＣ）が入力周波数ｆinを分周し、分周さ
れた周波数のその出力はそれぞれＫカウンタ及びＭカウ
ンタに提供される。Ｋカウンタのカウントに応答して、
ＤＭＣは、その分周比Ｐ又はＰ＋１を選択する。値Ｋは
０からＰ−１の間の任意の値である。値Ｋが０より大き
ければ、ＤＭＣの分周比はサイクルの開始においてＰ＋
１に設定される。ＤＭＣの分周された出力が、２つのカ
ウンタのクロックを計数する。Ｋカウンタの計数がその
プログラムされた値Ｋに達すると、カウンタはカウント
を中止してＤＭＣの分周比はＰに設定される。Ｍカウン
タの計数がそのプログラムされた値Ｍに達すると、Ｍ及
びＫカウンタはリセットされてサイクルが繰り返す。分
周された周波数ｆoutは、Ｍカウンタによって提供され
る。周波数分周器の全分周比Ｒdivは、 Ｒdiv＝ｆin／ｆout＝Ｋ(Ｐ＋１)＋(Ｍ−Ｋ)Ｐ 又は Ｒdiv＝ｆin／ｆout＝ＭＰ＋Ｋ (4) で与えられる。
【００４０】欠点は、それが多数の入力ビットを要する
デコーダが必要であることであり、結果として複雑な回
路になる。例えば、周波数分周器は、２６２，１４３も
の数を分周するために多数のビットを必要とする。具体
的には、デコーダは１８の入力ビットを必要とする。１
つの解決法は、２の累乗（Ｐ＝２k）に等しいＰを選択
することである。周波数分周器の全分周比Ｒdivは、 Ｒdiv＝ｆin／ｆout＝Ｍ(２k)＋Ｋ (5) で与えられる。
【００４１】入力分周比ワードのｋ個の最下位ビット
(ＬＳＢ)はＫカウンタへのプログラム入力として直接に
使用されることができ、また入力ワードの残りのビット
はＭカウンタへのプログラム入力として直接に使用され
ることができるので、デコーダは必要とされない。ｎ個
のフリップ−フロップを持つカウンタの最大モジュラス
は２nである。２n+1までカウントするために、追加のフ
リップ−フロップがカウンタの入力段にのために必要で
あり、追加のフリップ−フロップは高い入力周波数を用
いてクロック計数される。高い入力周波数（例えばＧＨ
ｚレンジ）のため、それはバイポーラトランジスタの高
速回路を必要とし、結果として莫大な電力消費になる。
これはＰ／Ｐ＋１の分周比を有するＤＭＣの欠点であ
り、Ｐは２の累乗（Ｐ＝２k）である。
【００４２】図１２は、本発明の実施形態によるマルチ
−モジュラス周波数分周器を示す。図１２において、入
力分周比Ｎは、外部回路（図示せず）によってバイナリ
データとしてプログラムできるように与えられる。その
比Ｎのデータは、値Ｍのｍビットデータ及び値Ｋのｋビ
ットデータを含む。ｍビットデータ及びｋビットデータ
は分離され、その結果、それぞれ、ｍビットコンパレー
タ３１１及びインバータ３１３にそれぞれ加えられる。
値Ｋのｋビットのすべてのビットは、値Ｋの１の補数を
生成するためにインバータ３１３によって反転される。
インバータ３１３の出力データは、２k−Ｋ−１を表す
ｋビットデータであり、ｋビットのコンパレータ３１５
に供給される。
【００４３】周波数ｆinの入力信号は、周波数ｆinを分
周するデュアル−モジュラスカウンタ（ＤＭＣ）のクロ
ックを計数する。カウンタ３１７の出力は、ｍビットの
バイナリカウンタ３１９及びＤ型フリップ−フロップ
（Ｄ−ＦＦ）３２１に供給される。カウンタ３１９は、
コンパレータ３１１にｍビット出力を提供し、ｍビット
のうちのｋ個の最下位ビット（ＬＳＢ）がコンパレータ
３１５に供給される。コンパレータ３１１は、カウンタ
３１９及びＮＯＲゲート３２３に供給される周波数ｆou
tの出力としてｍビットの比較結果を提供する。コンパ
レータ３１５はｋビットの比較結果をＮＯＲゲート３２
５に提供し、ＮＯＲ３２５の出力はＮＯＲゲート３２３
に供給される。ＮＯＲゲート３２３の出力は、Ｄ−ＦＦ
３２１のＤ入力に供給され、Ｄ−ＦＦ３２１のＱ出力
は、ＮＯＲゲート３２５及びカウンタ３１７に供給され
る。Ｄ−ＦＦ３２１のＱ出力に応答して、カウンタ３１
７は２つの分周比Ｐ及びＰ＋１のどちらかを選択する。
Ｐ＋１は２の累乗（Ｐ＋１＝２ k）である。
【００４４】ｍビットのコンパレータ３１１及びｋビッ
トのコンパレータ３１５の例は、図１３に示される３ビ
ットのコンパレータである。これは３つの排他的ＮＯＲ
（ＸＮＯＲ）ゲート及び１つのＡＮＤゲートを含む。一
方の入力Ｉｎ1の各データビットは各ＸＮＯＲゲートの
一方の入力端子に供給され、他方の入力Ｉｎ2の各デー
タビットは各ＸＮＯＲゲートの他方の入力端子に供給さ
れる。３つのＸＮＯＲゲートの出力がＡＮＤゲートに供
給され、ＡＮＤゲートの「１」及び「０」出力は２つの
入力が同一かどうかを表す。
【００４５】カウンタ３１９の出力のｍビットが値Ｍの
ｍビットと一致するとき、コンパレータ３１１のＡＮＤ
ゲートは「１」出力を生成する。同様に、コンバータ３
１３の出力のｋビットがカウンタ３１９の出力のｋ個の
ＬＳＢビットと一致するとき、ｋビットコンパレータの
ＡＮＤゲートは「１」出力を生成する。
【００４６】カウンタ３１９のリセット入力は同期して
いる。したがって、カウンタ３１９がＭに達するとき、
それはカウンタ３１７の出力における次の立ち上がりエ
ッジ上でリセットされる。カウンタ３１９はまたカウン
トシーケンスにおいて０までカウントするので、それは
法(モジュラス)Ｍ＋１を有する。換言すれば、１つの分
周器サイクルにＭ＋１個のＤＭＣサイクルがある。コン
パレータ３１１の出力はマルチ−モジュラス周波数分周
器の出力として使用される。
【００４７】サイクルが開始してカウンタ３１９がカウ
ント０であるとき、カウンタ３１７はＰまでカウントす
る。カウンタ３１９の出力のｋ個のＬＳＢが２k−Ｋ−
１に達すると、Ｄ−ＦＦ３２１はカウンタ３１７の出力
の次の立ち上がりエッジ上に設定される。それは、カウ
ンタ３１７をＰ＋１に設定する。それゆえ、カウンタ３
１７がＰまでカウントする回数は、各サイクルにおい
て、２k−Ｋとなる。これは図１４において明示されて
いる。
【００４８】時間の残りの期間に、各サイクル中におい
て、カウンタ３１７はＰ＋１に設定される。値Ｋは、０
から２k−１の一切の範囲において任意の値であること
ができる。Ｋが０の場合では、各サイクルでカウンタ３
１７は、Ｐまで２k回カウントする。Ｋが２k−１の場合
においては、カウンタ３１７は、各サイクルにおいてＰ
まで１回だけカウントする。
【００４９】カウンタ３１９がＭに達すると、カウンタ
３１９及びＤ−ＦＦ３２１は、カウンタ３１７の出力に
おける次の立ち上がり端においてリセットされ、そして
サイクルが繰り返す。したがって、分周器の全分周比Ｒ
divは、 Ｒdiv＝ｆin／ｆout＝(２k−Ｋ)Ｐ＋(Ｍ＋１−２k＋Ｋ)(Ｐ＋１) ＝Ｍ(Ｐ＋１)＋Ｋ＋Ｐ＋１−２k (6) で与えられる。
【００５０】Ｐ＋１は２kであるので、分周比Ｒdivは、 Ｒdiv＝ｆin／ｆout＝Ｍ（Ｐ＋１）＋Ｋ (7) 又は Ｒdiv＝ｆin／ｆout＝Ｍ（２k）＋Ｋ (8) のように簡素化される。
【００５１】したがって、図１２に示されるマルチ−モ
ジュラス分周器は複雑な参照用テーブルを必要とせず、
また既知の高速マルチ−モジュラス周波数分周器に含ま
れるＫカウンタが削除される。
【００５２】典型的には、マルチ−モジュラス周波数分
周器は、ＢｉＣＭＯＭデバイスで実現される。カウンタ
３１７はバイポーラトランジスタを用いて構成され、ｍ
ビットバイナリカウンタ３１９はＣＭＯＳ（相補型金属
酸化膜半導体）を用いて構成される。ＤＭＣ３１７の分
周比Ｐ＋１は２の累乗であるので、電力を消費する追加
のバイポーラフリップ−フロップは、カウンタ３１７の
高周波数入段のために必要とされない。
【００５３】図１５は、本発明の別の実施形態によるマ
ルチ−モジュラス周波数分周器のブロック図である。図
１５において、プログラム可能な分周比Ｎは、ｍ及びｋ
ビットでそれぞれ値Ｍ及びＫを表示する。比Ｎのｍ及び
ｋビットは、ｍビットコンパレータ３３１及びインバー
タ３３３にそれぞれ加えられる。値Ｋの全ビットは反転
され（１の補数）、２k−ｋ−１を表すｋビットは、ｋ
ビットコンパレータ３３５に供給される。
【００５４】周波数ｆinの入力信号は、周波数を分周す
るＤＭＣ３３７のクロックを計数する。カウンタ３３７
の出力は、ｍビットのバイナリカウンタ３３９及びＤ−
ＦＦ３４１のクロック入力に提供される。カウンタ３３
９はｍビットの出力をコンパレータ３３１に供給し、ｍ
ビットの内のｋ個のＬＳＢはコンパレータ３３５に供給
される。コンパレータ３３１は、カウンタ３３９及びＮ
ＯＲゲート３４３に供給される周波数ｆoutの出力とし
てｍビットの比較結果を提供する。コンパレータ３３５
は、ｋビットの比較結果をＮＯＲゲート３４５に提供し
て、ＮＯＲゲート３４５の出力は、ＮＯＲゲート３４３
に供給される。ＮＯＲゲート３４３の出力はＤ−ＦＦ３
４１のＤ入力に供給され、Ｄ−ＦＦ３４１のＱ出力はＮ
ＯＲゲート３４５及びＯＲゲート３４７に供給される。
ＯＲゲート３４７の出力はカウンタ３３７に供給され
る。カウンタ３３７の出力はまた、Ｄ−ＦＦ３４９のク
ロック入力に供給される。コンパレータ３３１の出力は
Ｄ−ＦＦ３４９のＤ入力に供給され、Ｄ−ＦＦ３４９の
Ｑ出力はＡＮＤゲート３５１に供給される。追加の単一
ビットＢsiはＡＮＤゲート３５１に供給され、ＡＮＤゲ
ート３５１の出力はＯＲゲート３４７に供給される。
【００５５】図１５及び図１２に示されるマルチ−モジ
ュラス周波数分周器の間の違いは、前者がＯＲゲート３
４７、Ｄ−ＦＦ３４９及びＡＮＤゲート３５１を含むこ
とである。両方のマルチ−モジュラス周波数分周器に共
通な回路の構成及び機能は同一である。
【００５６】Ｄ−ＦＦ３４１のＱ出力に応答して、カウ
ンタ３３７は２つの分周比Ｐ及びＰ＋１のどちらかを選
択する。Ｐ＋１は２の累乗である（Ｐ＋１＝２k）。
【００５７】単一ビットＢsiが論理「０」の場合では、
ＡＮＤゲート３５１の出力は「０」であり、ＯＲゲート
３４７はＤ−ＦＦ３４１の出力をカウンタ３３７のＰ／
Ｐ＋１制御入力に転送する。この場合に、回路は、図１
２の回路（すなわち、Ｎ分周器）と同じ様に動作する。
【００５８】単一ビットＢsiが論理「１」の場合では、
カウンタ３３９が０状態（図１４参照）であるとき、Ａ
ＮＤゲート３５１の出力は「１」であり、それはＯＲゲ
ート３４７を介してカウンタのＰ／Ｐ＋１制御入力に伝
達される。この場合に、ＤＭＣ３３７は、各サイクルに
つき１つの追加の状態についてＰ＋１までカウントさせ
られる。その結果は、マルチ−モジュラス分周器の分周
比が１つ増加するということ(すなわち、(Ｎ＋１)分周
器)になる。この型の分周器は、プログラム可能な整数
分周比Ｎのまわりの分数分周のために使用されることが
できる。
【００５９】図１６は、本発明の別の実施形態によるマ
ルチ−モジュラス周波数分周器のブロック図である。図
１６に示される分周器は、図１５に示される分周器に重
要でない修正を施したものである。図１６において、ｍ
ビットカウンタは非同期リセットを有する。分周器の出
力はＤ−ＦＦ３４９のＱ出力から提供される。また、出
力は、同期リセットを達成するためにカウンタ３３９に
供給される。リタイミング機能がＤ−ＦＦ３４９によっ
て実行される。カウンタリセットが非同期であるので、
カウンタ３３９は、それに対するリセット信号入力が１
である同じ間、そのままである。これによってカウンタ
３３９はＭ＋２で分周する。カウンタ３３９が「ハイ」
リセット入力信号を受けると、それは、カウント０の代
わりにカウント１にリセットして、その結果としてカウ
ンタ３３９はＭ＋１で分周する。 III．チャージポンプ回路 III−１．先行技術 図１に示されるように、ＣＰ回路１１５は、ＰＦＣ１１
３、ループフィルタ１１７、ＶＣＯ１１９、及び周波数
分周比Ｎを有するＦＢＤ１２１を有するＰＬＬに含まれ
る。周波数ｆrの参照信号は、ＰＦＣ１１３に供給され
る。ＶＣＯ１１９の出力信号は、周波数の分周された信
号をＰＦＣ１１３に提供するＦＢＤ１２１に供給され
る。参照信号と分周された信号との間の位相及び周波数
の差に応答して、ＰＦＣ１１３は入力(アップ信号ＵＰ
又ダウン信号ＤＮ)をＣＰ回路１１５に提供する。ＣＰ
回路１１５は、フィルタ１１７に供給する電流パルスに
ＰＦＣ出力パルスを変換する。フィルタ１１７の出力信
号は、ＶＣＯ１１９を駆動する。ネガティブフィードバ
ック(負帰還)がループ内に存在する。負帰還はＶＣＯ周
波数ｆoを調整し、それによってＰＦＣ１１３への２つ
の入力信号が同じ周波数及び位相を有するようになり、
この結果ＰＬＬは「ロック」される。信号ＣＰ回路１１
５は、アップ信号ＵＰ及びダウン信号ＤＮに応答して、
それぞれ、電流Ｉsoの電流ソース及び電流Ｉsiの電流シ
ンクとして動作する。
【００６０】ＣＰ回路１１５がロックされるとき、不感
帯を避けるために各サイクルにおける短い時間でソース
電流及びシンク電流の両方が流れる(米国特許第４，８
１４，７２６号)。チャージポンプ回路の出力における
リークがなければ、ソース及びシンク電流は完全に釣り
合わされている。そのような理想的なソース及びシンク
電流パルスは、結果的に、小突起のないＶＣＯ１１９か
らの合成された出力となる。チャージポンプ回路１１５
の出力にリークがあると、ＰＬＬの負帰還がシンク及び
ソース電流のターンオン時間をお互いに調整し、その結
果、平均のチャージポンプ出力電圧は一定のままであ
る。ソース電流及びシンク電流パルスは、同時に終了し
なければならない。ソース電流及びシンク電流の終了時
間の間に時間差が存在すると、ＰＬＬのフィードバック
によって、２つの電流の初期(初期設定)における時間差
が平均ＶＣＯ入力電圧を一定に保つように強制される。
【００６１】ソース電流及びシンク電流は同一の大きさ
を有するべきである。ミスマッチがあれば、ＰＬＬのフ
ィードバックは、平均ＶＣＯ制御電圧を一定に保つよう
に２つの電流の始動時間にミスマッチを引き起こす。Ｐ
ＬＬがロックされるとき、前述の不完全さのいずれか又
はそれらの組み合わせは、周波数ｆrの交流成分をＣＰ
回路１１５の出力に生じさせる。交流成分の周波数はＶ
ＣＯを変調する。フィルタ１１７の帯域幅は、交流成分
を減衰するように減少させることができる。しかしなが
ら、これはＰＬＬのスイッチング速度に関して負の効果
を有する。したがって、ＣＰ回路１１５におけるソース
電流及びシンク電流のパルスの間の時間及び振幅のミス
マッチ並びにリークを最小化することが必要である。
【００６２】いかなる電流源も有限の出力インピーダン
スを有する。チャージポンプ回路におけるシンク電流及
びソース電流は電流源によって生成される。シンク電流
源の両端の電圧はチャージポンプ出力電圧である。ソー
ス電圧は供給電圧からチャージポンプ電圧を引いたもの
である。ＰＬＬがロックされると、チャージポンプの出
力における電圧は合成されるＶＣＯ出力周波数に依存す
る。シンク電流及びソース電流の大きさの間のミスマッ
チは、チャージポンプ電圧に依存する。参照通過は、０
又は正の供給電圧に近いチャージポンプ電圧に対してよ
り悪くなる。チャージポンプ電圧は、一般に、０及び供
給電圧の間のいかなる値であり得るけれども、この範囲
の一部のみが参照通過の受け入れられるレベルに結果と
してなる。ＰＬＬ動作は、レールから離れたチャージポ
ンプ電圧を得るために限定されなければならない。受け
入れ可能な量の参照通過は、チャージポンプ出力に存在
する電圧の範囲に限界を設ける。これは、所与のＶＣＯ
の出力に存在する周波数の範囲に限界を設ける。したが
って、ミスマッチが受け入れ可能なチャージポンプ出力
での電圧範囲を最大化することが必要とされる。
【００６３】チャージポンプ回路において用いられるカ
スコードＦＥＴ電流源は、より高い出力インピーダンス
を提供する。しかしながら、カスコード電流源は高いコ
ンプライアンス電圧を有する。それは、低電圧の応用に
おいては耐えられない(F.YOUら,「An Improved Tail Cu
rrent Source for Low Voltage Applications」,IEEEJ.
Solid-State Circuits,Vol.32,No.8,August 1997,pp.11
73-1180)。 III−２．第１の実施形態 （Ａ）第１の実施形態の構成 図１７は、本発明の１つの実施形態に従うチャージポン
プ（ＣＰ）回路を示す。図１７において、ＰチャネルＦ
ＥＴ４１１のソース−ドレイン、ＮチャネルＦＥＴ４１
３のドレイン−ソース及び抵抗４１５が、電源電圧Ｖdd
（例えば、＋３．３ボルト）の端子４１７及び接地端子
の間に直列で接続されている。また、ＰチャネルＦＥＴ
４１９のソース−ドレイン、ＮチャネルＦＥＴ４２１の
ドレイン−ソース及び抵抗４２３が、端子４１７及び接
地端子の間に直列で接続されている。ＦＥＴ４１１及び
４１３のドレインの接続部並びにＦＥＴ４１９及び４２
１のドレインの接続部は、ＭＯＳ演算増幅器４２５の非
反転入力端子及び反転入力端子に接続され、ＭＯＳ演算
増幅器４２５の出力端子は、ＦＥＴ４１１のゲートに接
続されている。２つのＰチャネルＦＥＴ４２７及び４２
９は、端子４１７とＦＥＴ４１１のゲートとの間に直列
で接続されている。ＦＥＴ４２７のドレインとＦＥＴ４
２９のソースとの接続部は、ＦＥＴ４１９のゲートに接
続されている。インバータ４３１は、信号入力端子４３
３とＦＥＴ４２９のゲートとの間に接続されている。Ｆ
ＥＴ４２７のゲートは、端子４３３に接続されている。
ＦＥＴ４１３のソースはＭＯＳ演算増幅器４３５の反転
入力端子に接続され、ＭＯＳ演算増幅器４３５の非反転
入力端子は、参照電圧Ｖrefの端子４３７に接続されて
いる。増幅器４３５の出力端子及びＦＥＴ４１３のゲー
トはＰチャネルＦＥＴ４３９のソースに接続され、Ｐチ
ャネルＦＥＴ４３９のドレインはＮチャネルＦＥＴ４４
１のドレイン及びＦＥＴ４２１のゲートに接続されてい
る。ＦＥＴ４４１のソースは、接地端子に接続される。
インバータ４４３は、信号入力端子４４５とＦＥＴ４３
９及び４４１のゲートとの間に接続されている。ＦＥＴ
４１９及びＦＥＴ４２１のドレインの接続部は、外部回
路（例えば、ＰＬＬのＶＣＯ）のキャパシタを有するル
ープフィルタ４４９に接続されている出力端子４４７に
接続されている。ＰチャネルＦＥＴ２１１及びＦＥＴ２
１９のＷ／Ｌ（ゲートサイズ）比は、ＮチャネルＦＥＴ
２１３及びＦＥＴ２２１のＷ／Ｌ比よりも大きい。 （Ｂ）第１の実施形態の動作 パルス列ＵＰ及びＤＮは、位相／周波数コンパレータ
（図示せず）から信号入力端子４３１及び４４５にそれ
ぞれ供給される。参照電圧Ｖrefは、直流電源（図示せ
ず）によって電圧端子４３７に供給される。ＣＰ回路
は、フロートモード、電流ソースモード、及び電流シン
クモードにおいて動作し、端子４４７から外部回路に出
力電圧Ｖoを提供する。
【００６４】直列に接続されたＦＥＴ４１１及び４１３
においては、参照電流Ｉrefが参照電圧Ｖrefに応じて流
れる。ＭＯＳ演算増幅器４２５及び４３５の各々は、無
限大の入力抵抗を有しており、全電流Ｉrefが抵抗４１
５を通って流れる。ＦＥＴ４１１に流れる電流は、ＦＥ
Ｔ４１３に流れる電流と等しい。電流Ｉrefは、抵抗４
１５の両端に電圧降下Ｖｓを引き起こす。増幅器４２５
は、ＦＥＴ４１１及び４１３のドレインの接続部におけ
る電圧Ｖnと出力電圧Ｖoとの間の電圧差を増幅し、その
結果、ゲート電圧Ｖgsoは、その出力端子からＦＥＴ４
１１のゲートに提供される。同様に、増幅器４３５は、
電圧Ｖref及びＶsの間の電圧差を増幅し、ゲート電圧Ｖ
gsiをＦＥＴ４１３のゲートに提供する。それゆえ、直
列に接続されたＦＥＴ４１１及び４１３に流れる電流Ｉ
refもまた、参照電圧Ｖrefに依存する。直列に接続され
たＦＥＴ４１１及び４１３に流れる参照電流Ｉrefは、
増幅器４３５によって提供される負帰還(ネガティブフ
ィードバック)によって設定される。増幅器４２５及び
４３５の高い入力抵抗のため、Ｖs＝Ｖref及びＩref＝
Ｖref／Ｒ415と仮定される。Ｒ415は抵抗４１５の抵抗
値である。
【００６５】（ｉ）電流シンクモード（出力減少モー
ド） 出力電圧Ｖｏが減少することが要求される場合では、パ
ルス列ＤＮが端子４４５に供給されて、パルスＵＰは供
給されない。パルスＤＮが高い期間中、ＦＥＴ４３９及
び４４１は、それぞれ導通及び非道通である。電圧Ｖgs
iは、電圧差(Ｖref−Ｖs)の増幅された電圧であり、電
圧Ｖgsiは、ＦＥＴ４１３のゲートと、導通ＦＥＴ４３
９を通ってＦＥＴ４２１のゲートとに供給される。電圧
Ｖgsiに応じてＦＥＴ４２１に流れる電流Ｉsiは、ＦＥ
Ｔ４１１及び４１３に流れる参照電流Ｉrefのミラーさ
れた（すなわち、増倍された）電流である。電流Ｉsi
は、フィルタ４４９から吸い込まれ、そのキャパシタか
ら放電される。したがって、出力電圧Ｖｏは、パルスＤ
Ｎが高い期間中に減少する。
【００６６】増幅器４２５は、電流シンクモードにおけ
る電圧差（Ｖn−Ｖo）を検出する。増幅器４２５によっ
て提供されるネガティブフィードバックは、電圧Ｖnが
電圧Ｖoに等しいということを保証する。ＦＥＴ４１３
のドレイン−ソース電圧は、ＦＥＴ４２１のドレイン−
ソース電圧に等しい。それゆえ、ＦＥＴ４２１に流れる
電流Ｉsiは、ＦＥＴ４１３を流れる電流Ｉrefに等価で
ある。
【００６７】（ｉｉ）電流ソースモード（出力増加モー
ド） 出力電圧Ｖｏが増加することが要求される場合では、パ
ルス列ＵＰが端子４３３に供給され、パルスＤＮは供給
されない。パルスＵＰが高い期間中、ＦＥＴ４２９及び
４２７は、それぞれ導通及び非道通である。参照電流Ｉ
refは、直列に接続されたＦＥＴ４１１及び４１３に流
れる。電圧差（Ｖn−Ｖo）は、増幅器４２５によって増
幅され、その増幅された出力電圧Ｖgsoは、導通ＦＥＴ
４２９を通ってＦＥＴ４１９のゲートに供給される。電
圧Ｖgsoに応じて、電流ＩsoはＦＥＴ４１９に流れる。
電流Ｉsoは、参照電流Ｉrefのミラーされた電流であ
る。電流Ｉsoは、フィルタ４４９に供給元から与えら
れ、そのキャパシタを充電する。したがって、パルスＵ
Ｐが高い期間中、出力電圧Ｖoは増加する。
【００６８】増幅器４２５は、電流ソースモードにおけ
る電圧差（Ｖn−Ｖo）を検出する。増幅器４２５によっ
て提供されるネガティブフィードバックは、電圧Ｖnが
電圧Ｖoに等しいことを保証する。ＦＥＴ４１１のドレ
イン−ソース電圧は、ＦＥＴ４１９のドレイン−ソース
電圧と等しい。それゆえ、ＦＥＴ４１９を流れる電流Ｉ
soは、ＦＥＴ４１１に流れる電流Ｉrefに等価である。
【００６９】（ｉｉｉ）フロートモード フロートモードでは、端子４３３及び４４５にパルスが
存在しない。パルスＵＰが低いので、ＦＥＴ４２７及び
４２９は、それぞれ、導通及び非導通である。パルスＤ
Ｎが低いので、ＦＥＴ４３９及び４４１は、それぞれ、
非導通及び導通である。電圧Ｖddは、導通ＦＥＴ４２７
を介してＦＥＴ４１９のゲートに供給され、接地電位
は、導通ＦＥＴ４４１を介してＦＥＴ４２１のゲートに
供給される。ＦＥＴ４１９及び４２１は非導通であり、
直列に接続されたＦＥＴ４１９及び４２１に電流は流れ
ない。フィルタ４４９への電流供給及びフィルタ４４９
からの電流吸い込みのどちらも生じない。電圧Ｖoは、
フィルタ４４９において以前に出現した電荷に依存す
る。
【００７０】ＦＥＴ４１９及び４２１のＷ／Ｌ比が、そ
れぞれ、ＦＥＴ４１１及び４１３のＷ／Ｌ比のＸ倍であ
り、Ｒ423がＲ415のＸ倍である場合では、電流Ｉso及び
Ｉsiは電流ＩprのＸ倍（比例）である。１ｍＡのシンク
電流Ｉso及びソース電流Ｉsiを提供するために、１００
μＡの初段の電流Ｉprの場合、例示は、 Ｒ415 ：１ｋΩ ＦＥＴ４１３：Ｗ／Ｌ＝１０／１ ＦＥＴ４１１：Ｗ／Ｌ＝１５／１ Ｖｒｅｆ ：１００ｍＶ Ｒ423 ：１００Ω ＦＥＴ４２１：Ｗ／Ｌ＝１００／１ ＦＥＴ４１９：Ｗ／Ｌ＝１５０／１ である。 III−３．第２の実施形態 図１８は、本発明による別の実施形態によるＣＰ回路を
表す。ＣＰ回路は、コンパレータ５１１及びＦＥＴ５１
３のスタートアップ(起動)回路をさらに含む。コンパレ
ータ５１１の非反転入力端子は、参照電圧の半分Ｖref
／２の電圧端子に接続されている。コンパレータ５１１
の反転入力端子は、増幅器４３５の反転入力端子に接続
されている。コンパレータ５１１の出力端子はＦＥＴ５
１３のゲートに接続され、ＦＥＴ５１３のソース及びド
レインは、それぞれ、ＦＥＴ４２９のドレイン及び接地
端子に接続される。
【００７１】ＣＰ回路がまず電源投入されると、電圧Ｖ
n及びＶoは零である。増幅器４２５は、その入力におけ
る零の差動電圧を持つＦＥＴ４１１を導通させることが
できない場合がある。電圧Ｖn及びＶoが零であると、抵
抗４１５の両端の電圧Ｖsも零である。コンパレータ５
１１の出力電圧は高く、その結果、ＦＥＴ５１３は導通
される。ＦＥＴ４１１のゲートは、接地電位に引かれ、
導通される。また、ＦＥＴ５１３は増幅器４３５の出力
電圧によって導通され、導通ＦＥＴ４１１及び４１３に
電流が流れる。ＰＦＣからのアップパルスＵＰに応答し
て、ＦＥＴ４１９は電流Ｉsoを出力フィルタ４４９に供
給し、その結果として出力電圧Ｖoは増加する。スター
トアップ回路は、ＣＰ回路が適切に起動して通常の動作
状態を確実に達成する。通常状態の下では、抵抗４１５
の両端の電圧ＶsはＶrefであり、それゆえコンパレータ
の出力は低い。スタートアップ回路はＣＰ回路の動作に
影響しない。
【００７２】本発明の特定の実施形態が詳細に記述され
たけれども、請求項に規定された本発明の範囲から逸脱
することなく、数々の変更、修正及び適用がなされるこ
とが認識されるであろう。
【００７３】
【発明の効果】以上、図面を参照しながら詳細に説明し
たように、本発明によれば、改良されたＰＬＬ周波数シ
ンセサイザ、マルチ−モジュラス周波数分周器、及びチ
ャージポンプ回路が提供された。
【図面の簡単な説明】
【図１】図１は、既知のＰＬＬ周波数シンセサイザのブ
ロック図である。
【図２】図２は、典型的なＰＬＬループ利得を周波数の
関数として図示する図面である。
【図３】図３は、通常モード及びスピードアップモード
における位相誤差を持つ図１のＰＬＬのチャージポンプ
出力を図示する図面である。
【図４】図４は、本発明の一実施の形態に従うＰＬＬ周
波数シンセサイザのブロック図である。
【図５】図５は、図４に示されるプログラム可能なデュ
アル−モジュラス分周器のブロック図である。
【図６】図６は、図５に示されるアキュムレータのブロ
ック図である。
【図７】図７は、図４に示される別のプログラム可能な
デュアル−モジュラス分周器のブロック図である。
【図８】図８は、図７に示されるアキュムレータのブロ
ック図である。
【図９】図９は、図５に示されるプログラム可能なデュ
アル−モジュラスカウンタのブロック図である。
【図１０】図１０は、図７に示されるプログラム可能な
デュアル−モジュラスカウンタのブロック図である。
【図１１】図１１は、図４のＰＬＬのチャージポンプ出
力を図示する図面である。
【図１２】図１２は、本発明の一実施の形態に従うマル
チ−モジュラス周波数分周器のブロック図である。
【図１３】図１３は、図１２に示されるマルチ−モジュ
ラス周波数分周器において用いられる３ビットのコンパ
レータのブロック図である。
【図１４】図１４は、バイナリカウンタの状態を図示す
る図面である。
【図１５】図１５は、本発明の別の実施の形態に従うマ
ルチ−モジュラス周波数分周器のブロック図である。
【図１６】図１６は、本発明の別の実施の形態に従うマ
ルチ−モジュラス周波数分周器のブロック図である。
【図１７】図１７は、本発明の一実施の形態に従うチャ
ージポンプ回路の概要図である。
【図１８】図１８は、本発明の別の実施の形態に従うチ
ャージポンプ回路の概要図である。
【符号の説明】
１１１…ＲＦＤ、１１３…ＰＦＤ、１１５…ＣＰ回路、
１１７…ループフィルタ １１９…ＶＣＯ、１２１…ＦＢＤ、１３１…ＰＤＭＤ、
１３３…ＰＦＤ、１３５…ＰＤＭＤ、１３７…ＣＰ回
路、１３９、４４９…ループフィルタ、１４１…ＶＣ
Ｏ、１５１0〜１５１6、１７１0〜１７１7…マルチプレ
クサ、１５３…ＰＤＭＣ、１５５…アキュムレータ、１
６１、１８１…半加算器、１６３、１８３…全加算器、
１６５、１６７、１８５、１８７…ＦＦ、１７３…ＰＤ
ＭＣ、１７５…アキュムレータ、１９１、１９５、２２
１、２２５、３１１、３１５、３３１、３３５、５１１
…コンパレータ、１９７、２２７、３１７、３３７デュ
アル−モジュラスカウンタ、１９７、２２７、３１７、
１９９、３３９、２２９、３１９…バイナリカウンタ、
２０１、２０９、２３１、２３９、３２１、３４９、３
４１…Ｄ−ＦＦ、４１１、４１９、４２７、４３９、４
２９…ＰチャネルＦＥＴ、４１３、４４１、４２１…Ｎ
チャネルＦＥＴ、４１５、４２３…抵抗、４１７…電源
電圧端子、４２５、４３５…ＭＯＳ演算増幅器、４３
３、４４５…入力端子、４３７…参照電圧端子、４４７
…出力端子、５１３…ＦＥＴ、５１５…1/2参照電圧端
子
───────────────────────────────────────────────────── フロントページの続き (71)出願人 390023157 ＴＨＥ ＷＯＲＬＤ ＴＲＡＤＥ ＣＥＮ ＴＲＥ ＯＦ ＭＯＮＴＲＥＡＬ，ＭＯＮ ＴＲＥＡＬ，ＱＵＥＢＥＣ Ｈ２Ｙ３Ｙ ４，ＣＡＮＡＤＡ (72)発明者 ナヴィッド フォルディ カナダ， ケー１ワイ ４エル９ オンタ リオ， オタワ， ヒンチェイ アヴェニ ュー 100， アパートメント 1421

Claims (44)

    【特許請求の範囲】
  1. 【請求項１】 参照信号に位相同期される周波数制御さ
    れた出力信号を提供するためのフェーズ−ロックトルー
    プ（ＰＬＬ）周波数シンセサイザであって、 供給される周波数制御信号の電圧に応答して該出力信号
    を発生するための発振手段を備え、 該参照信号の周波数を第１の分周比によって分周し、且
    つ第１の分周された周波数の信号を供給するための第１
    の分周手段を備え、該第１の分周比は第１のモードにお
    いて設定され第２のモードにおいて減少され、 該発振手段の該出力信号の周波数を第２の分周比によっ
    て分周し、第２の分周された周波数の信号を供給するた
    めの第２の分周手段を備え、該第２の分周比は該第１の
    モードにおいて設定され該第２のモードにおいて減少さ
    れ、 該第１及び第２の分周された周波数の信号の間の位相／
    周波数の差に応答して該周波数制御信号を発生するため
    の電圧手段を備え、該周波数制御信号は該発振手段に供
    給され、それによって、該出力信号の周波数は変化し該
    出力信号は該参照信号に位相同期される、シンセサイ
    ザ。
  2. 【請求項２】 該第１及び第２の分周手段は、モードの
    変化の時に、該第１及び第２の分周比を同じ因子によっ
    て変更される、請求項１に記載のシンセサイザ。
  3. 【請求項３】 該第１及び第２の分周比は同時に変更さ
    れる、請求項２に記載のシンセサイザ。
  4. 【請求項４】 該電圧手段は、該第１及び第２の分周さ
    れた周波数の信号の間の位相／周波数の差に応答して電
    流信号を発生するための手段と、該周波数制御信号を供
    給するために該電流信号を電圧信号に変換する手段と、
    を備える請求項１に記載のシンセサイザ。
  5. 【請求項５】 入力信号に応答を示し出力を供給するた
    めのデュアル−モジュラスカウンタを備え、該デュアル
    −モジュラスカウンタは、分周比Ｐ及びＰ＋１のいずれ
    かによって該入力信号の周波数を分周し、Ｐ＋１は２の
    累乗であり、該出力は分周された周波数を有し、 該デュアル−モジュラスカウンタからの該出力に応答を
    示すバイナリカウント手段を備え、該バイナリカウント
    手段は、そのカウント状態を表すバイナリデータを提供
    し、 入力分周比を表すバイナリデータを該バイナリカウント
    手段の該カウント状態を表す該バイナリデータと比較す
    るためのデータ比較手段を備え、 該データ比較手段からの比較結果に応答して該デュアル
    −モジュラスカウンタの分周比を選択するための選択手
    段を備える、マルチ−モジュラス周波数分周器。
  6. 【請求項６】 該バイナリカウント手段は、該カウント
    状態を表すｍビットバイナリデータを提供するｍビット
    バイナリカウンタを備える、請求項５に記載のマルチ−
    モジュラス周波数分周器。
  7. 【請求項７】 該データ比較手段は、 該入力分周比のバイナリデータを、第１の値を表すｍビ
    ットの第１のバイナリデータと、第２の値を表すｋビッ
    トの第２のバイナリデータとに分離するための手段と、 該第２のバイナリデータの補数を提供するための補数手
    段と、を備える請求項６に記載のマルチ−モジュラス周
    波数分周器。
  8. 【請求項８】 該データ比較手段は、 該第１の値を表すｍビットの該第１のバイナリデータ
    と、該カウント状態を表す該ｍビットバイナリデータを
    比較するための第１の比較手段と、 該カウント状態を表す該ｍビットバイナリデータのうち
    のｋ最下位ビットを、該第２のバイナリデータの補数と
    比較するための第２の比較手段と、をさらに備える請求
    項７に記載のマルチ−モジュラス周波数分周器。
  9. 【請求項９】 該選択手段は、該データ比較手段の比較
    結果に応答して、該第１及び第２の分周比から該デュア
    ル−モジュラスカウンタの分周比を決定するための応答
    手段を備える、請求項８に記載のマルチ−モジュラス周
    波数分周器。
  10. 【請求項１０】 該応答手段は、該第１及び第２の分周
    比のどちらかを選択するためのフリップ−フロップを備
    える、請求項９に記載のマルチ−モジュラス周波数分周
    器。
  11. 【請求項１１】 該補数手段は複数のインバータを備え
    る、請求項７に記載のマルチ−モジュラス周波数分周
    器。
  12. 【請求項１２】 該第１及び第２の比較手段は複数の排
    他的ＮＯＲゲートを備える、請求項８に記載のマルチ−
    モジュラス周波数分周器。
  13. 【請求項１３】 該排他的ＮＯＲゲートの出力からのＡ
    ＮＤ出力を供給するためのＡＮＤゲートをさらに備え
    る、請求項１２に記載のマルチ−モジュラス周波数分周
    器。
  14. 【請求項１４】 該応答手段は、該デュアル−モジュラ
    スカウンタのための該分周比の選択のタイミングを決定
    するためのタイミング手段を備える、請求項９に記載の
    マルチ−モジュラス周波数分周器。
  15. 【請求項１５】 該タイミング手段は、 該デュアル−モジュラスカウンタの出力によって同期駆
    動される第１のフリップ−フロップと、 該デュアル−モジュラスカウンタについての該分周比の
    選択のタイミングを決定する論理信号を発生するため
    に、該フリップ−フロップの出力と該データ比較手段の
    出力とを論理的に組み合わせるための第１の論理手段と
    を備える請求項１４に記載のマルチ−モジュラス周波数
    分周器。
  16. 【請求項１６】 該タイミング手段は、 該デュアル−モジュラスカウンタの出力によって同期駆
    動される第２及び第３のフリップ−フロップと、 該デュアル−モジュラスカウンタについての該分周比の
    選択のタイミングを決定する論理信号を発生するため
    に、該第２及び第３のフリップ−フロップの出力と該デ
    ータ比較手段の出力とを論理的に組み合わせるための第
    ２の論理手段と、を備える請求項１４に記載のマルチ−
    モジュラス周波数分周器。
  17. 【請求項１７】 該第２の論理手段は、該第３のフリッ
    プ−フロップの出力と追加のビット信号とを受けるため
    のＡＮＤゲートを備える、請求項１４に記載のマルチ−
    モジュラス周波数分周器。
  18. 【請求項１８】 該追加のビット信号は単一ビット信号
    を備える、請求項１７に記載のマルチ−モジュラス周波
    数分周器。
  19. 【請求項１９】 該第２の比較手段の比較結果はｍビッ
    トのバイナリカウンタを同期的にリセットする、請求項
    ８に記載のマルチ−モジュラス周波数分周器。
  20. 【請求項２０】 該第２の比較手段の比較結果は該タイ
    ミング手段に提供されると共に、当該マルチ−モジュラ
    ス周波数分周器の出力として提供される、請求項１６に
    記載のマルチ−モジュラス周波数分周器。
  21. 【請求項２１】 該第３のフリップ−フロップはＤ型で
    あり、 該第２の比較手段の比較結果は該第３のフリップ−フロ
    ップの該Ｄ入力に提供され、該第３のフリップ−フロッ
    プの出力は、当該マルチ−モジュラス周波数分周器の出
    力として提供されると共に、該ｍビットバイナリカウン
    タを非同期的にリセットする、請求項１６に記載のマル
    チ−モジュラス周波数分周器。
  22. 【請求項２２】 該第３のフリップ−フロップの出力
    は、１までカウントするために該ｍビットのバイナリカ
    ウンタを非同期的にリセットする、請求項２１に記載の
    マルチ−モジュラス周波数分周器。
  23. 【請求項２３】 該デュアル−モジュラスカウンタはバ
    イポーラトランジスタデバイスを用いて構成され、該ｍ
    ビットバイナリカウンタはＣＭＯＳデバイスを用いて構
    成される、請求項６に記載のマルチ−モジュラス周波数
    分周器。
  24. 【請求項２４】 該バイポーラトランジスタデバイス及
    び該ＣＭＯＳデバイスはＢｉＣＭＯＳ回路において実現
    されている、請求項２３に記載のマルチ−モジュラス周
    波数分周器。
  25. 【請求項２５】 外部回路に電流を発し該外部回路から
    電流を吸い込むための電流ミラーと、該電流ミラーに流
    れる電流を制御するための制御手段とを備えるチャージ
    ポンプ回路であって、 該電流ミラーは、 第１及び第２のトランジスタを備える第１のトランジス
    タ手段を備え、該第１及び第２のトランジスタの各々は
    入力制御電極及び他の２つの電極を有し、該両方のトラ
    ンジスタの該他の２つの電極は直列に接続され、 第３及び第４のトランジスタを備える第２のトランジス
    タ手段を備え、該第３及び第４のトランジスタの各々は
    入力制御電極及び他の２つの電極を有し、該両方のトラ
    ンジスタの該他の２つの電極は直列に接続され、該第２
    のトランジスタ手段は該外部回路への電流を発し該外部
    回路からの電流を吸い込み、 該制御手段は、 該第１及び第２のトランジスタ手段からの第１及び第２
    の電圧の間の差に応答して、該第１のトランジスタの該
    入力制御電圧に第１の信号を提供するための第１のトラ
    ンジスタ制御手段と、 参照電圧に応答して、該第２のトランジスタの該入力制
    御電圧に第２の信号を提供するための第２のトランジス
    タ制御手段と、 制御信号に応答して、該第３及び第４のトランジスタの
    該入力制御電極に該第１及び第２の信号を供給するため
    の信号入力手段と、を備えるチャージポンプ回路。
  26. 【請求項２６】 該第１のトランジスタ制御手段は、該
    第１及び第２のトランジスタ手段から該第１及び第２の
    電圧をそれぞれ受け、且つ該第１の信号を供給するため
    の第１のフィードバック手段を備え、それによって、該
    第１の信号に応答して、該第１及び／又は第２の電圧が
    お互いに釣り合うように可変に制御される、請求項２５
    に記載のチャージポンプ回路。
  27. 【請求項２７】 該第１のフィードバック手段は、該第
    １及び第２の電圧を受けるための非反転入力端子及び反
    転入力端子を有する演算増幅器を備える請求項２６に記
    載のチャージポンプ回路。
  28. 【請求項２８】 該非反転入力端子は、該第１の電圧を
    受けるために該第１及び第２のトランジスタの接続部に
    接続され、該第２の電圧を受けるために該反転入力端子
    は、該第３及び第４のトランジスタの接続部に接続され
    ている、請求項２７に記載のチャージポンプ回路。
  29. 【請求項２９】 該演算増幅器は該第１及び第２の電圧
    の間の電圧差に正比例する該第１の信号を提供する、請
    求項２８に記載のチャージポンプ回路。
  30. 【請求項３０】 該第２のトランジスタ制御手段は、該
    第１の電圧に応答する第３の電圧及び該参照電圧を受
    け、且つ該第２の信号を供給するための第２のフィード
    バック手段を備え、それによって、該第３の電圧は、該
    第２の信号に応答して、該参照電圧に釣り合うように可
    変に制御される、請求項２５に記載のチャージポンプ回
    路。
  31. 【請求項３１】 該第１のトランジスタ手段は、該第３
    の電圧を供給するように該第１及び第２のトランジスタ
    と直列に接続される検出手段を備える、請求項２５に記
    載のチャージポンプ回路。
  32. 【請求項３２】 該第２のフィードバック手段は、該参
    照電圧及び該第３の電圧を受けるための非反転入力端子
    及び反転入力端子を有する演算増幅器を備える、請求項
    ３１に記載のチャージポンプ回路。
  33. 【請求項３３】 該検出手段は抵抗素子を備える、請求
    項３２に記載のチャージポンプ回路。
  34. 【請求項３４】 該信号入力手段は、第１及び第２の制
    御信号に応答して、該第１及び第２の信号を該第３及び
    第４のトランジスタにそれぞれ供給するための第１及び
    第２の供給手段を備える、請求項２５に記載のチャージ
    ポンプ回路。
  35. 【請求項３５】 該第１の供給手段は、該第１の制御信
    号に応答して該第３のトランジスタを導通及び非導通に
    するための第１の切替手段を備える、請求項３４に記載
    のチャージポンプ回路。
  36. 【請求項３６】 該第２の供給手段は、該第２の制御信
    号に応答して該第４のトランジスタを導通及び非導通に
    するための第２の切替手段を備える、請求項３４に記載
    のチャージポンプ回路。
  37. 【請求項３７】 その内部に起動電流を流すために該第
    １のトランジスタ手段を初期化するためのスタートアッ
    プ手段をさらに備える、請求項２５に記載のチャージポ
    ンプ回路。
  38. 【請求項３８】 該スタートアップ手段は、該第１のト
    ランジスタ手段を初期化するために該第１のトランジス
    タを導通するための導通手段を備える、請求項３７に記
    載のチャージポンプ回路。
  39. 【請求項３９】 該導通手段は、始動の参照電圧と該第
    １のトランジスタ手段の該第１の電圧との間の電圧差に
    応答して導通信号を提供するための手段を備える、請求
    項３８に記載のチャージポンプ回路。
  40. 【請求項４０】 該第１及び第３のトランジスタは第１
    のチャネル型ＦＥＴであり、該第２及び第４のトランジ
    スタは第２のチャネル型ＦＥＴである、請求項２５に記
    載のチャージポンプ回路。
  41. 【請求項４１】 該第１及び第２のチャネル型はＰチャ
    ネル及びＮチャネルである、請求項４０に記載のチャー
    ジポンプ回路。
  42. 【請求項４２】 該ＦＥＴは金属酸化物半導体トランジ
    スタである、請求項４０に記載のチャージポンプ回路。
  43. 【請求項４３】 該第１の制御信号は電流ソースモード
    において供給される、請求項３４に記載のチャージポン
    プ回路。
  44. 【請求項４４】 該第２の制御信号は電流シンクモード
    において供給される、請求項３４に記載のチャージポン
    プ回路。
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