JP4220843B2 - 低域ろ波回路およびフィードバックシステム - Google Patents
低域ろ波回路およびフィードバックシステム Download PDFInfo
- Publication number
- JP4220843B2 JP4220843B2 JP2003185573A JP2003185573A JP4220843B2 JP 4220843 B2 JP4220843 B2 JP 4220843B2 JP 2003185573 A JP2003185573 A JP 2003185573A JP 2003185573 A JP2003185573 A JP 2003185573A JP 4220843 B2 JP4220843 B2 JP 4220843B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- voltage
- capacitive element
- circuit
- capacitive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 claims description 58
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 238000001914 filtration Methods 0.000 claims description 7
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 35
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- NAWXUBYGYWOOIX-SFHVURJKSA-N (2s)-2-[[4-[2-(2,4-diaminoquinazolin-6-yl)ethyl]benzoyl]amino]-4-methylidenepentanedioic acid Chemical compound C1=CC2=NC(N)=NC(N)=C2C=C1CCC1=CC=C(C(=O)N[C@@H](CC(=C)C(O)=O)C(O)=O)C=C1 NAWXUBYGYWOOIX-SFHVURJKSA-N 0.000 description 1
- 241001385733 Aesculus indica Species 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/01—Frequency selective two-port networks
- H03H7/06—Frequency selective two-port networks including resistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/12—Frequency selective two-port networks using amplifiers with feedback
- H03H11/1213—Frequency selective two-port networks using amplifiers with feedback using transistor amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/12—Frequency selective two-port networks using amplifiers with feedback
- H03H11/126—Frequency selective two-port networks using amplifiers with feedback using a single operational amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/40—Impedance converters
- H03H11/405—Positive impedance converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Filters And Equalizers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、低域ろ波回路に関するものであり、特に、位相同期回路や遅延ロックループ回路などのフィードバックシステムにおけるループフィルタとしての使用に好適な低域ろ波回路の技術に属する。
【０００２】
【従来の技術】
フィードバックシステム、特に、位相同期回路（以下、「ＰＬＬ」と称する）は、今や、半導体集積回路システムにおける必須の構成要素となっており、ほとんどすべてのＬＳＩに搭載されている。また、その応用範囲は、通信機器を始め、マイクロプロセッサ、ＩＣカードなど、さまざまな分野にわたっている。
【０００３】
図１４は、一般的なチャージポンプ型ＰＬＬの構成を示す。同図を参照しながら、ＰＬＬの概要を説明する。位相比較器１０は、ＰＬＬに与えられる入力クロックＣＫｉｎと帰還クロックＣＫｄｉｖとの位相差を比較し、この位相差に応じたアップ信号ＵＰおよびダウン信号ＤＮを出力する。チャージポンプ回路２０は、アップ信号ＵＰおよびダウン信号ＤＮに基づいて、電流Ｉｐを出力（吐き出しまたは吸い込み）する。ループフィルタ３０は、電流Ｉｐを平滑化し、電圧Ｖｏｕｔとして出力する。電圧制御発振器４０は、電圧Ｖｏｕｔに基づいて、ＰＬＬの出力クロックＣＫｏｕｔの周波数を変化させる。分周器５０は、出力クロックＣＫｏｕｔをＮ分周し、帰還クロックＣＫｄｉｖとして位相比較器１０にフィードバックする。以上の動作の繰り返すうちに、出力クロックＣＫｏｕｔは次第に所定の周波数に収束し、ロックされる。
【０００４】
上記のＰＬＬの構成要素のうち、ループフィルタ３０は特に重要な要素である。ループフィルタ３０のフィルタ特性によって、ＰＬＬの応答特性が決定されると言ってよい。
【０００５】
図１５は、一般的なループフィルタを示す。このうち（ａ）は受動フィルタであり、（ｂ）は能動フィルタである。両者は互いに等価変換が可能であり、その伝達特性は等しい。同図からわかるように、ループフィルタ３０は、受動タイプおよび能動タイプの別を問わず、実質的には、抵抗素子と容量素子と組み合わせによる低域ろ波回路である。
【０００６】
ところで、ＰＬＬの制御理論によると、ＰＬＬの応答帯域幅は、最大でも入力クロックの１０分の１程度の周波数にすることが好ましいとされている。この理論に従うと、比較的低い周波数の基準クロックを入力とするＰＬＬでは、ループフィルタのカットオフ周波数を低くして、応答帯域幅を狭くする必要がある。したがって、従来のＰＬＬにおけるループフィルタは、比較的大きな時定数、すなわちＣＲ積を有している。大きなＣＲ積を実現するには、容量素子を大きくするのが一般的である。
【０００７】
しかし、容量素子を大きくすることは回路規模増大の要因となる。これは、特に、多数のＰＬＬを備えた半導体集積回路、たとえば、マイクロプロセッサなどでは深刻な問題となる。また、特に、ＩＣカードでは、信頼性の観点から、カードの厚さ以上の部品を実装することは避けなければならず、大型の容量素子の外付けといった対策を講じることは実質不可能である。そこで、ループフィルタの容量素子を小さくするために、従来、次のような手段が講じられている。
【０００８】
第１の例は、通常は直列接続されている容量素子および抵抗素子を分離してループフィルタを構成し、これら素子に個別の電流を与え、それぞれに生じた電圧を加算回路で加算して出力するというものである（たとえば、特許文献１参照）。これによると、容量素子に与える電流を抵抗素子に与える電流よりも小さくすることにより、従来と同等のフィルタ特性を維持しつつ、相対的に容量素子の小型化が可能となる。
【０００９】
第２の例は、本願の筆頭発明者による特許出願（特願２００３―１２１６４７号、以下、「先願」と称する）に開示されたループフィルタである。図１６は、先願に開示されたループフィルタの一例を示す。このループフィルタは、電流Ｉｐを所定比に内分した２系統の電流を入力する。具体的には、ループフィルタは、入力端ＩＮ１およびＩＮ２からそれぞれ電流Ｉｐ／１０および９Ｉｐ／１０を入力する。そして、容量素子３１および抵抗素子３２間に生じた電圧を出力する。これにより、図１５（ａ）に示した受動フィルタと等価の伝達特性を確保しつつ、容量素子３１の大幅な縮小が可能となる。
【００１０】
【特許文献１】
特許第２７７８４２１号公報（第３頁、第１図）
【００１１】
【発明が解決しようとする課題】
しかし、上記第１の例では、受動タイプのループフィルタを構成する場合であっても加算回路が必要となるため、その分、回路面積が増大し、回路の複雑度も増すという問題がある。一方、上記第２の例では、加算回路を必要としないため回路面積および回路複雑度の増大といった問題は生じないが、入力端ＩＮ２の電位が接地電位に極めて近くなることに起因してさまざまな問題が生じるおそれがある。
【００１２】
まず、入力端ＩＮ２の電位が接地電位に近くなってしまうと、入力端ＩＮ２への電流の供給／停止を制御するＭＯＳトランジスタ（図示せず）が安定して動作できなくなる。このため、入力端ＩＮ２に正確に定電流を与えることができなくなり、低域ろ波回路の動作が不安定になるおそれがある。
【００１３】
また、入力端ＩＮ２の電位が接地電位に近くなることによって、容量素子３３の両端に印加される電圧が極めて小さくなってしまい、容量素子３３にＭＯＳ容量を用いることが困難となる。ＭＯＳ容量は、閾値電圧以上の電圧が印加されないと容量値が低下し、容量として機能しなくなるおそれがある。
【００１４】
今日、ＰＬＬはデジタル回路に多く用いられているが、デジタル回路の製造プロセスには容量プロセスが含まれていないことが多い。このため、容量素子の外付けができないという制約の下では、ＰＬＬのループフィルタにおける容量素子は、ＭＯＳ容量を用いて構成することとなる。しかし、上述したように、先願に開示されたループフィルタの場合、容量素子３３にＭＯＳ容量を用いることが困難である。このため、たとえば、配線間容量などを用いて容量素子３３を構成することとなり、これは回路面積の増大要因となる。
【００１５】
上記問題に鑑み、本発明は、低域ろ波回路について、従来と同等のフィルタ特性を保ちつつ、容量素子の小型化を図り、安定的に動作可能にすることを課題とする。さらに、そのような低域ろ波回路を、ＭＯＳ容量を用いて構成することを課題とする。また、本発明は、そのような低域ろ波回路をループフィルタとして備えたフィードバックシステムの提供を課題とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するために本発明が講じた第１の手段は、低域ろ波回路として、第１の容量素子と、抵抗素子および一端が当該抵抗素子の一端に接続された電源を有し、当該抵抗素子の他端および当該電源の他端のいずれか一方を第１端、他方を第２端として、当該第１端に前記第１の容量素子の一端が接続され、当該第２端に接地電位が与えられた素子ブロックと、前記素子ブロックに並列に接続された第２の容量素子と、前記第１の容量素子の他端に接続され、第１の電流を受ける第１の入力端と、前記第１の容量素子および素子ブロックの接続箇所に接続され、０＜α＜１として、前記第１の電流の（１−α）／α倍の第２の電流を受ける第２の入力端とを備え、前記第１の容量素子の他端に生じた電圧を出力するものとする。
【００１７】
これによると、第１の容量素子に流れる電流を、素子ブロックおよび第２の容量素子に流れる電流よりも小さくすることができる。すなわち、第１の容量素子に流れる電流に、第２の入力端が受ける第２の電流が合流して、素子ブロックおよび第２の容量素子を流れることになる。したがって、素子ブロックにおける抵抗素子の抵抗値を増大させることなく、第１の容量素子のみを相対的に小さくすることができる。さらに、素子ブロックに電源を設けることによって、第２の入力端には必ずこの電源電圧以上の電圧が掛かる。したがって、第２の入力端への電流の供給／停止を制御するＭＯＳトランジスタが安定して動作可能となり、第２の入力端に正確に定電流を与えることができ、また、第２の容量素子の両端に印加される電圧が確保され、ＭＯＳ容量を用い易くなる。
【００１８】
また、本発明が講じた第２の手段は、低域ろ波回路として、一端に接地電位が与えられた第１の容量素子と、前記第１の容量素子の他端に生じた電圧を入力とする電圧バッファ回路、および一端が当該電圧バッファ回路の出力側に接続された抵抗素子とを有し、当該電圧バッファ回路の入力側を第１端とし、当該抵抗素子の他端を第２端として、当該第１端に前記第１の容量素子の他端が接続された素子ブロックと、一端に前記素子ブロックの第２端が接続され、他端に電源電圧および前記接地電位のいずれか一方が与えられた第２の容量素子と、前記第１の容量素子の他端に接続され、第１の電流を受ける第１の入力端と、前記素子ブロックおよび第２の容量素子の接続箇所に接続され、前記第２の容量素子の他端に前記接地電位が与えられているときは前記第１の電流と同方向で前記第１の電流よりも大きい第２の電流を、前記第２の容量素子の他端に前記電源電圧が与えられているときは前記第１の電流と逆方向で前記第１の電流よりも大きい第２の電流を、受ける第２の入力端とを備え、前記素子ブロックおよび第２の容量素子の接続箇所に生じた電圧を出力するものとする。
【００１９】
これによると、第１の容量素子と、素子ブロックおよび第２の容量素子との直列接続を回避しつつ、第１の容量素子および素子ブロックのそれぞれに生じた電圧の合計を出力することができる。しかも、電圧を合計するための加算回路を必要としない。すなわち、第１および第２の入力端の電圧を比較的大きく保つことができ、第１および第２の入力端にそれぞれ安定的に第１および第２の電流を受けることができる。さらに、第１および第２の容量素子に印加される電圧が確保されるため、第１および第２の容量素子にＭＯＳ容量を用い易くなる。
【００２０】
また、本発明が講じた第３の手段は、低域ろ波回路として、一端に接地電位が与えられた第１の容量素子と、抵抗素子および一端が当該抵抗素子の一端に接続された電源を有し、当該抵抗素子の他端および当該電源の他端のいずれか一方を第１端、他方を第２端として、当該第１端に前記接地電位が与えられた素子ブロックと、前記素子ブロックに並列に接続された第２の容量素子と、前記第１の容量素子の他端に生じた電圧を電流に変換する第１の電圧電流変換回路と、前記素子ブロックの第２端に生じた電圧を電流に変換する第２の電圧電流変換回路と、前記第１の容量素子の他端に接続され、第１の電流を受ける第１の入力端と、前記素子ブロックおよび第２の容量素子の接続箇所に接続され、前記第１の電流と同方向で前記第１の電流よりも大きい第２の電流を受ける第２の入力端とを備え、前記第１および第２の電圧電流変換回路によってそれぞれ変換された電流の合計を出力するものとする。
【００２１】
これによると、第１の容量素子と、素子ブロックおよび第２の容量素子との直列接続が回避しつつ、第１の容量素子および素子ブロックのそれぞれに生じた電圧に応じた電流の合計を出力することができる。したがって、加算回路は不要である。すなわち、第１および第２の入力端の電圧を比較的大きく保つことができ、第１および第２の入力端にそれぞれ安定的に第１および第２の電流を受けることができる。さらに、第１および第２の容量素子に印加される電圧が確保されるため、第１および第２の容量素子にＭＯＳ容量を用い易くなる。
【００２２】
前記素子ブロックにおける前記抵抗素子は、前記電源の内部抵抗であることが好ましい。あるいは、前記素子ブロックにおける前記抵抗素子は、前記電圧バッファ回路の内部抵抗であることが好ましい。
【００２３】
また、前記素子ブロックにおける前記抵抗素子は、スイッチトキャパシタ回路であることが好ましい。
【００２４】
また、上記第２および第３の手段に係る低域ろ波回路において、前記第１および第２の容量素子は、いずれもＭＯＳ容量であることが好ましい。
【００２５】
そして、本発明が講じた手段は、入力クロックに基づいて生成した出力クロックを帰還させ、この出力クロックを所定の特性にするフィードバックシステムとして、上記の低域ろ波回路で構成されたループフィルタと、前記入力クロックと帰還されたクロックとの位相差に基づいて第１および第２の電流を生成し、当該第１および第２の電流を前記ループフィルタに供給するチャージポンプ回路と、前記ループフィルタからの出力信号に基づいて、前記出力クロックを生成する出力クロック生成手段とを備えたものとする。
【００２６】
これにより、従来と同等のループ特性を保ちつつ、より小型のフィードバックループを実現することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るフィードバックシステムの構成を示す。本実施形態に係るフィードバックシステムは、位相比較器１０と、チャージポンプ回路２０Ａと、ループフィルタ３０Ａと、出力クロック生成手段としての電圧制御発振器４０と、分周器５０とを備えたＰＬＬである。このうち、位相比較器１０、電圧制御発振器４０および分周器５０については既に説明したとおりである。以下、チャージポンプ回路２０Ａおよびループフィルタ３０Ａについて詳細に説明する。
【００２９】
チャージポンプ回路２０Ａは、電流αＩｐおよび（１−α）Ｉｐをそれぞれ供給する充電用の電流源２１および２３と、放電用の電流源２２および２４とを備えている。そして、信号ＵＰが与えられると、制御スイッチＳＷ１およびＳＷ３が導通し、電流αＩｐおよび（１−α）Ｉｐが吐き出される。一方、信号ＤＮが与えられると、制御スイッチＳＷ２およびＳＷ４が導通し、電流αＩｐおよび（１−α）Ｉｐが吸い込まれる。すなわち、チャージポンプ回路２０Ａからは、電流Ｉｐをα：（１−α）に内分したものに相当する２系統の電流が出入される。
【００３０】
ループフィルタ３０Ａは、チャージポンプ回路２０Ａから出入される電流αＩｐおよび（１−α）Ｉｐをそれぞれ入力端ＩＮ１およびＩＮ２に入力する。ループフィルタ３０Ａにおいて、入力端ＩＮ１と入力端ＩＮ２との間には、第１の素子ブロックとしての容量素子３１が設けられている。また、入力端ＩＮ２と基準電圧との間には、第２の素子ブロックとしての、直列接続された抵抗素子３２および電源３４と、これに並列に接続された第３の素子ブロックとしての容量素子３３とが設けられている。そして、ループフィルタ３０Ａは、入力端ＩＮ１の電圧Ｖｏｕｔ、すなわち、容量素子３１の一端に生じた電圧を出力する。
【００３１】
ループフィルタ３０Ａにおいて、入力端ＩＮ１に与えられた電流αＩｐは、容量素子３１、および並列接続された抵抗素子３２および容量素子３３を流れる。また、入力端ＩＮ２には電流αＩｐと同じ向きに電流（１−α）Ｉｐが与えられ、並列接続された抵抗素子３２および容量素子３３を流れる。したがって、容量素子３１には並列接続された抵抗素子３２および容量素子３３を流れる電流の一部しか流れないため、その静電容量を相対的に小さくすることができる。そして、容量素子３１を小型化した場合の容量素子３１および抵抗素子３２間に生じる電圧は、入力端ＩＮ２を設けずに、容量素子３１も小型化しない場合において、入力端ＩＮ１に電流Ｉｐを与えたときに生じる電圧と何ら変わることがない。
【００３２】
ここで、一般的な受動フィルタから本実施形態に係るループフィルタへの変換方法について図２を参照しながら説明する。図２（ａ）に示した受動フィルタは、図１５（ａ）に示した受動フィルタに他ならない。この受動フィルタにおいて、容量素子３１の容量値をＣx、抵抗素子３２の抵抗値をＲx、および容量素子３３の容量値をＣ3xとするとき、次の変換式（１）〜（３）、
【数１】
に従って各素子値を変換することにより、図２（ｂ）に示した受動フィルタを得る。そして、この受動フィルタにおいて、入力端ＩＮ１とグランドとを入れ換えるとともに、容量素子３１と抵抗素子３２との間に入力端ＩＮ２を設けて、入力端ＩＮ１およびＩＮ２にそれぞれ電流Ｉｐ／１０および９Ｉｐ／１０を与えるようにする。これにより、図２（ｃ）に示した、容量素子３１が従来の１／１０倍に縮小された受動フィルタ、すなわち、本実施形態に係るループフィルタ３０Ａを得る。
【００３３】
図１に戻り、本実施形態に係るループフィルタ３０Ａでは、抵抗素子３２に直列に、電圧Ｖｔｈの電源３４が接続されている。電圧Ｖｔｈは、ＭＯＳトランジスタの閾値電圧である。つまり、入力端ＩＮ２の電圧は、必ず、制御スイッチＳＷ２を構成するＭＯＳトランジスタの閾値電圧以上となるため、チャージポンプ回路２０Ａは入力ＩＮ２に安定的に定電流αＩｐを供給することができる。また、容量素子３３の両端には、必ず、電圧Ｖｔｈ以上が印加されるため、ＭＯＳ容量の容量値が増大し、容量素子３３は容量として安定して機能するようになる。
【００３４】
図３は、電源３４の具体的な回路構成を示す。電源３４は、ダイオード接続されたＮＭＯＳトランジスタ３４１、およびこれにバイアス電流Ｉbiasを与える電流源３４２からなる。ＮＭＯＳトランジスタ３４１に代えて抵抗素子を用いてもよいし、他の抵抗性インピーダンス素子を用いてもよい。ただし、電源３４の内部抵抗値、すなわち、ＮＭＯＳトランジスタ３４１の抵抗値ＲNと、図３に示した抵抗素子３２の抵抗値Ｒrとの合成抵抗値が、図２（ｃ）に示した抵抗素子３２の抵抗値Ｒになるようにする。したがって、ＮＭＯＳトランジスタ３４１の抵抗値をＲに設定することで、抵抗素子３２を省略することができる。
【００３５】
一方、抵抗素子３２は、スイッチトキャパシタ回路で構成してもよい。図４（ａ）は、図２（ｃ）に示した抵抗素子３２をスイッチトキャパシタ回路（ＳＣＦ回路）で構成したときの低域ろ波回路を示す。スイッチトキャパシタ回路は、容量をサンプリングして電荷転送を行う回路であり、抵抗と等価な働きをすることはよく知られている。図４（ｂ）は、スイッチトキャパシタ回路３２´の構成例を示す。スイッチトキャパシタ回路３２´における各スイッチは、クロックＣＫおよびその反転であるクロック／ＣＫに応じて開閉動作をする。スイッチトキャパシタ回路３２´における容量値をＣとし、クロックＣＫの周波数、すなわち、サンプリング周波数をｆとすると、スイッチトキャパシタ回路３２´は、抵抗値１／（２Ｃｆ）の抵抗として機能する。なお、クロックＣＫとして、たとえば、本実施形態に係るＰＬＬの入力クロックＣＫｉｎあるいは出力クロックＣＫｏｕｔを用いることができる。
【００３６】
以上、本実施形態によると、２系統の電流を受けるようにして容量素子３１の小型化を実現したループフィルタ３０Ａにおいて、チャージポンプ回路２０Ａにおける制御スイッチＳＷ２が動作可能な程度に入力端ＩＮ２の電圧が確保される。これにより、ループフィルタ３０Ａに正確に定電流が出入され、安定した正確なフィルタリング動作が実現される。また、容量素子３３の両端の電圧が確保されるため、容量素子３３をＭＯＳ容量にすることができる。さらに、入力端ＩＮ１に与えられる電流値を絞ることによって、容量素子３１をより一層小型化することができる。
【００３７】
なお、上記説明では、電源３４の電圧ＶｔｈはＭＯＳトランジスタの閾値電圧であるとしたが、本発明はこれに限定されるものではない。電圧Ｖｔｈは、チャージポンプ回路２０Ａの定電流性が保証される程度であればよい。
【００３８】
また、電源３４と抵抗素子３２との接続順序を入れ換えてもよい。すなわち、電源３４の正極を入力端ＩＮ２および容量素子３３に接続し、抵抗素子３２の一端に接地電位を与えるようにしてもよい。
【００３９】
（第２の実施形態）
第１の実施形態に係るループフィルタ３０Ａでは、容量素子３１と容量素子３３とは直列に接続されているため、入力端ＩＮ１の電圧が分圧されて、容量素子３１および３３のそれぞれに掛かる。したがって、電源３４の電圧Ｖｔｈを上げすぎると、逆に、容量素子３１の両端に印加される電圧が相対的に低くなってしまう。そして、この電圧がＭＯＳトランジスタの閾値電圧を下回ってしまうと、容量素子３１にＭＯＳ容量を用いることが困難となる。そこで、容量素子３１と容量素子３３と並列に接続して、従来と同等のフィルタ特性を示すループフィルタを実現することを考える。
【００４０】
図５は、本発明の第２の実施形態に係るループフィルタの構成を示す。本実施形態に係るループフィルタ３０Ｂは、第１の容量素子ブロックとしての容量素子３１と、第２の素子ブロックとしての、直列に接続された抵抗素子３２および電圧バッファ回路３５と、第３の素子ブロックとしての容量素子３３とを備えている。容量素子３１の一端には第１の電圧としての接地電位が与えられ、他端には入力端ＩＮ１および電圧バッファ回路３５の入力側が接続されている。電圧バッファ回路３５の出力側は抵抗素子３２に接続されている。容量素子３３の一端には入力端ＩＮ２および抵抗素子３２が接続され、他端には第２の電圧としての接地電位が与えられている。そして、ループフィルタ３０Ｂは、抵抗素子３２と容量素子３３との接続箇所に生じた電圧Ｖｏｕｔを出力する。すなわち、ループフィルタ３０Ｂは、実質的に、容量素子３１に生じた電圧と容量素子３３に生じた電圧との合計電圧を出力する。なお、容量素子３１および３３は、いずれもＮＭＯＳトランジスタで構成されたＭＯＳ容量である。
【００４１】
ループフィルタ３０Ｂは、図１に示したＰＬＬにおいて、ループフィルタ３０Ａと置き換えて用いることができる。この場合、ループフィルタ３０Ｂは、チャージポンプ回路２０Ａから入力端ＩＮ１およびＩＮ２に、たとえば、電流Ｉｐ／１０および電流Ｉｐを入力し、抵抗素子３２と容量素子３３との接続箇所に生じた電圧Ｖｏｕｔを電圧制御発振器４０に出力する。すなわち、容量素子３１に相対的に小さな電流を与えるようにすることによって、容量素子３１の容量値の小型化が可能となっている。
【００４２】
次に、本実施形態に係るループフィルタ３０Ｂが、一般的な受動フィルタと等価な伝達特性を示すことを説明する。いま、図２（ａ）に示した受動フィルタにおいて、入力電流をＩｐｘとし、抵抗素子３２と容量素子３３との接続箇所からの出力電圧をＶｏｕｔとすると、当該受動フィルタの伝達関数は次式（４）のようになる。
【数２】
一方、ループフィルタ３０Ｂの伝達関数は次式（５）のようになる。
【数３】
ここで、次の変換式（６）〜（９）、
【数４】
に従って各素子値を変換することにより、式（４）と式（５）とは等価になる。
【００４３】
図６は、電圧バッファ回路３５Ａの具体的な回路構成を示す。電圧バッファ回路３５Ａは、ＰＭＯＳトランジスタ３５１および３５２から構成されたカレントミラー回路３５３と、カレントミラー回路３５３の入力側電流を生成するＮＭＯＳトランジスタ３５４と、カレントミラー回路３５３の出力電流を受ける、ダイオード接続されたＮＭＯＳトランジスタ３５５とを備えている。電圧バッファ回路３５Ａは、ＮＭＯＳトランジスタ３５４のゲート電極に、容量素子３１に生じた電圧を受け、ＮＭＯＳトランジスタ３５５に生じた電圧を出力する。ここで、ＮＭＯＳトランジスタ３５４および３５５のトランスコンダクタンス（値は任意）を等しくし、ＰＭＯＳトランジスタ３５１および３５２のトランスコンダクタンス（値は任意）を等しくすることで、交流的な電圧ゲインがほぼ“１”となる。すなわち、電圧バッファ回路３５Ａは、電圧バッファとして機能する。
【００４４】
なお、ＮＭＯＳトランジスタ３５５に代えて抵抗素子を用いてもよいし、他の抵抗性インピーダンス素子を用いてもよい。ただし、電圧バッファ回路３５Ａの内部抵抗値、すなわち、ＮＭＯＳトランジスタ３５５の抵抗値ＲNと、図６に示した抵抗素子３２の抵抗値Ｒrとの合成抵抗値が、図５に示した抵抗素子３２の抵抗値Ｒになるようにする。したがって、ＮＭＯＳトランジスタ３５５の抵抗値をＲに設定することで、抵抗素子３２を省略することができる。
【００４５】
ループフィルタ３０Ｂが図６に示した構成をしている場合、電圧Ｖｏｕｔを入力する電圧制御発振器４０において、ＮＭＯＳトランジスタ４１が電圧制御発振器４０内のバイアス電流を生成する。このバイアス電流を生成するトランジスタとしてＰＭＯＳを用いる場合、ループフィルタ３０Ｂの構成は次のようになる。
【００４６】
図７は、電圧バッファ回路３５の別の具体的な回路構成を示す。図７に示した電圧バッファ回路３５Ｂは、図６に示した電圧バッファ回路３５ＡからＰＭＯＳトランジスタ３５２およびＮＭＯＳトランジスタ３５５を省略した構成をしている。電圧バッファ回路３５Ｂは、ＮＭＯＳトランジスタ３５４のゲート電極に、容量素子３１に生じた電圧を受け、ＰＭＯＳトランジスタ３５１に生じた電圧を出力する。ここで、電圧バッファ回路３５Ｂの交流的な電圧ゲインがほぼ“１”となるように、ＰＭＯＳトランジスタ３５１およびＮＭＯＳトランジスタ３５４のトランスコンダクタンスを設定することにより、電圧バッファ回路３５Ｂは、電圧バッファとして機能する。
【００４７】
図７に示した構成では、容量素子３３はＰＭＯＳトランジスタで構成され、第２の電圧としての電源電圧に接続される。また、入力端ＩＮ２に与えられる電流Ｉｐは、入力端ＩＮ１に与えられる電流Ｉｐ／１０とは逆向きになる。そして、電圧Ｖｏｕｔを入力する電圧制御発振器４０において、ＰＭＯＳトランジスタ４２が電圧制御発振器４０内のバイアス電流を生成する。
【００４８】
図８は、図７に示したループフィルタ３０Ｂ用のチャージポンプ回路を示す。チャージポンプ回路２０Ｂは、電流源２１、２２、２３および２４を備えているが、このうち、電流源２１および２３は、電流Ｉｐを供給する従来の電流源を、供給電流がα：（１−α）となるように分割したに過ぎない。電流源２２および２４についても同様である。そして、信号ＵＰが与えられると、制御スイッチＳＷ１、ＳＷ３およびＳＷ５が導通し、電流源２１および２３が供給する電流の合成である電流Ｉｐが吐き出されるとともに、電流αＩｐが吸い込まれる。一方、信号ＤＮが与えられると、制御スイッチＳＷ２、ＳＷ４およびＳＷ６が導通し、電流源２２および２４が供給する電流の合成である電流Ｉｐが吸い込まれるとともに、電流αＩｐが吐き出される。
【００４９】
ところで、図７に示したループフィルタ３０Ｂの伝達関数は次式（１０）のようになる。
【数５】
ここで、次の変換式（１１）および（１２）、
【数６】
に従って各素子値を変換することにより、式（１０）と式（５）とは等価になる。したがって、式（１０）と式（４）とは等価になる。
【００５０】
なお、ＰＭＯＳトランジスタ３４１に代えて抵抗素子を用いてもよいし、他の抵抗性インピーダンス素子を用いてもよい。ただし、電圧バッファ回路３５Ｂの内部抵抗値、すなわち、ＰＭＯＳトランジスタ３５１の抵抗値ＲPと、図７に示した抵抗素子３２の抵抗値Ｒrとの合成抵抗値が、図５に示した抵抗素子３２の抵抗値Ｒになるようにする。したがって、ＰＭＯＳトランジスタ３５１の抵抗値をＲに設定することで、抵抗素子３２を省略することができる。
【００５１】
以上、本実施形態によると、容量素子３１と容量素子３３とが並列に接続されるため、これらに十分に大きな電圧を印加し易くなる。したがって、容量素子３１および３３にＭＯＳ容量を用い易くなる。さらに、入力端ＩＮ１に与えられる電流値を絞ることによって、容量素子３１をより一層小型化することができる。
【００５２】
なお、第１の実施形態と同様に、ループフィルタ３０Ｂにおける抵抗素子３２をスイッチトキャパシタ回路で構成してもよい。
【００５３】
また、容量素子３１および３３は、ＭＯＳ容量に代えて、たとえば配線間容量などで構成してもよいことは言うまでもない。
【００５４】
（第３の実施形態）
第２の実施形態において、ループフィルタ３０Ｂの出力電圧Ｖｏｕｔと電圧制御発振器４０の発振周波数との間に十分な線形性があり、また、電圧制御発振器４０の発振周波数を大きく変化させる必要のない場合には、電圧バッファ回路３５に代えて、所定電圧を出力する電源を抵抗素子３２に接続するようにしてもよい。以下、ループフィルタ３０Ｂにおける電圧バッファ回路３５を電源に置き換えた構成をしたループフィルタについて説明する。
【００５５】
図９は、本発明の第３の実施形態に係るループフィルタの構成を示す。本実施形態に係るループフィルタ３０Ｃは、第１の素子ブロックとしての容量素子３１と、第２の素子ブロックとしての、直列に接続された抵抗素子３２および電源３４と、第３の素子ブロックとしての容量素子３３と、第１の電圧電流変換回路としてのＮＭＯＳトランジスタ３６と、第２の電圧電流変換回路としてのＮＭＯＳトランジスタ３７とを備えている。容量素子３１の一端には第１の電圧としての接地電位が与えられ、他端には入力端ＩＮ１およびＮＭＯＳトランジスタ３６のゲート電極が接続されている。電源３４の負極には第２の電圧としての接地電位が与えられ、正極には抵抗素子３２が接続されている。容量素子３３は、直列接続された抵抗素子３２および電源３４に並列に接続されている。そして、抵抗素子３２と容量素子３３との接続箇所には入力端ＩＮ２が接続されている。なお、容量素子３１および３３は、いずれもＮＭＯＳトランジスタで構成されたＭＯＳ容量である。
【００５６】
電源３４の電圧Ｖｔｈについては、第１の実施形態のところで既に説明したとおりであるため、ここでは説明を省略する。
【００５７】
ＮＭＯＳトランジスタ３６は、ゲートに、容量素子３１に生じた電圧Ｖ１を受け、ソース・ドレイン間に、電圧Ｖ１に応じた電流Ｉ１を流す。一方、ＮＭＯＳトランジスタ３７は、ゲートに、容量素子３３に生じた電圧Ｖ２を受け、ソース・ドレイン間に、電圧Ｖ２に応じた電流Ｉ２を流す。そして、これら電流Ｉ１およびＩ２を合わせた電流Ｉｂが、バイアス電流として電圧制御発振器４０に与えられる。このように、容量素子３１および３３に生じた電圧を電流に変換し、その電流を合計することにより、第２の実施形態と同等の伝達特性を容易に実現することができる。
【００５８】
本実施形態に係るループフィルタ３０Ｃは、別の見方をすると、第１の実施形態に係るループフィルタ３０Ａにおける容量素子３１からなるブロックと、抵抗素子３２、電源３４および容量素子３３からなるブロックとを、並列に接続した構成となっている。そして、ループフィルタ３０Ｃは、これらブロックに生じた電圧Ｖ１およびＶ２の合計を出力するのに代えて、電圧Ｖ１およびＶ２をそれぞれ電流Ｉ１およびＩ２に変換し、これら電流Ｉ１およびＩ２の合計を出力する。
【００５９】
以上、本実施形態によると、容量素子３１と容量素子３３とが並列に接続されるため、これらに十分に大きな電圧を印加し易くなる。したがって、容量素子３１および３３にＭＯＳ容量を用い易くなる。さらに、入力端ＩＮ１に与えられる電流値を絞ることによって、容量素子３１をより一層小型化することができる。
【００６０】
なお、第１の実施形態と同様に、ループフィルタ３０Ｃにおける抵抗素子３２をスイッチトキャパシタ回路で構成してもよい。
【００６１】
また、容量素子３１および３３は、ＭＯＳ容量に代えて、たとえば配線間容量などで構成してもよいことは言うまでもない。
【００６２】
ところで、第１から第３までの実施形態ではフィードバックシステムとしてＰＬＬを想定しているが、本発明はこれに限定されるものではない。図１において、分周器５０を省略し、電圧制御発振器４０を、出力クロック生成手段としての電圧制御遅延回路に置き換えることによって、遅延ロックループ回路（以下、「ＤＬＬ」と称する）を構成することができる。
【００６３】
（本発明に係るフィードバックシステムの応用例）
本発明のＰＬＬおよびＤＬＬは、大規模な容量素子を必要とせず、回路規模を小規模化することができ、また、ＭＯＳ容量を用いることが容易になるため、特に、次のような製品への応用が期待される。
【００６４】
図１０は、ＩＣカード用のＬＳＩとして、本発明のＰＬＬやＤＬＬを備えたものを用いた例である。ＩＣカードに用いられるＬＳＩは、実装面積に限りがあるため、より小さな回路面積で構成可能な本発明のＰＬＬやＤＬＬは、ＩＣカード用として特に適している。
【００６５】
図１１は、本発明のＰＬＬやＤＬＬを、チップ・オン・チップ（ＣＯＣ）部品に応用した例である。チップ・オン・チップ構造において、上層の半導体集積回路の回路面積には限りがある。したがって、本発明のＰＬＬやＤＬＬが有効となる。
【００６６】
図１２は、本発明のＰＬＬやＤＬＬを、ＬＳＩパッド部に実装した例である。チップ・オン・チップ構造と同様に、ＬＳＩパッド部に実装可能な回路面積には限りがある。したがって、本発明のＰＬＬやＤＬＬが有効となる。
【００６７】
図１３は、本発明のＰＬＬやＤＬＬを、マイクロプロセッサにおけるクロック生成手段として実装した例である。今やマイクロプロセッサには、非常に多くのＰＬＬやＤＬＬが実装されている。そこで、マイクロプロセッサに本発明のＰＬＬやＤＬＬを用いることにより、マイクロプロセッサ全体としての回路面積を大幅に低減することが期待される。したがって、本発明のＰＬＬやＤＬＬをマイクロプロセッサに適用することによって得られる効果は極めて大きいものである。
【００６８】
【発明の効果】
以上説明したように、本発明によると、従来と同等のフィルタ特性を保ちつつ、小型の容量素子で構成され、安定的に動作可能な低域ろ波回路を実現することができる。さらに、容量素子に十分な電圧を印加することができるため、ＭＯＳ容量を用い易くなる。
【００６９】
特に、本発明に係る低域ろ波回路をＰＬＬなどのフィードバックシステムにおけるループフィルタとして用いる場合、ループフィルタにおける容量素子を小型化できる。しかも、積極的にＭＯＳ容量を用いることができるため、フィードバックシステムを有するデジタル回路の製造プロセスにおいて、容量プロセスを設ける必要がない。これにより、フィードバックシステムの小型化および製造コストの低減といった効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るフィードバックシステムの構成図である。
【図２】一般的な受動フィルタから本発明の第１の実施形態に係るループフィルタへの変換過程を示す図である。
【図３】本発明の第１の実施形態に係るループフィルタにおける電源の具体的な回路図である。
【図４】本発明の第１の実施形態に係るループフィルタにおける抵抗素子をスイッチトキャパシタ回路で構成したときの回路図である。
【図５】本発明の第２の実施形態に係るループフィルタの構成図である。
【図６】本発明の第２の実施形態に係るループフィルタにおける電圧バッファ回路の具体的な回路図である。
【図７】本発明の第２の実施形態に係るループフィルタにおける電圧バッファ回路の別の具体的な回路図である。
【図８】図７に示したループフィルタ用のチャージポンプ回路の回路図である。
【図９】本発明の第３の実施形態に係るループフィルタの構成図である。
【図１０】本発明のＰＬＬやＤＬＬをＩＣカードに応用した例である。
【図１１】本発明のＰＬＬやＤＬＬをＣＯＣ部品に応用した例である。
【図１２】本発明のＰＬＬやＤＬＬをＬＳＩパッド領域に実装した例である。
【図１３】本発明のＰＬＬやＤＬＬをマイクロプロセッサに実装した例である。
【図１４】一般的なチャージポンプ型ＰＬＬの構成図である。
【図１５】一般的なループフィルタの回路図である。
【図１６】特願２００３―１２１６４７号に開示されたループフィルタの回路図である。
【符号の説明】
２０Ａ，２０Ｂ チャージポンプ回路
３０Ａ，３０Ｂ，３０Ｃ ループフィルタ（低域ろ波回路）
３１ 容量素子（第１の容量素子、第１の素子ブロック）
３２ 抵抗素子（第２の素子ブロック）
３２´ スイッチトキャパシタ回路
３３ 容量素子（第２の容量素子、第３の素子ブロック）
３４ 電源（第２の素子ブロック）
３５，３５Ａ，３５Ｂ 電圧バッファ回路
３６ ＮＭＯＳトランジスタ（第１の電圧電流変換回路）
３７ ＮＭＯＳトランジスタ（第２の電圧電流変換回路）
４０ 電圧制御発振器（出力クロック生成手段）
ＩＮ１ 入力端（第１の入力端）
ＩＮ２ 入力端（第２の入力端）
【発明の属する技術分野】
本発明は、低域ろ波回路に関するものであり、特に、位相同期回路や遅延ロックループ回路などのフィードバックシステムにおけるループフィルタとしての使用に好適な低域ろ波回路の技術に属する。
【０００２】
【従来の技術】
フィードバックシステム、特に、位相同期回路（以下、「ＰＬＬ」と称する）は、今や、半導体集積回路システムにおける必須の構成要素となっており、ほとんどすべてのＬＳＩに搭載されている。また、その応用範囲は、通信機器を始め、マイクロプロセッサ、ＩＣカードなど、さまざまな分野にわたっている。
【０００３】
図１４は、一般的なチャージポンプ型ＰＬＬの構成を示す。同図を参照しながら、ＰＬＬの概要を説明する。位相比較器１０は、ＰＬＬに与えられる入力クロックＣＫｉｎと帰還クロックＣＫｄｉｖとの位相差を比較し、この位相差に応じたアップ信号ＵＰおよびダウン信号ＤＮを出力する。チャージポンプ回路２０は、アップ信号ＵＰおよびダウン信号ＤＮに基づいて、電流Ｉｐを出力（吐き出しまたは吸い込み）する。ループフィルタ３０は、電流Ｉｐを平滑化し、電圧Ｖｏｕｔとして出力する。電圧制御発振器４０は、電圧Ｖｏｕｔに基づいて、ＰＬＬの出力クロックＣＫｏｕｔの周波数を変化させる。分周器５０は、出力クロックＣＫｏｕｔをＮ分周し、帰還クロックＣＫｄｉｖとして位相比較器１０にフィードバックする。以上の動作の繰り返すうちに、出力クロックＣＫｏｕｔは次第に所定の周波数に収束し、ロックされる。
【０００４】
上記のＰＬＬの構成要素のうち、ループフィルタ３０は特に重要な要素である。ループフィルタ３０のフィルタ特性によって、ＰＬＬの応答特性が決定されると言ってよい。
【０００５】
図１５は、一般的なループフィルタを示す。このうち（ａ）は受動フィルタであり、（ｂ）は能動フィルタである。両者は互いに等価変換が可能であり、その伝達特性は等しい。同図からわかるように、ループフィルタ３０は、受動タイプおよび能動タイプの別を問わず、実質的には、抵抗素子と容量素子と組み合わせによる低域ろ波回路である。
【０００６】
ところで、ＰＬＬの制御理論によると、ＰＬＬの応答帯域幅は、最大でも入力クロックの１０分の１程度の周波数にすることが好ましいとされている。この理論に従うと、比較的低い周波数の基準クロックを入力とするＰＬＬでは、ループフィルタのカットオフ周波数を低くして、応答帯域幅を狭くする必要がある。したがって、従来のＰＬＬにおけるループフィルタは、比較的大きな時定数、すなわちＣＲ積を有している。大きなＣＲ積を実現するには、容量素子を大きくするのが一般的である。
【０００７】
しかし、容量素子を大きくすることは回路規模増大の要因となる。これは、特に、多数のＰＬＬを備えた半導体集積回路、たとえば、マイクロプロセッサなどでは深刻な問題となる。また、特に、ＩＣカードでは、信頼性の観点から、カードの厚さ以上の部品を実装することは避けなければならず、大型の容量素子の外付けといった対策を講じることは実質不可能である。そこで、ループフィルタの容量素子を小さくするために、従来、次のような手段が講じられている。
【０００８】
第１の例は、通常は直列接続されている容量素子および抵抗素子を分離してループフィルタを構成し、これら素子に個別の電流を与え、それぞれに生じた電圧を加算回路で加算して出力するというものである（たとえば、特許文献１参照）。これによると、容量素子に与える電流を抵抗素子に与える電流よりも小さくすることにより、従来と同等のフィルタ特性を維持しつつ、相対的に容量素子の小型化が可能となる。
【０００９】
第２の例は、本願の筆頭発明者による特許出願（特願２００３―１２１６４７号、以下、「先願」と称する）に開示されたループフィルタである。図１６は、先願に開示されたループフィルタの一例を示す。このループフィルタは、電流Ｉｐを所定比に内分した２系統の電流を入力する。具体的には、ループフィルタは、入力端ＩＮ１およびＩＮ２からそれぞれ電流Ｉｐ／１０および９Ｉｐ／１０を入力する。そして、容量素子３１および抵抗素子３２間に生じた電圧を出力する。これにより、図１５（ａ）に示した受動フィルタと等価の伝達特性を確保しつつ、容量素子３１の大幅な縮小が可能となる。
【００１０】
【特許文献１】
特許第２７７８４２１号公報（第３頁、第１図）
【００１１】
【発明が解決しようとする課題】
しかし、上記第１の例では、受動タイプのループフィルタを構成する場合であっても加算回路が必要となるため、その分、回路面積が増大し、回路の複雑度も増すという問題がある。一方、上記第２の例では、加算回路を必要としないため回路面積および回路複雑度の増大といった問題は生じないが、入力端ＩＮ２の電位が接地電位に極めて近くなることに起因してさまざまな問題が生じるおそれがある。
【００１２】
まず、入力端ＩＮ２の電位が接地電位に近くなってしまうと、入力端ＩＮ２への電流の供給／停止を制御するＭＯＳトランジスタ（図示せず）が安定して動作できなくなる。このため、入力端ＩＮ２に正確に定電流を与えることができなくなり、低域ろ波回路の動作が不安定になるおそれがある。
【００１３】
また、入力端ＩＮ２の電位が接地電位に近くなることによって、容量素子３３の両端に印加される電圧が極めて小さくなってしまい、容量素子３３にＭＯＳ容量を用いることが困難となる。ＭＯＳ容量は、閾値電圧以上の電圧が印加されないと容量値が低下し、容量として機能しなくなるおそれがある。
【００１４】
今日、ＰＬＬはデジタル回路に多く用いられているが、デジタル回路の製造プロセスには容量プロセスが含まれていないことが多い。このため、容量素子の外付けができないという制約の下では、ＰＬＬのループフィルタにおける容量素子は、ＭＯＳ容量を用いて構成することとなる。しかし、上述したように、先願に開示されたループフィルタの場合、容量素子３３にＭＯＳ容量を用いることが困難である。このため、たとえば、配線間容量などを用いて容量素子３３を構成することとなり、これは回路面積の増大要因となる。
【００１５】
上記問題に鑑み、本発明は、低域ろ波回路について、従来と同等のフィルタ特性を保ちつつ、容量素子の小型化を図り、安定的に動作可能にすることを課題とする。さらに、そのような低域ろ波回路を、ＭＯＳ容量を用いて構成することを課題とする。また、本発明は、そのような低域ろ波回路をループフィルタとして備えたフィードバックシステムの提供を課題とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するために本発明が講じた第１の手段は、低域ろ波回路として、第１の容量素子と、抵抗素子および一端が当該抵抗素子の一端に接続された電源を有し、当該抵抗素子の他端および当該電源の他端のいずれか一方を第１端、他方を第２端として、当該第１端に前記第１の容量素子の一端が接続され、当該第２端に接地電位が与えられた素子ブロックと、前記素子ブロックに並列に接続された第２の容量素子と、前記第１の容量素子の他端に接続され、第１の電流を受ける第１の入力端と、前記第１の容量素子および素子ブロックの接続箇所に接続され、０＜α＜１として、前記第１の電流の（１−α）／α倍の第２の電流を受ける第２の入力端とを備え、前記第１の容量素子の他端に生じた電圧を出力するものとする。
【００１７】
これによると、第１の容量素子に流れる電流を、素子ブロックおよび第２の容量素子に流れる電流よりも小さくすることができる。すなわち、第１の容量素子に流れる電流に、第２の入力端が受ける第２の電流が合流して、素子ブロックおよび第２の容量素子を流れることになる。したがって、素子ブロックにおける抵抗素子の抵抗値を増大させることなく、第１の容量素子のみを相対的に小さくすることができる。さらに、素子ブロックに電源を設けることによって、第２の入力端には必ずこの電源電圧以上の電圧が掛かる。したがって、第２の入力端への電流の供給／停止を制御するＭＯＳトランジスタが安定して動作可能となり、第２の入力端に正確に定電流を与えることができ、また、第２の容量素子の両端に印加される電圧が確保され、ＭＯＳ容量を用い易くなる。
【００１８】
また、本発明が講じた第２の手段は、低域ろ波回路として、一端に接地電位が与えられた第１の容量素子と、前記第１の容量素子の他端に生じた電圧を入力とする電圧バッファ回路、および一端が当該電圧バッファ回路の出力側に接続された抵抗素子とを有し、当該電圧バッファ回路の入力側を第１端とし、当該抵抗素子の他端を第２端として、当該第１端に前記第１の容量素子の他端が接続された素子ブロックと、一端に前記素子ブロックの第２端が接続され、他端に電源電圧および前記接地電位のいずれか一方が与えられた第２の容量素子と、前記第１の容量素子の他端に接続され、第１の電流を受ける第１の入力端と、前記素子ブロックおよび第２の容量素子の接続箇所に接続され、前記第２の容量素子の他端に前記接地電位が与えられているときは前記第１の電流と同方向で前記第１の電流よりも大きい第２の電流を、前記第２の容量素子の他端に前記電源電圧が与えられているときは前記第１の電流と逆方向で前記第１の電流よりも大きい第２の電流を、受ける第２の入力端とを備え、前記素子ブロックおよび第２の容量素子の接続箇所に生じた電圧を出力するものとする。
【００１９】
これによると、第１の容量素子と、素子ブロックおよび第２の容量素子との直列接続を回避しつつ、第１の容量素子および素子ブロックのそれぞれに生じた電圧の合計を出力することができる。しかも、電圧を合計するための加算回路を必要としない。すなわち、第１および第２の入力端の電圧を比較的大きく保つことができ、第１および第２の入力端にそれぞれ安定的に第１および第２の電流を受けることができる。さらに、第１および第２の容量素子に印加される電圧が確保されるため、第１および第２の容量素子にＭＯＳ容量を用い易くなる。
【００２０】
また、本発明が講じた第３の手段は、低域ろ波回路として、一端に接地電位が与えられた第１の容量素子と、抵抗素子および一端が当該抵抗素子の一端に接続された電源を有し、当該抵抗素子の他端および当該電源の他端のいずれか一方を第１端、他方を第２端として、当該第１端に前記接地電位が与えられた素子ブロックと、前記素子ブロックに並列に接続された第２の容量素子と、前記第１の容量素子の他端に生じた電圧を電流に変換する第１の電圧電流変換回路と、前記素子ブロックの第２端に生じた電圧を電流に変換する第２の電圧電流変換回路と、前記第１の容量素子の他端に接続され、第１の電流を受ける第１の入力端と、前記素子ブロックおよび第２の容量素子の接続箇所に接続され、前記第１の電流と同方向で前記第１の電流よりも大きい第２の電流を受ける第２の入力端とを備え、前記第１および第２の電圧電流変換回路によってそれぞれ変換された電流の合計を出力するものとする。
【００２１】
これによると、第１の容量素子と、素子ブロックおよび第２の容量素子との直列接続が回避しつつ、第１の容量素子および素子ブロックのそれぞれに生じた電圧に応じた電流の合計を出力することができる。したがって、加算回路は不要である。すなわち、第１および第２の入力端の電圧を比較的大きく保つことができ、第１および第２の入力端にそれぞれ安定的に第１および第２の電流を受けることができる。さらに、第１および第２の容量素子に印加される電圧が確保されるため、第１および第２の容量素子にＭＯＳ容量を用い易くなる。
【００２２】
前記素子ブロックにおける前記抵抗素子は、前記電源の内部抵抗であることが好ましい。あるいは、前記素子ブロックにおける前記抵抗素子は、前記電圧バッファ回路の内部抵抗であることが好ましい。
【００２３】
また、前記素子ブロックにおける前記抵抗素子は、スイッチトキャパシタ回路であることが好ましい。
【００２４】
また、上記第２および第３の手段に係る低域ろ波回路において、前記第１および第２の容量素子は、いずれもＭＯＳ容量であることが好ましい。
【００２５】
そして、本発明が講じた手段は、入力クロックに基づいて生成した出力クロックを帰還させ、この出力クロックを所定の特性にするフィードバックシステムとして、上記の低域ろ波回路で構成されたループフィルタと、前記入力クロックと帰還されたクロックとの位相差に基づいて第１および第２の電流を生成し、当該第１および第２の電流を前記ループフィルタに供給するチャージポンプ回路と、前記ループフィルタからの出力信号に基づいて、前記出力クロックを生成する出力クロック生成手段とを備えたものとする。
【００２６】
これにより、従来と同等のループ特性を保ちつつ、より小型のフィードバックループを実現することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るフィードバックシステムの構成を示す。本実施形態に係るフィードバックシステムは、位相比較器１０と、チャージポンプ回路２０Ａと、ループフィルタ３０Ａと、出力クロック生成手段としての電圧制御発振器４０と、分周器５０とを備えたＰＬＬである。このうち、位相比較器１０、電圧制御発振器４０および分周器５０については既に説明したとおりである。以下、チャージポンプ回路２０Ａおよびループフィルタ３０Ａについて詳細に説明する。
【００２９】
チャージポンプ回路２０Ａは、電流αＩｐおよび（１−α）Ｉｐをそれぞれ供給する充電用の電流源２１および２３と、放電用の電流源２２および２４とを備えている。そして、信号ＵＰが与えられると、制御スイッチＳＷ１およびＳＷ３が導通し、電流αＩｐおよび（１−α）Ｉｐが吐き出される。一方、信号ＤＮが与えられると、制御スイッチＳＷ２およびＳＷ４が導通し、電流αＩｐおよび（１−α）Ｉｐが吸い込まれる。すなわち、チャージポンプ回路２０Ａからは、電流Ｉｐをα：（１−α）に内分したものに相当する２系統の電流が出入される。
【００３０】
ループフィルタ３０Ａは、チャージポンプ回路２０Ａから出入される電流αＩｐおよび（１−α）Ｉｐをそれぞれ入力端ＩＮ１およびＩＮ２に入力する。ループフィルタ３０Ａにおいて、入力端ＩＮ１と入力端ＩＮ２との間には、第１の素子ブロックとしての容量素子３１が設けられている。また、入力端ＩＮ２と基準電圧との間には、第２の素子ブロックとしての、直列接続された抵抗素子３２および電源３４と、これに並列に接続された第３の素子ブロックとしての容量素子３３とが設けられている。そして、ループフィルタ３０Ａは、入力端ＩＮ１の電圧Ｖｏｕｔ、すなわち、容量素子３１の一端に生じた電圧を出力する。
【００３１】
ループフィルタ３０Ａにおいて、入力端ＩＮ１に与えられた電流αＩｐは、容量素子３１、および並列接続された抵抗素子３２および容量素子３３を流れる。また、入力端ＩＮ２には電流αＩｐと同じ向きに電流（１−α）Ｉｐが与えられ、並列接続された抵抗素子３２および容量素子３３を流れる。したがって、容量素子３１には並列接続された抵抗素子３２および容量素子３３を流れる電流の一部しか流れないため、その静電容量を相対的に小さくすることができる。そして、容量素子３１を小型化した場合の容量素子３１および抵抗素子３２間に生じる電圧は、入力端ＩＮ２を設けずに、容量素子３１も小型化しない場合において、入力端ＩＮ１に電流Ｉｐを与えたときに生じる電圧と何ら変わることがない。
【００３２】
ここで、一般的な受動フィルタから本実施形態に係るループフィルタへの変換方法について図２を参照しながら説明する。図２（ａ）に示した受動フィルタは、図１５（ａ）に示した受動フィルタに他ならない。この受動フィルタにおいて、容量素子３１の容量値をＣx、抵抗素子３２の抵抗値をＲx、および容量素子３３の容量値をＣ3xとするとき、次の変換式（１）〜（３）、
【数１】
【００３３】
図１に戻り、本実施形態に係るループフィルタ３０Ａでは、抵抗素子３２に直列に、電圧Ｖｔｈの電源３４が接続されている。電圧Ｖｔｈは、ＭＯＳトランジスタの閾値電圧である。つまり、入力端ＩＮ２の電圧は、必ず、制御スイッチＳＷ２を構成するＭＯＳトランジスタの閾値電圧以上となるため、チャージポンプ回路２０Ａは入力ＩＮ２に安定的に定電流αＩｐを供給することができる。また、容量素子３３の両端には、必ず、電圧Ｖｔｈ以上が印加されるため、ＭＯＳ容量の容量値が増大し、容量素子３３は容量として安定して機能するようになる。
【００３４】
図３は、電源３４の具体的な回路構成を示す。電源３４は、ダイオード接続されたＮＭＯＳトランジスタ３４１、およびこれにバイアス電流Ｉbiasを与える電流源３４２からなる。ＮＭＯＳトランジスタ３４１に代えて抵抗素子を用いてもよいし、他の抵抗性インピーダンス素子を用いてもよい。ただし、電源３４の内部抵抗値、すなわち、ＮＭＯＳトランジスタ３４１の抵抗値ＲNと、図３に示した抵抗素子３２の抵抗値Ｒrとの合成抵抗値が、図２（ｃ）に示した抵抗素子３２の抵抗値Ｒになるようにする。したがって、ＮＭＯＳトランジスタ３４１の抵抗値をＲに設定することで、抵抗素子３２を省略することができる。
【００３５】
一方、抵抗素子３２は、スイッチトキャパシタ回路で構成してもよい。図４（ａ）は、図２（ｃ）に示した抵抗素子３２をスイッチトキャパシタ回路（ＳＣＦ回路）で構成したときの低域ろ波回路を示す。スイッチトキャパシタ回路は、容量をサンプリングして電荷転送を行う回路であり、抵抗と等価な働きをすることはよく知られている。図４（ｂ）は、スイッチトキャパシタ回路３２´の構成例を示す。スイッチトキャパシタ回路３２´における各スイッチは、クロックＣＫおよびその反転であるクロック／ＣＫに応じて開閉動作をする。スイッチトキャパシタ回路３２´における容量値をＣとし、クロックＣＫの周波数、すなわち、サンプリング周波数をｆとすると、スイッチトキャパシタ回路３２´は、抵抗値１／（２Ｃｆ）の抵抗として機能する。なお、クロックＣＫとして、たとえば、本実施形態に係るＰＬＬの入力クロックＣＫｉｎあるいは出力クロックＣＫｏｕｔを用いることができる。
【００３６】
以上、本実施形態によると、２系統の電流を受けるようにして容量素子３１の小型化を実現したループフィルタ３０Ａにおいて、チャージポンプ回路２０Ａにおける制御スイッチＳＷ２が動作可能な程度に入力端ＩＮ２の電圧が確保される。これにより、ループフィルタ３０Ａに正確に定電流が出入され、安定した正確なフィルタリング動作が実現される。また、容量素子３３の両端の電圧が確保されるため、容量素子３３をＭＯＳ容量にすることができる。さらに、入力端ＩＮ１に与えられる電流値を絞ることによって、容量素子３１をより一層小型化することができる。
【００３７】
なお、上記説明では、電源３４の電圧ＶｔｈはＭＯＳトランジスタの閾値電圧であるとしたが、本発明はこれに限定されるものではない。電圧Ｖｔｈは、チャージポンプ回路２０Ａの定電流性が保証される程度であればよい。
【００３８】
また、電源３４と抵抗素子３２との接続順序を入れ換えてもよい。すなわち、電源３４の正極を入力端ＩＮ２および容量素子３３に接続し、抵抗素子３２の一端に接地電位を与えるようにしてもよい。
【００３９】
（第２の実施形態）
第１の実施形態に係るループフィルタ３０Ａでは、容量素子３１と容量素子３３とは直列に接続されているため、入力端ＩＮ１の電圧が分圧されて、容量素子３１および３３のそれぞれに掛かる。したがって、電源３４の電圧Ｖｔｈを上げすぎると、逆に、容量素子３１の両端に印加される電圧が相対的に低くなってしまう。そして、この電圧がＭＯＳトランジスタの閾値電圧を下回ってしまうと、容量素子３１にＭＯＳ容量を用いることが困難となる。そこで、容量素子３１と容量素子３３と並列に接続して、従来と同等のフィルタ特性を示すループフィルタを実現することを考える。
【００４０】
図５は、本発明の第２の実施形態に係るループフィルタの構成を示す。本実施形態に係るループフィルタ３０Ｂは、第１の容量素子ブロックとしての容量素子３１と、第２の素子ブロックとしての、直列に接続された抵抗素子３２および電圧バッファ回路３５と、第３の素子ブロックとしての容量素子３３とを備えている。容量素子３１の一端には第１の電圧としての接地電位が与えられ、他端には入力端ＩＮ１および電圧バッファ回路３５の入力側が接続されている。電圧バッファ回路３５の出力側は抵抗素子３２に接続されている。容量素子３３の一端には入力端ＩＮ２および抵抗素子３２が接続され、他端には第２の電圧としての接地電位が与えられている。そして、ループフィルタ３０Ｂは、抵抗素子３２と容量素子３３との接続箇所に生じた電圧Ｖｏｕｔを出力する。すなわち、ループフィルタ３０Ｂは、実質的に、容量素子３１に生じた電圧と容量素子３３に生じた電圧との合計電圧を出力する。なお、容量素子３１および３３は、いずれもＮＭＯＳトランジスタで構成されたＭＯＳ容量である。
【００４１】
ループフィルタ３０Ｂは、図１に示したＰＬＬにおいて、ループフィルタ３０Ａと置き換えて用いることができる。この場合、ループフィルタ３０Ｂは、チャージポンプ回路２０Ａから入力端ＩＮ１およびＩＮ２に、たとえば、電流Ｉｐ／１０および電流Ｉｐを入力し、抵抗素子３２と容量素子３３との接続箇所に生じた電圧Ｖｏｕｔを電圧制御発振器４０に出力する。すなわち、容量素子３１に相対的に小さな電流を与えるようにすることによって、容量素子３１の容量値の小型化が可能となっている。
【００４２】
次に、本実施形態に係るループフィルタ３０Ｂが、一般的な受動フィルタと等価な伝達特性を示すことを説明する。いま、図２（ａ）に示した受動フィルタにおいて、入力電流をＩｐｘとし、抵抗素子３２と容量素子３３との接続箇所からの出力電圧をＶｏｕｔとすると、当該受動フィルタの伝達関数は次式（４）のようになる。
【数２】
【数３】
【数４】
【００４３】
図６は、電圧バッファ回路３５Ａの具体的な回路構成を示す。電圧バッファ回路３５Ａは、ＰＭＯＳトランジスタ３５１および３５２から構成されたカレントミラー回路３５３と、カレントミラー回路３５３の入力側電流を生成するＮＭＯＳトランジスタ３５４と、カレントミラー回路３５３の出力電流を受ける、ダイオード接続されたＮＭＯＳトランジスタ３５５とを備えている。電圧バッファ回路３５Ａは、ＮＭＯＳトランジスタ３５４のゲート電極に、容量素子３１に生じた電圧を受け、ＮＭＯＳトランジスタ３５５に生じた電圧を出力する。ここで、ＮＭＯＳトランジスタ３５４および３５５のトランスコンダクタンス（値は任意）を等しくし、ＰＭＯＳトランジスタ３５１および３５２のトランスコンダクタンス（値は任意）を等しくすることで、交流的な電圧ゲインがほぼ“１”となる。すなわち、電圧バッファ回路３５Ａは、電圧バッファとして機能する。
【００４４】
なお、ＮＭＯＳトランジスタ３５５に代えて抵抗素子を用いてもよいし、他の抵抗性インピーダンス素子を用いてもよい。ただし、電圧バッファ回路３５Ａの内部抵抗値、すなわち、ＮＭＯＳトランジスタ３５５の抵抗値ＲNと、図６に示した抵抗素子３２の抵抗値Ｒrとの合成抵抗値が、図５に示した抵抗素子３２の抵抗値Ｒになるようにする。したがって、ＮＭＯＳトランジスタ３５５の抵抗値をＲに設定することで、抵抗素子３２を省略することができる。
【００４５】
ループフィルタ３０Ｂが図６に示した構成をしている場合、電圧Ｖｏｕｔを入力する電圧制御発振器４０において、ＮＭＯＳトランジスタ４１が電圧制御発振器４０内のバイアス電流を生成する。このバイアス電流を生成するトランジスタとしてＰＭＯＳを用いる場合、ループフィルタ３０Ｂの構成は次のようになる。
【００４６】
図７は、電圧バッファ回路３５の別の具体的な回路構成を示す。図７に示した電圧バッファ回路３５Ｂは、図６に示した電圧バッファ回路３５ＡからＰＭＯＳトランジスタ３５２およびＮＭＯＳトランジスタ３５５を省略した構成をしている。電圧バッファ回路３５Ｂは、ＮＭＯＳトランジスタ３５４のゲート電極に、容量素子３１に生じた電圧を受け、ＰＭＯＳトランジスタ３５１に生じた電圧を出力する。ここで、電圧バッファ回路３５Ｂの交流的な電圧ゲインがほぼ“１”となるように、ＰＭＯＳトランジスタ３５１およびＮＭＯＳトランジスタ３５４のトランスコンダクタンスを設定することにより、電圧バッファ回路３５Ｂは、電圧バッファとして機能する。
【００４７】
図７に示した構成では、容量素子３３はＰＭＯＳトランジスタで構成され、第２の電圧としての電源電圧に接続される。また、入力端ＩＮ２に与えられる電流Ｉｐは、入力端ＩＮ１に与えられる電流Ｉｐ／１０とは逆向きになる。そして、電圧Ｖｏｕｔを入力する電圧制御発振器４０において、ＰＭＯＳトランジスタ４２が電圧制御発振器４０内のバイアス電流を生成する。
【００４８】
図８は、図７に示したループフィルタ３０Ｂ用のチャージポンプ回路を示す。チャージポンプ回路２０Ｂは、電流源２１、２２、２３および２４を備えているが、このうち、電流源２１および２３は、電流Ｉｐを供給する従来の電流源を、供給電流がα：（１−α）となるように分割したに過ぎない。電流源２２および２４についても同様である。そして、信号ＵＰが与えられると、制御スイッチＳＷ１、ＳＷ３およびＳＷ５が導通し、電流源２１および２３が供給する電流の合成である電流Ｉｐが吐き出されるとともに、電流αＩｐが吸い込まれる。一方、信号ＤＮが与えられると、制御スイッチＳＷ２、ＳＷ４およびＳＷ６が導通し、電流源２２および２４が供給する電流の合成である電流Ｉｐが吸い込まれるとともに、電流αＩｐが吐き出される。
【００４９】
ところで、図７に示したループフィルタ３０Ｂの伝達関数は次式（１０）のようになる。
【数５】
【数６】
【００５０】
なお、ＰＭＯＳトランジスタ３４１に代えて抵抗素子を用いてもよいし、他の抵抗性インピーダンス素子を用いてもよい。ただし、電圧バッファ回路３５Ｂの内部抵抗値、すなわち、ＰＭＯＳトランジスタ３５１の抵抗値ＲPと、図７に示した抵抗素子３２の抵抗値Ｒrとの合成抵抗値が、図５に示した抵抗素子３２の抵抗値Ｒになるようにする。したがって、ＰＭＯＳトランジスタ３５１の抵抗値をＲに設定することで、抵抗素子３２を省略することができる。
【００５１】
以上、本実施形態によると、容量素子３１と容量素子３３とが並列に接続されるため、これらに十分に大きな電圧を印加し易くなる。したがって、容量素子３１および３３にＭＯＳ容量を用い易くなる。さらに、入力端ＩＮ１に与えられる電流値を絞ることによって、容量素子３１をより一層小型化することができる。
【００５２】
なお、第１の実施形態と同様に、ループフィルタ３０Ｂにおける抵抗素子３２をスイッチトキャパシタ回路で構成してもよい。
【００５３】
また、容量素子３１および３３は、ＭＯＳ容量に代えて、たとえば配線間容量などで構成してもよいことは言うまでもない。
【００５４】
（第３の実施形態）
第２の実施形態において、ループフィルタ３０Ｂの出力電圧Ｖｏｕｔと電圧制御発振器４０の発振周波数との間に十分な線形性があり、また、電圧制御発振器４０の発振周波数を大きく変化させる必要のない場合には、電圧バッファ回路３５に代えて、所定電圧を出力する電源を抵抗素子３２に接続するようにしてもよい。以下、ループフィルタ３０Ｂにおける電圧バッファ回路３５を電源に置き換えた構成をしたループフィルタについて説明する。
【００５５】
図９は、本発明の第３の実施形態に係るループフィルタの構成を示す。本実施形態に係るループフィルタ３０Ｃは、第１の素子ブロックとしての容量素子３１と、第２の素子ブロックとしての、直列に接続された抵抗素子３２および電源３４と、第３の素子ブロックとしての容量素子３３と、第１の電圧電流変換回路としてのＮＭＯＳトランジスタ３６と、第２の電圧電流変換回路としてのＮＭＯＳトランジスタ３７とを備えている。容量素子３１の一端には第１の電圧としての接地電位が与えられ、他端には入力端ＩＮ１およびＮＭＯＳトランジスタ３６のゲート電極が接続されている。電源３４の負極には第２の電圧としての接地電位が与えられ、正極には抵抗素子３２が接続されている。容量素子３３は、直列接続された抵抗素子３２および電源３４に並列に接続されている。そして、抵抗素子３２と容量素子３３との接続箇所には入力端ＩＮ２が接続されている。なお、容量素子３１および３３は、いずれもＮＭＯＳトランジスタで構成されたＭＯＳ容量である。
【００５６】
電源３４の電圧Ｖｔｈについては、第１の実施形態のところで既に説明したとおりであるため、ここでは説明を省略する。
【００５７】
ＮＭＯＳトランジスタ３６は、ゲートに、容量素子３１に生じた電圧Ｖ１を受け、ソース・ドレイン間に、電圧Ｖ１に応じた電流Ｉ１を流す。一方、ＮＭＯＳトランジスタ３７は、ゲートに、容量素子３３に生じた電圧Ｖ２を受け、ソース・ドレイン間に、電圧Ｖ２に応じた電流Ｉ２を流す。そして、これら電流Ｉ１およびＩ２を合わせた電流Ｉｂが、バイアス電流として電圧制御発振器４０に与えられる。このように、容量素子３１および３３に生じた電圧を電流に変換し、その電流を合計することにより、第２の実施形態と同等の伝達特性を容易に実現することができる。
【００５８】
本実施形態に係るループフィルタ３０Ｃは、別の見方をすると、第１の実施形態に係るループフィルタ３０Ａにおける容量素子３１からなるブロックと、抵抗素子３２、電源３４および容量素子３３からなるブロックとを、並列に接続した構成となっている。そして、ループフィルタ３０Ｃは、これらブロックに生じた電圧Ｖ１およびＶ２の合計を出力するのに代えて、電圧Ｖ１およびＶ２をそれぞれ電流Ｉ１およびＩ２に変換し、これら電流Ｉ１およびＩ２の合計を出力する。
【００５９】
以上、本実施形態によると、容量素子３１と容量素子３３とが並列に接続されるため、これらに十分に大きな電圧を印加し易くなる。したがって、容量素子３１および３３にＭＯＳ容量を用い易くなる。さらに、入力端ＩＮ１に与えられる電流値を絞ることによって、容量素子３１をより一層小型化することができる。
【００６０】
なお、第１の実施形態と同様に、ループフィルタ３０Ｃにおける抵抗素子３２をスイッチトキャパシタ回路で構成してもよい。
【００６１】
また、容量素子３１および３３は、ＭＯＳ容量に代えて、たとえば配線間容量などで構成してもよいことは言うまでもない。
【００６２】
ところで、第１から第３までの実施形態ではフィードバックシステムとしてＰＬＬを想定しているが、本発明はこれに限定されるものではない。図１において、分周器５０を省略し、電圧制御発振器４０を、出力クロック生成手段としての電圧制御遅延回路に置き換えることによって、遅延ロックループ回路（以下、「ＤＬＬ」と称する）を構成することができる。
【００６３】
（本発明に係るフィードバックシステムの応用例）
本発明のＰＬＬおよびＤＬＬは、大規模な容量素子を必要とせず、回路規模を小規模化することができ、また、ＭＯＳ容量を用いることが容易になるため、特に、次のような製品への応用が期待される。
【００６４】
図１０は、ＩＣカード用のＬＳＩとして、本発明のＰＬＬやＤＬＬを備えたものを用いた例である。ＩＣカードに用いられるＬＳＩは、実装面積に限りがあるため、より小さな回路面積で構成可能な本発明のＰＬＬやＤＬＬは、ＩＣカード用として特に適している。
【００６５】
図１１は、本発明のＰＬＬやＤＬＬを、チップ・オン・チップ（ＣＯＣ）部品に応用した例である。チップ・オン・チップ構造において、上層の半導体集積回路の回路面積には限りがある。したがって、本発明のＰＬＬやＤＬＬが有効となる。
【００６６】
図１２は、本発明のＰＬＬやＤＬＬを、ＬＳＩパッド部に実装した例である。チップ・オン・チップ構造と同様に、ＬＳＩパッド部に実装可能な回路面積には限りがある。したがって、本発明のＰＬＬやＤＬＬが有効となる。
【００６７】
図１３は、本発明のＰＬＬやＤＬＬを、マイクロプロセッサにおけるクロック生成手段として実装した例である。今やマイクロプロセッサには、非常に多くのＰＬＬやＤＬＬが実装されている。そこで、マイクロプロセッサに本発明のＰＬＬやＤＬＬを用いることにより、マイクロプロセッサ全体としての回路面積を大幅に低減することが期待される。したがって、本発明のＰＬＬやＤＬＬをマイクロプロセッサに適用することによって得られる効果は極めて大きいものである。
【００６８】
【発明の効果】
以上説明したように、本発明によると、従来と同等のフィルタ特性を保ちつつ、小型の容量素子で構成され、安定的に動作可能な低域ろ波回路を実現することができる。さらに、容量素子に十分な電圧を印加することができるため、ＭＯＳ容量を用い易くなる。
【００６９】
特に、本発明に係る低域ろ波回路をＰＬＬなどのフィードバックシステムにおけるループフィルタとして用いる場合、ループフィルタにおける容量素子を小型化できる。しかも、積極的にＭＯＳ容量を用いることができるため、フィードバックシステムを有するデジタル回路の製造プロセスにおいて、容量プロセスを設ける必要がない。これにより、フィードバックシステムの小型化および製造コストの低減といった効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るフィードバックシステムの構成図である。
【図２】一般的な受動フィルタから本発明の第１の実施形態に係るループフィルタへの変換過程を示す図である。
【図３】本発明の第１の実施形態に係るループフィルタにおける電源の具体的な回路図である。
【図４】本発明の第１の実施形態に係るループフィルタにおける抵抗素子をスイッチトキャパシタ回路で構成したときの回路図である。
【図５】本発明の第２の実施形態に係るループフィルタの構成図である。
【図６】本発明の第２の実施形態に係るループフィルタにおける電圧バッファ回路の具体的な回路図である。
【図７】本発明の第２の実施形態に係るループフィルタにおける電圧バッファ回路の別の具体的な回路図である。
【図８】図７に示したループフィルタ用のチャージポンプ回路の回路図である。
【図９】本発明の第３の実施形態に係るループフィルタの構成図である。
【図１０】本発明のＰＬＬやＤＬＬをＩＣカードに応用した例である。
【図１１】本発明のＰＬＬやＤＬＬをＣＯＣ部品に応用した例である。
【図１２】本発明のＰＬＬやＤＬＬをＬＳＩパッド領域に実装した例である。
【図１３】本発明のＰＬＬやＤＬＬをマイクロプロセッサに実装した例である。
【図１４】一般的なチャージポンプ型ＰＬＬの構成図である。
【図１５】一般的なループフィルタの回路図である。
【図１６】特願２００３―１２１６４７号に開示されたループフィルタの回路図である。
【符号の説明】
２０Ａ，２０Ｂ チャージポンプ回路
３０Ａ，３０Ｂ，３０Ｃ ループフィルタ（低域ろ波回路）
３１ 容量素子（第１の容量素子、第１の素子ブロック）
３２ 抵抗素子（第２の素子ブロック）
３２´ スイッチトキャパシタ回路
３３ 容量素子（第２の容量素子、第３の素子ブロック）
３４ 電源（第２の素子ブロック）
３５，３５Ａ，３５Ｂ 電圧バッファ回路
３６ ＮＭＯＳトランジスタ（第１の電圧電流変換回路）
３７ ＮＭＯＳトランジスタ（第２の電圧電流変換回路）
４０ 電圧制御発振器（出力クロック生成手段）
ＩＮ１ 入力端（第１の入力端）
ＩＮ２ 入力端（第２の入力端）
Claims (8)
- 第１の容量素子と、
抵抗素子および一端が当該抵抗素子の一端に接続された電源を有し、当該抵抗素子の他端および当該電源の他端のいずれか一方を第１端、他方を第２端として、当該第１端に前記第１の容量素子の一端が接続され、当該第２端に接地電位が与えられた素子ブロックと、
前記素子ブロックに並列に接続された第２の容量素子と、
前記第１の容量素子の他端に接続され、第１の電流を受ける第１の入力端と、
前記第１の容量素子および素子ブロックの接続箇所に接続され、０＜α＜１として、前記第１の電流の（１−α）／α倍の第２の電流を受ける第２の入力端とを備え、
前記第１の容量素子の他端に生じた電圧を出力する
ことを特徴とする低域ろ波回路。 - 一端に接地電位が与えられた第１の容量素子と、
前記第１の容量素子の他端に生じた電圧を入力とする電圧バッファ回路、および一端が当該電圧バッファ回路の出力側に接続された抵抗素子とを有し、当該電圧バッファ回路の入力側を第１端とし、当該抵抗素子の他端を第２端として、当該第１端に前記第１の容量素子の他端が接続された素子ブロックと、
一端に前記素子ブロックの第２端が接続され、他端に電源電圧および前記接地電位のいずれか一方が与えられた第２の容量素子と、
前記第１の容量素子の他端に接続され、第１の電流を受ける第１の入力端と、
前記素子ブロックおよび第２の容量素子の接続箇所に接続され、前記第２の容量素子の他端に前記接地電位が与えられているときは前記第１の電流と同方向で前記第１の電流よりも大きい第２の電流を、前記第２の容量素子の他端に前記電源電圧が与えられているときは前記第１の電流と逆方向で前記第１の電流よりも大きい第２の電流を、受ける第２の入力端とを備え、
前記素子ブロックおよび第２の容量素子の接続箇所に生じた電圧を出力する
ことを特徴とする低域ろ波回路。 - 一端に接地電位が与えられた第１の容量素子と、
抵抗素子および一端が当該抵抗素子の一端に接続された電源を有し、当該抵抗素子の他端および当該電源の他端のいずれか一方を第１端、他方を第２端として、当該第１端に前記接地電位が与えられた素子ブロックと、
前記素子ブロックに並列に接続された第２の容量素子と、
前記第１の容量素子の他端に生じた電圧を電流に変換する第１の電圧電流変換回路と、
前記素子ブロックの第２端に生じた電圧を電流に変換する第２の電圧電流変換回路と、
前記第１の容量素子の他端に接続され、第１の電流を受ける第１の入力端と、
前記素子ブロックおよび第２の容量素子の接続箇所に接続され、前記第１の電流と同方向で前記第１の電流よりも大きい第２の電流を受ける第２の入力端とを備え、
前記第１および第２の電圧電流変換回路によってそれぞれ変換された電流の合計を出力する
ことを特徴とする低域ろ波回路。 - 請求項１または３に記載の低域ろ波回路において、
前記素子ブロックにおける前記抵抗素子は、前記電源の内部抵抗である
ことを特徴とする低域ろ波回路。 - 請求項２に記載の低域ろ波回路において、
前記素子ブロックにおける前記抵抗素子は、前記電圧バッファ回路の内部抵抗である
ことを特徴とする低域ろ波回路。 - 請求項１から３までのいずれか一つに記載の低域ろ波回路において、
前記素子ブロックにおける前記抵抗素子は、スイッチトキャパシタ回路である
ことを特徴とする低域ろ波回路。 - 請求項２または３に記載の低域ろ波回路において、
前記第１および第２の容量素子は、いずれもＭＯＳ容量である
ことを特徴とする低域ろ波回路。 - 入力クロックに基づいて生成した出力クロックを帰還させ、この出力クロックを所定の特性にするフィードバックシステムであって、
請求項１から３までのいずれか一つに記載の低域ろ波回路で構成されたループフィルタと、
前記入力クロックと帰還されたクロックとの位相差に基づいて第１および第２の電流を生成し、当該第１および第２の電流を前記ループフィルタに供給するチャージポンプ回路と、
前記ループフィルタからの出力信号に基づいて、前記出力クロックを生成する出力クロック生成手段とを備えた
ことを特徴とするフィードバックシステム。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003185573A JP4220843B2 (ja) | 2003-06-27 | 2003-06-27 | 低域ろ波回路およびフィードバックシステム |
| US10/799,716 US6995607B2 (en) | 2003-06-27 | 2004-03-15 | Low-pass filter and feedback system |
| CN2004100353067A CN1578152B (zh) | 2003-06-27 | 2004-04-15 | 低通滤波电路及反馈系统 |
| DE602004024605T DE602004024605D1 (de) | 2003-06-27 | 2004-05-13 | Tiefpassfilter und Feedbacksystem |
| EP04011400A EP1492236B1 (en) | 2003-06-27 | 2004-05-13 | Low-pass filter and feedback system |
| DE602004020947T DE602004020947D1 (de) | 2003-06-27 | 2004-05-13 | Tiefpassfilter und Rückkopplungssystem |
| EP08153573A EP1940029B1 (en) | 2003-06-27 | 2004-05-13 | Low-pass filter and feedback system |
| KR1020040048075A KR20050001449A (ko) | 2003-06-27 | 2004-06-25 | 저역통과필터 및 피드백 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003185573A JP4220843B2 (ja) | 2003-06-27 | 2003-06-27 | 低域ろ波回路およびフィードバックシステム |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2005020618A JP2005020618A (ja) | 2005-01-20 |
| JP2005020618A5 JP2005020618A5 (ja) | 2006-08-10 |
| JP4220843B2 true JP4220843B2 (ja) | 2009-02-04 |
Family
ID=33411154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003185573A Expired - Fee Related JP4220843B2 (ja) | 2003-06-27 | 2003-06-27 | 低域ろ波回路およびフィードバックシステム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6995607B2 (ja) |
| EP (2) | EP1492236B1 (ja) |
| JP (1) | JP4220843B2 (ja) |
| KR (1) | KR20050001449A (ja) |
| CN (1) | CN1578152B (ja) |
| DE (2) | DE602004024605D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE364930T1 (de) * | 2003-06-17 | 2007-07-15 | Freescale Semiconductor Inc | Filter für eine phasenregelschleife |
| CN1943113B (zh) * | 2004-03-26 | 2010-09-01 | 松下电器产业株式会社 | 开关电容滤波器和反馈系统 |
| US7091759B2 (en) * | 2004-06-01 | 2006-08-15 | Skyworks Solutions, Inc. | Loop filter integration in phase-locked loops |
| EP1612511B1 (en) * | 2004-07-01 | 2015-05-20 | Softkinetic Sensors Nv | TOF rangefinding with large dynamic range and enhanced background radiation suppression |
| JP2006295343A (ja) * | 2005-04-06 | 2006-10-26 | Matsushita Electric Ind Co Ltd | スイッチトキャパシタフィルタ及びフィードバックシステム |
| US20060267644A1 (en) * | 2005-05-24 | 2006-11-30 | Edward Youssoufian | Method and apparatus for loop filter size reduction |
| US7551012B2 (en) * | 2007-03-27 | 2009-06-23 | Mosaid Technologies Incorporated | Phase shifting in DLL/PLL |
| US7459949B2 (en) * | 2007-01-30 | 2008-12-02 | Mosaid Technologies Incorporated | Phase detector circuit and method therefor |
| US8339207B2 (en) * | 2008-07-23 | 2012-12-25 | Sony Corporation | System and method for effectively implementing a loop filter device |
| US8110945B2 (en) * | 2008-07-29 | 2012-02-07 | Honeywell International Inc. | Power stealing circuitry for a control device |
| US8909333B2 (en) * | 2010-02-24 | 2014-12-09 | Stmicroelectronics S.R.L. | Device for measuring impedance of biologic tissues |
| US9510768B2 (en) | 2011-02-23 | 2016-12-06 | Stmicroelectronics S.R.L. | Device for measuring impedance of biologic tissues including an alternating current (AC) coupled voltage-to-current converter |
| CN103957004A (zh) * | 2014-04-16 | 2014-07-30 | 中科芯集成电路股份有限公司 | 一种应用于直接发射机的锁相环环路滤波器电路 |
| EP3023855A1 (en) * | 2014-11-20 | 2016-05-25 | Dialog Semiconductor (UK) Ltd | Fast bias current startup with feedback |
| CN111654263B (zh) * | 2020-05-12 | 2023-05-16 | 成都华微电子科技股份有限公司 | 带有低通滤波器的集成电路 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56119520A (en) | 1980-02-26 | 1981-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Primary low-pass filter |
| WO1989012280A1 (en) * | 1988-06-09 | 1989-12-14 | Asahi Kasei Microsystems Co., Ltd. | Analog operation circuit |
| US5180993A (en) * | 1990-01-15 | 1993-01-19 | Telefonaktiebolaget L M Ericsson | Method and arrangement for frequency synthesis |
| JP2824370B2 (ja) * | 1992-10-09 | 1998-11-11 | 三菱電機株式会社 | 位相同期ループ回路 |
| US5332930A (en) * | 1993-06-24 | 1994-07-26 | Intel Corporation | Phase locked loop circuitry with variable gain and bandwidth |
| JP2778421B2 (ja) | 1993-09-07 | 1998-07-23 | 日本電気株式会社 | チャージポンプ型位相同期ループ |
| US5592120A (en) * | 1994-09-07 | 1997-01-07 | Analog Devices, Inc. | Charge pump system |
| US5774023A (en) * | 1997-04-30 | 1998-06-30 | Motorola, Inc. | Adaptive phase locked loop system with charge pump having dual current output |
| US6420917B1 (en) * | 1999-10-01 | 2002-07-16 | Ericsson Inc. | PLL loop filter with switched-capacitor resistor |
| US6546059B1 (en) * | 1999-12-28 | 2003-04-08 | Intel Corporation | Adaptive integrated PLL loop filter |
| US6344772B1 (en) * | 2000-06-06 | 2002-02-05 | Agere Systems Guardian Corp | Apparatus and method for capacitance multiplication |
| US6417739B1 (en) * | 2001-03-23 | 2002-07-09 | Motorola, Inc. | Loop filter |
| EP1282234A1 (en) | 2001-07-31 | 2003-02-05 | Texas Instruments Incorporated | Loop filter architecture |
| JP2003121647A (ja) | 2001-10-12 | 2003-04-23 | Nitto Denko Corp | 粘着型位相差板の製造方法、粘着型位相差板および液晶表示装置 |
| US6642747B1 (en) * | 2002-03-15 | 2003-11-04 | National Semiconductor Corporation | Frequency detector for a phase locked loop system |
| CN1327617C (zh) | 2002-05-22 | 2007-07-18 | 松下电器产业株式会社 | 低通滤波电路、反馈系统及半导体集成电路 |
| US7161436B2 (en) * | 2002-11-27 | 2007-01-09 | Mediatek Inc. | Charge pump structure for reducing capacitance in loop filter of a phase locked loop |
-
2003
- 2003-06-27 JP JP2003185573A patent/JP4220843B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-15 US US10/799,716 patent/US6995607B2/en not_active Expired - Fee Related
- 2004-04-15 CN CN2004100353067A patent/CN1578152B/zh not_active Expired - Fee Related
- 2004-05-13 DE DE602004024605T patent/DE602004024605D1/de not_active Expired - Lifetime
- 2004-05-13 EP EP04011400A patent/EP1492236B1/en not_active Expired - Fee Related
- 2004-05-13 EP EP08153573A patent/EP1940029B1/en not_active Expired - Fee Related
- 2004-05-13 DE DE602004020947T patent/DE602004020947D1/de not_active Expired - Lifetime
- 2004-06-25 KR KR1020040048075A patent/KR20050001449A/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| CN1578152A (zh) | 2005-02-09 |
| US6995607B2 (en) | 2006-02-07 |
| EP1940029A1 (en) | 2008-07-02 |
| EP1492236B1 (en) | 2009-05-06 |
| US20040263261A1 (en) | 2004-12-30 |
| EP1492236A1 (en) | 2004-12-29 |
| EP1940029B1 (en) | 2009-12-09 |
| JP2005020618A (ja) | 2005-01-20 |
| CN1578152B (zh) | 2010-04-28 |
| DE602004020947D1 (de) | 2009-06-18 |
| KR20050001449A (ko) | 2005-01-06 |
| DE602004024605D1 (de) | 2010-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4220828B2 (ja) | 低域ろ波回路、フィードバックシステムおよび半導体集積回路 | |
| JP4220843B2 (ja) | 低域ろ波回路およびフィードバックシステム | |
| JP4025776B2 (ja) | Ｐｌｌ用の低域ろ波回路、位相同期回路および半導体集積回路 | |
| JP4856191B2 (ja) | 位相ロックループ内でのキャパシタンス乗算のための方法および装置 | |
| JPH03167915A (ja) | 信号処理装置 | |
| CN110572154B (zh) | 用于环路电路的基于电压调节器的环路滤波器以及环路滤波方法 | |
| JP4463807B2 (ja) | スイッチトキャパシタフィルタ及びフィードバックシステム | |
| US20040101081A1 (en) | Charge pump structure for reducing capacitance in loop filter of a phase locked loop | |
| EP0945986A2 (en) | Charge pump circuit for PLL | |
| US8248112B2 (en) | Transconductance amplifier | |
| JP2021093643A (ja) | チャージポンプ回路、ｐｌｌ回路および発振器 | |
| JP2006527936A (ja) | フェーズ・ロックト・ループ・フィルタ | |
| US6320458B1 (en) | Integrated structure with an analog unit supplied by an external supply voltage by means of a low-pass filter and driving elements | |
| JP2009194547A (ja) | 低域ろ波回路 | |
| JP5020721B2 (ja) | 位相ロックループ回路 | |
| JP4220839B2 (ja) | 位相同期回路 | |
| Yoshioka et al. | Miller capacitor with wide input range and its application to PLL loop filter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060626 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060626 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080623 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080916 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081021 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081114 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |