JP2824370B2 - 位相同期ループ回路 - Google Patents

位相同期ループ回路

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JP2824370B2
JP2824370B2 JP4271486A JP27148692A JP2824370B2 JP 2824370 B2 JP2824370 B2 JP 2824370B2 JP 4271486 A JP4271486 A JP 4271486A JP 27148692 A JP27148692 A JP 27148692A JP 2824370 B2 JP2824370 B2 JP 2824370B2
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    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体トランジスタ
を使用する電子回路でクロック信号を用いる回路に関す
るものである。特に電圧制御発振器が発生した信号に基
づく信号の位相を基準信号の位相に同期させる位相同期
ループ回路に関する。
【０００２】
【従来の技術】近年の半導体技術の進歩と共に、半導体
集積回路装置（以下「ＬＳＩ」と記す）内に構成されて
いる複数の機器の動作速度は、飛躍的に向上している。
それにつれて、ＬＳＩに外部から供給され、ＬＳＩ内の
機器の動作速度を規定するクロック信号を、いかに高速
にＬＳＩ内の機器に分配するかが、動作速度を向上させ
る上で１つの技術課題となっている。
【０００３】この１つの解決手段として、ＬＳＩ内の各
機器に供給されるクロック信号の位相を、ＬＳＩ内に設
けた位相同期ループ回路（ｐｈａｓｅ−ｌｏｃｋｅｄ−
ｌｏｏｐ、以下「ＰＬＬ」と記す）回路によって外部か
ら供給されるクロック信号の位相に同期させることによ
って、各機器への分配時に生じる遅延を解消することが
考えられている。
【０００４】このような目的で使用されるアナログ方式
のＰＬＬ回路の一例を図９に示す。この回路は、ＩＥＥ
Ｅ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ ＶＯＬ．２２，ＮＯ．２ Ａｐｒ．
１９８７の２５５頁乃至２６１頁に掲載されているもの
である。
【０００５】ＬＳＩ内部に分配される内部クロック１２
は、その位相を位相の基準となる基準クロック１１に同
期させるため、その位相が位相周波数比較器１において
基準クロック１１の位相と比較される。そしてチャージ
ポンプ回路２は両者の位相の差に応じて所定の電荷量の
電荷を出力する。この電荷は抵抗３０１，３０２、容量
３０３を有するループフィルタ３で蓄積、平滑化され、
電圧制御発振器（以下「ＶＣＯ」と記載する）４には内
部クロック１２と基準クロック１１の位相の差に対応し
た電位ＶVCO が印加される。ＶＣＯ４及びクロックジェ
ネレーター５は電位ＶVCO に基づき、内部クロック１２
と基準クロック１１の位相の差に対応した周波数を有す
る基礎クロックから、内部クロック１２を含む種々のク
ロックを生成する。即ち内部クロック１２を帰還し、基
準クロック１１と同期させることにより、その位相の安
定が図られている。
【０００６】
【発明が解決しようとする課題】従来このようなＰＬＬ
回路については、ループフィルタ３で、チャージポンプ
回路２の出力する電荷を蓄積、平滑化するため、ループ
フィルタ３に使用される容量３０３の容量値はある所定
の値以上でなければならない。もし、所定の値よりも小
さいときには、上記の平滑化が十分になされない結果、
ＰＬＬ回路の同期動作が安定化しなくなる。
【０００７】一方、ゲートアレイのようなセミカスタム
の半導体集積回路においてもＰＬＬ回路を内蔵し、ＰＬ
Ｌ回路によって外部から供給されるクロック信号と同期
した信号をゲートアレイによって構成される各機器に供
給させようとする要望がある。
【０００８】しかし、セミカスタムの半導体集積回路装
置では、一般的に製造を安価にするため、ＰＬＬ回路の
為だけに特別に容量を形成する工程は実施しないため、
金属配線層を形成する既存の工程で、金属配線層を上下
に積層させて、その間に生じる容量を利用する等の構成
を取らざるをえない。しかしこの構成では、ループフィ
ルタ３に要求される容量３０３を形成するには大きな面
積を必要とし、集積度の向上を妨げるという問題点があ
った。
【０００９】この発明は上記問題点を解決するためにな
されたもので、半導体集積回路装置の製造コストを増加
させることなく、しかも大きな面積を必要としないＰＬ
Ｌ回路を得る事を目的とする。
【００１０】
【課題を解決するための手段】この発明にかかる位相同
期ループ回路は、入力端と、少なくとも一つの出力端と
を有し、入力端に与えられた電位に基づいて生成された
クロックを出力端に与えるクロック発生部と、一の出力
端に与えられたクロックと、基準クロックとを受け、両
者の位相差に応じた電荷量を有する電荷を発生する電荷
発生部と、電荷を受ける入力端と、電荷量に依存した電
位を発生する出力端とを有する電位発生部と、を備え
る。そして、電位発生部は、第１の電位点と、前記第１
の電位点とは異なる電位が与えられる第２の電位点と、
第１の電位点に接続される第１導電型の第１半導体層
と、第１半導体層上に形成される絶縁層と、絶縁層を挟
んで対峙するゲート電極を有する、少なくとも一つの第
１の絶縁ゲート型キャパシタと、第２の電位点に接続さ
れる第２導電型の第２半導体層と、第２半導体層上に形
成される絶縁層と、絶縁層を挟んで対峙するゲート電極
を有する、少なくとも一つの第２の絶縁ゲート型キャパ
シタと、電位発生部の入力端及び出力端に接続された一
端と、第１及び第２の絶縁ゲート型キャパシタのゲート
電極の全てと共通に接続された他端と、を有する抵抗
と、を含む。
【００１１】第１の絶縁ゲート型キャパシタは、いずれ
も第１の電位点に接続された第２導電型の２つの電流電
極を有する絶縁ゲート型電界効果トランジスタを有し、
第２の絶縁ゲート型キャパシタは、いずれも第２の電位
点に接続された第１導電型の２つの電流電極を有する絶
縁ゲート型電界効果トランジスタを有する。
【００１２】
【作用】この発明にかかる電位発生部が要求する容量
は、互いに相補的な導電型の２種の絶縁ゲート型キャパ
シタによって構成される。絶縁ゲート型キャパシタの有
する絶縁層は薄く形成されるため、所望する容量値を得
るのに必要な面積は低減される。
【００１３】また、共通に接続される２種の絶縁ゲート
型キャパシタのゲート電極における電位が低下しても、
互いに容量の低下を補填しあうため、両者の構成する容
量値が著しく低下することはない。
【００１４】しかも絶縁ゲート型キャパシタはＭＩＳ型
トランジスタによって構成することができるため、ゲー
トアレイ上で容易に構成することができ、スライス工程
の変更のみで容量値の変更を行うことができる。
【００１５】
【実施例】この発明の一実施例の説明を行う前に、図９
に示された従来の技術における容量３０３をＭＯＳトラ
ンジスタで構成するという、この発明の基礎となる技術
について説明する。その後、この基礎となる技術との関
連においてこの発明の一実施例の説明を行う。
【００１６】Ａ．この発明の基礎となる技術図５に、こ
の発明の基礎となる技術を示すＰＬＬ回路の回路図を示
す。図９における容量３０３をＮＭＯＳトランジスタ３
０６によって構成した構造を有している。ＮＭＯＳトラ
ンジスタ３０６のゲートは容量３０３の一端に、またソ
ース及びドレインはいずれも容量３０３の他端に相当し
ている。即ち、ＮＭＯＳトランジスタ３０６のゲートは
抵抗３０２に接続され、ソース及びドレインはいずれも
接地電位（ＶSS）２０に接続されており、容量値Ｃ1 を
有するＭＯＳキャパシタとして動作することになる。
【００１７】図６にＮＭＯＳトランジスタ３０６の構成
例を断面図で示す。半導体基板の表面にはｐウェル層３
０６ａが設けられ、ｐウェル層３０６ａには一対の高濃
度ｎ型半導体層３０６ｂ，３０６ｃが設けられている。
半導体層３０６ｂ，３０６ｃに挟まれたｐウェル層３０
６ａの表面には、絶縁層Ｉを介してゲート電極Ｇが設け
られている。また、ｐウェル層３０６ａには高濃度ｐ型
半導体層３０６ｄも設けられており、半導体層３０６
ｂ，３０６ｃと共に、接地電位（ＶSS）２０が接続され
ている。よってｐウェル層３０６ａにもＶSS２０が接続
されている。その一方、ゲート電極Ｇにはループフィル
タの抵抗３０２の一端が接続されている。この結果、ｐ
ウェル層３０６ａとゲート電極Ｇとの間で電荷が蓄積さ
れ、抵抗３０２とＶSS２０との間にＭＯＳキャパシタが
存在するような構成がなされる。
【００１８】ループフィルタ３はこの他抵抗３０１を備
えており、抵抗３０１，３０２はそれぞれ抵抗値Ｒ1 ，
Ｒ2 を有している。これらはＮＭＯＳトランジスタ３０
６の構成するＭＯＳキャパシタを介してチャージポンプ
回路２との間で直列に接続される。
【００１９】このように構成されたループフィルタ３を
有するＰＬＬ回路が安定に同期状態へと移行するか否か
は、諸素子の定数に影響される。つまり、ループフィル
タ３の抵抗３０１，３０２、及びＮＭＯＳトランジスタ
３０６の構成するＭＯＳキャパシタの値（Ｒ1 ，Ｒ2 ，
Ｃ1 ）、更には電位ＶVCO の変化に対してＶＣＯ４の周
波数がどの程度変化するか（Δｆ／ΔＶVCO ，以下、こ
れをＶＣＯゲインと呼ぶ）に大きく影響される。前記の
文献によれば、ＰＬＬの安定動作条件は以下の式で表さ
れる。
【００２０】
【数１】
【００２１】図７はＰＬＬ回路の位相同期の安定性を示
すグラフである。内部クロック１２の位相を基準クロッ
ク信号１１の位相と安定して一致させるためには、座標
（ωτ2 ，Ｋτ2 ）で示される点が安定限界線２６（あ
るいは２８）よりも右側の安定領域にある状態で、ＰＬ
Ｌ回路が動作しなければならない。ここで安定限界線２
６，２８はＰＬＬ回路全体の遅延時間ｔｄがそれぞれ
０．１τ2 ，０の場合を想定して描かれている。
【００２２】数１及び図７からわかるように、基準クロ
ック１１の周波数ｆが大きく変わる場合には、ＶＣＯ４
のゲインやループフィルタ３の抵抗３０１，３０２及び
ＮＭＯＳトランジスタ３０６の構成するＭＯＳキャパシ
タの値（Ｒ1 ，Ｒ2 ，Ｃ1 ）も変え、上記の式を満たす
ように設計すればよい。
【００２３】ここでＭＯＳキャパシタの容量値Ｃ1 は、
ＮＭＯＳトランジスタ３０６の個数を増減すれば制御で
きる。従ってゲートアレイにおいてＰＬＬ回路を搭載す
る場合においても、スライス工程の変更のみにより、種
々の基準クロック１１の周波数ｆに対応することができ
る。また、ＭＯＳキャパシタの有する絶縁層は、通常の
構造のキャパシタの備える絶縁層よりも一桁程度薄く形
成される。このため、その容量は所定の面積に対して大
きく採れ、よって集積度の向上を妨げることもない。
【００２４】ところで、この発明の基礎となる技術のみ
では、実際上ＰＬＬ回路において位相同期を安定して動
作させることは困難である。その理由は、ＭＯＳキャパ
シタの容量値Ｃ1 が、ゲート電極に与えられるゲート印
加電圧に依存することにある。
【００２５】図８はＭＯＳキャパシタの容量値のゲート
印加電圧に対する依存性を例示したグラフである。ＮＭ
ＯＳトランジスタで構成されたＭＯＳキャパシタの容量
値は、曲線８１に示されるようにゲート印加電圧が低下
すると（例えば図８に例示される場合では１Ｖ以下に低
下すると）著しく低下する。
【００２６】図５に示されるとおり、ＮＭＯＳトランジ
スタ３０６のゲート電極は抵抗３０２に接続されてい
る。このためチャージポンプ回路２から与えられた電荷
の極性やパルス幅によってはＮＭＯＳトランジスタ３０
６の構成する容量が低下し、座標（ωτ2 ，Ｋτ2 ）で
示される点が安定限界線２６（あるいは２８）よりも左
側の非安定領域に存在する場合が生じる。
【００２７】図７に、ある条件の下でゲート印加電位が
低下して容量値Ｃ1 が減少してゆく場合の座標（ω
τ2 ，Ｋτ2 ）の軌跡を併記した。点Ａはゲート印加電
位が２Ｖの場合（容量値は約７４ｐＦ）であり、ゲート
印加電位が低下するにつれ座標（ωτ2 ，Ｋτ2 ）はグ
ラフＡＢを移動する。そして、ゲート印加電位が０．１
Ｖ（容量値は約４２ｐＦ）にまで低下すると座標（ωτ
2 ，Ｋτ2 ）は点Ｂに至り、非安定領域に入ってしま
う。
【００２８】このことからわかるように、この発明の基
礎となる技術のみでは、ＮＭＯＳトランジスタ３０６の
ゲート電極に与えられる電位によってＰＬＬ回路での位
相同期を安定して得ることができない場合があるという
問題点が残ってしまう。
【００２９】Ｂ．この発明の実施例図１にこの発明の一
実施例であるＰＬＬ回路の回路図を示す。位相周波数比
較器１には位相同期の基準となる基準クロック１１が入
力する。ＬＳＩ内部に分配され、基準クロック１１に同
期させるべき内部クロック１２も位相周波数比較器１に
入力する。位相周波数比較器１は、基準クロック１１と
内部クロック１２との立ち上がりの位相（タイミング）
を比較し、両者の位相の差に応じて信号線１３，１４に
位相情報をパルス及び論理値として出力する。
【００３０】チャージポンプ回路２は信号線１３，１４
に与えられたパルス及び論理値に基づき、正または負の
電荷１７を出力する。ループフィルタ３はチャージポン
プ回路２の出力した電荷１７を平滑化し、蓄積する。
【００３１】ＶＣＯ４は遅延時間を変えるディレイセル
４０１と、ディレイセル４０１が駆動する負荷４０２に
より構成される。「Ａ．この発明の基礎となる技術」で
説明したように、ＶＣＯ４はループフィルタ３の出力電
位ＶVCO に応じて発振周波数ｆを変える。ディレイセル
４０１の段数を変更したり、負荷４０２の負荷容量の値
を変更したりすることによって、ユーザーの要望する基
準クロック１１の周波数に対応させたＶＣＯ４を構成す
ることができる。
【００３２】クロックジェネレーター５はインバータや
ＮＡＮＤ回路やＮＯＲ回路等の論理回路から構成され、
ＶＣＯ４が発振するクロックを所望のデューティ比に生
成し、また多相クロックを生成する。どのような論理回
路をどのように接続するかを変更することにより、ユー
ザーの要望する諸デコード出力を発生するクロックジェ
ネレーター５を構成することができる。
【００３３】基準クロック１１の位相に対し、内部クロ
ック１２の位相が遅れている場合には、位相周波数比較
器１は位相差に相当する幅のパルスを信号線１３に出力
し、信号線１４には論理値「ロウ」を出力する。これに
より、チャージポンプ回路２は位相差に応じた量の正の
電荷をループフィルタ３に供給する。ループフィルタ３
は与えられる電荷を積分し、平滑化して、徐々に電位Ｖ
VCO を上昇させる。その結果ＶＣＯ４は周波数ｆを上昇
させ、クロックジェネレーター５を通して分配される内
部クロック１２の位相は基準クロック１１に比べ進んで
くる。
【００３４】一方、基準クロック１１の位相に対し、内
部クロック１２の位相が進んでいる場合には、位相周波
数比較器１は位相差に相等する幅のパルスを信号線１４
に出力し、信号線１３には論理値「ロウ」を出力する。
これにより、チャージポンプ回路２は位相差に応じた量
の負の電荷をループフィルタ３に供給する。ループフィ
ルタ３は同様に電荷を積分し、平滑化して、徐々に電位
ＶVCO を下降させる。その結果ＶＣＯ４は周波数ｆを低
下させ、内部クロック１２の位相は基準クロック１１に
比べ遅れてくる。
【００３５】以上の動作により、基準クロック１１と内
部クロック１２の位相が一致すると、チャージポンプ回
路２は正の電荷も負の電荷もほとんど供給しなくなるの
でループフィルタ３は電位ＶVCO を一定に保ち、ＶＣＯ
４の周波数は一定となる結果、位相の同期状態は維持さ
れていく。
【００３６】図１に示されるように、ループフィルタ３
は電荷１７が与えられる抵抗３０１（抵抗値Ｒ1 ）、抵
抗３０１を介してチャージポンプ回路２に接続された抵
抗３０２（抵抗値Ｒ2 ）、並びに抵抗３０２を介して抵
抗３０１に共通して接続されたゲート電極を有するＮＭ
ＯＳトランジスタ３０６及びＰＭＯＳトランジスタ３０
７から構成されている。電位ＶVCO は抵抗３０１，３０
２が互いに接続される点の電位である。
【００３７】ＮＭＯＳトランジスタ３０６のソース及び
ドレインは、「Ａ．この発明の基礎となる技術」と同様
に接地電位ＶSS２０に接続されている。またこれと相補
的に、ＰＭＯＳトランジスタ３０７のソース及びドレイ
ンは、電源電位ＶDD２１に接続されている。即ち、ＭＯ
Ｓトランジスタ３０６，３０７は互いに相補的な導電型
を有する２種のＭＯＳキャパシタをそれぞれ構成する。
【００３８】この実施例では、互いに相補的な導電型の
ＭＯＳトランジスタ３０６，３０７のゲート電極を共通
して接続することにより、「Ａ．この発明の基礎となる
技術」で説明された未解決として残された問題点を解決
することができる。
【００３９】図２は、互いに相補的な導電型で、かつ並
列に接続された２種のＭＯＳキャパシタの容量値の、ゲ
ート印加電圧に対する依存性を例示したグラフである。
ゲート印加電位が１Ｖ程度以上で曲線８１で例示された
容量値（約７４ｐＦ）を得るためには、ゲート印加電位
が１Ｖ程度以上でそれぞれが約３７ｐＦの容量値をとる
ＮＭＯＳトランジスタ３０６と、ＰＭＯＳトランジスタ
３０７を用いる。曲線８２，８３はそれぞれＮＭＯＳト
ランジスタ３０６、ＰＭＯＳトランジスタ３０７の容量
値のゲート印加電位に対する依存性を示している。また
曲線８０は、ＮＭＯＳトランジスタ３０６及びＰＭＯＳ
トランジスタ３０７の合成容量値を示している。
【００４０】曲線８０によれば、ゲート印加電圧の低下
に伴う容量の低下が依然見られるものの、著しく低下す
るものではない。
【００４１】図３はＰＬＬ回路の位相同期の安定性を示
すグラフである。容量値以外の条件は図７に示されたグ
ラフに関する条件と同一であるとしている。
【００４２】ゲート印加電位が２Ｖ程度の場合には、合
成容量値は従来の場合と同様であり、座標（ωτ2 ，Ｋ
τ2 ）は点Ａに一致する。ゲート印加電位が０．１Ｖ程
度に低下しても合成容量値の低下は著しくない（約５８
ｐＦ）ので、座標（ωτ2 ，Ｋτ2 ）は点Ｃに一致す
る。
【００４３】したがって、ゲート印加電位が低下しても
安定限界線２６，２８の左側に座標（ωτ2 ，Ｋτ2 ）
が移ることは無く、ＰＬＬ回路での位相同期を安定して
得ることができる。
【００４４】図４にＮＭＯＳトランジスタ３０６及びＰ
ＭＯＳトランジスタ３０７の構成例を断面図で示した。
ＮＭＯＳトランジスタ３０６の構成は図６に示された構
成と同一であり、ＰＭＯＳトランジスタ３０７の構成
は、ＮＭＯＳトランジスタ３０６の構成における２種の
導電型を入れ換えたものとなっている。但し、ＰＭＯＳ
トランジスタ３０７のｎウェル層３０７ａ、高濃度ｐ型
半導体層３０７ｂ，３０７ｃにはＶDD２１が接続され
る。従って、ＮＭＯＳトランジスタ３０６と同様、ＰＭ
ＯＳトランジスタ３０７においても、ｎウェル層３０７
ａとゲート電極Ｇとの間で電荷が蓄積され、抵抗３０２
とＶDD２１との間にＭＯＳキャパシタが存在するような
構成がなされる。
【００４５】本発明におけるＭＯＳトランジスタ３０
６，３０７の個数は図１に示すように複数でもよいし、
単数でもよい。これらはゲートアレイ上で容易に構成さ
れるので、スライス工程の変更のみで所望の個数を得る
ことができ、基準クロック１１の周波数に対応してＭＯ
Ｓトランジスタ３０６，３０７が構成する容量の値を制
御することができる。
【００４６】
【発明の効果】本発明によれば、ループフィルタの容量
にＭＯＳキャパシタを使用するので、ＰＬＬ回路を形成
する場合の製造コストの増加がない。しかもＭＯＳキャ
パシタの絶縁層は、金属配線を上下に積層させて容量を
形成する場合の層間厚よりも薄いので、ＰＬＬ回路の占
有面積を大幅に小さくすることができる。しかも、ＭＯ
Ｓキャパシタのゲート印加電圧によっても、ループフィ
ルタの容量値が大きく減少することがないので、ＰＬＬ
回路の同期動作を常に安定にすることができる。
【図面の簡単な説明】
【図１】この発明の一実施例を示す回路図である。
【図２】この発明の一実施例を説明するグラフである。
【図３】この発明の一実施例を説明するグラフである。
【図４】この発明の一実施例を実現するＭＯＳトランジ
スタの断面図である。
【図５】この発明の基礎となる技術を説明する回路図で
ある。
【図６】この発明の基礎となる技術を実現するＭＯＳト
ランジスタの断面図である。
【図７】この発明の基礎となる技術を説明するグラフで
ある。
【図８】この発明の基礎となる技術を説明するグラフで
ある。
【図９】従来の技術を説明する回路図である。
【符号の説明】
１ 位相周波数比較器 ２ チャージポンプ回路 ３ ループフィルタ ４ 電圧制御発振回路 ５ クロックジェネレータ ３０１，３０２ 抵抗 ３０６ ＮＭＯＳトランジスタ ３０７ ＰＭＯＳトランジスタ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力端と、少なくとも一つの出力端とを
    有し、前記入力端に与えられた電位に基づいて生成され
    たクロックを前記出力端に与えるクロック発生部と、 一の前記出力端に与えられたクロックと、基準クロック
    とを受け、両者の位相差に応じた電荷量を有する電荷を
    発生する電荷発生部と、 前記電荷を受ける入力端と、前記電荷量に依存した電位
    を発生する出力端とを有する電位発生部と、 を備え、 前記電位発生部は、 第１の電位点と、 前記第１の電位点と異なる電位が与えられる第２の電位
    点と、 前記第１の電位点に接続される第１導電型の第１半導体
    層と、前記第１半導体層上に形成される絶縁層と、前記
    絶縁層を挟んで対峙するゲート電極を有する、少なくと
    も一つの第１の絶縁ゲート型キャパシタと、 前記第２の電位点に接続される第２導電型の第２半導体
    層と、前記第２半導体層上に形成される絶縁層と、前記
    絶縁層を挟んで対峙するゲート電極を有する、少なくと
    も一つの第２の絶縁ゲート型キャパシタと、 前記電位発生部の前記入力端及び前記出力端に接続され
    た一端と、前記第１及び第２の絶縁ゲート型キャパシタ
    の前記ゲート電極の全てと共通に接続された他端と、を
    有する抵抗と、 を含む位相同期ループ回路。
  2. 【請求項２】 前記第１の絶縁ゲート型キャパシタは、
    いずれも前記第１の電位点に接続された第２導電型の２
    つの電流電極を有する絶縁ゲート型電界効果トランジス
    タを有する請求項１記載の位相同期ループ回路。
  3. 【請求項３】 前記第２の絶縁ゲート型キャパシタは、
    いずれも前記第２の電位点に接続された第１導電型の２
    つの電流電極を有する絶縁ゲート型電界効果トランジス
    タを有する請求項１記載の位相同期ループ回路。
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