JP2842492B2 - 位相同期ループ回路 - Google Patents
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L27/11803—Masterslice integrated circuits using field effect technology
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
Description
【０００１】
【産業上の利用分野】本発明は、電圧制御発振器が発生
した信号に基づく信号の位相を基準信号の位相に同期さ
せる位相同期ループ回路に関する。
した信号に基づく信号の位相を基準信号の位相に同期さ
せる位相同期ループ回路に関する。
【０００２】
【従来の技術】近年の半導体技術の進歩と共に、半導体
集積回路内に構成されている複数の機器の動作速度は、
飛躍的に向上している。それにつれて、半導体集積回路
に外部から供給され、半導体集積回路内の機器の動作速
度を規定するクロック信号を、いかに高速に半導体集積
回路内の機器に分配するかが、動作速度を向上させる上
で１つの技術課題となっている。
集積回路内に構成されている複数の機器の動作速度は、
飛躍的に向上している。それにつれて、半導体集積回路
に外部から供給され、半導体集積回路内の機器の動作速
度を規定するクロック信号を、いかに高速に半導体集積
回路内の機器に分配するかが、動作速度を向上させる上
で１つの技術課題となっている。
【０００３】この１つの解決手段として、半導体集積回
路内の各機器に供給されるクロック信号の位相を、半導
体集積回路内に設けた位相同期ループ回路によって外部
から供給されるクロック信号の位相に同期させることに
よって、各機器に供給されるときに生じる遅延を解消す
ることが考えられている。
路内の各機器に供給されるクロック信号の位相を、半導
体集積回路内に設けた位相同期ループ回路によって外部
から供給されるクロック信号の位相に同期させることに
よって、各機器に供給されるときに生じる遅延を解消す
ることが考えられている。
【０００４】このような目的で使用されるアナログ方式
の位相同期ループ回路の一例を図７に示す。この回路
は、IEEE JOURNAL OF SOLID-STATE CIRCUITS VOL.22,N
O.2 Apr. 1987の255 頁乃至261 頁に掲載されているも
のである。この回路では、電圧制御発振器１０が発生す
るクロック信号をデコーダ１２によって、４相の発振出
力信号φ１、φ２、φ３、φ４にデコードされる。
の位相同期ループ回路の一例を図７に示す。この回路
は、IEEE JOURNAL OF SOLID-STATE CIRCUITS VOL.22,N
O.2 Apr. 1987の255 頁乃至261 頁に掲載されているも
のである。この回路では、電圧制御発振器１０が発生す
るクロック信号をデコーダ１２によって、４相の発振出
力信号φ１、φ２、φ３、φ４にデコードされる。
【０００５】これら発振出力信号のうちφ１が、位相比
較器１４に供給され、基準クロック信号ＲＥＦと位相比
較され、位相差に応じて位相比較器１４は、アップ信号
またはダウン信号をチャージポンプ回路１６に供給す
る。チャージポンプ回路１６はアップ信号またはダウン
信号を受けて、正または負の電荷をパルス信号としてル
ープフィルタ回路１８に供給する。
較器１４に供給され、基準クロック信号ＲＥＦと位相比
較され、位相差に応じて位相比較器１４は、アップ信号
またはダウン信号をチャージポンプ回路１６に供給す
る。チャージポンプ回路１６はアップ信号またはダウン
信号を受けて、正または負の電荷をパルス信号としてル
ープフィルタ回路１８に供給する。
【０００６】ループフィルタ回路１８は、直列に接続さ
れ、その相互接続点がこのループフィルタ回路１８の出
力点とされた抵抗器２０、２２と、抵抗器２２の相互接
続点と反対側の端部と接地電位点との間に接続されたコ
ンデンサ２４とを有し、チャージポンプ回路１６からの
パルス信号を平滑化する。このループフィルタ回路１８
の平滑化出力信号が、電圧制御発振器１０に制御電圧と
して供給される。
れ、その相互接続点がこのループフィルタ回路１８の出
力点とされた抵抗器２０、２２と、抵抗器２２の相互接
続点と反対側の端部と接地電位点との間に接続されたコ
ンデンサ２４とを有し、チャージポンプ回路１６からの
パルス信号を平滑化する。このループフィルタ回路１８
の平滑化出力信号が、電圧制御発振器１０に制御電圧と
して供給される。
【０００７】例えば、基準クロック信号ＲＥＦの位相に
対して発振出力信号φ１の位相が遅れていると、位相比
較器１４は位相差に相当する幅のパルス信号をアップ信
号として出力し、ダウン信号を低レベルとする。これに
よりチャージポンプ回路１６は位相差に応じた量の正の
電荷をループフィルタ回路１８に供給する。ループフィ
ルタ回路１８は供給された正の電荷を積分し、その出力
電圧を徐々に上昇させる。その結果、電圧制御発振器１
０の発振周波数を少し高くし、発振出力信号φ１の基準
クロック信号ＲＥＦに対する位相差が少し小さくなる。
以下、このような動作を繰り返す結果、発振出力信号φ
１は、基準クロック信号ＲＥＦと位相が一致する。
対して発振出力信号φ１の位相が遅れていると、位相比
較器１４は位相差に相当する幅のパルス信号をアップ信
号として出力し、ダウン信号を低レベルとする。これに
よりチャージポンプ回路１６は位相差に応じた量の正の
電荷をループフィルタ回路１８に供給する。ループフィ
ルタ回路１８は供給された正の電荷を積分し、その出力
電圧を徐々に上昇させる。その結果、電圧制御発振器１
０の発振周波数を少し高くし、発振出力信号φ１の基準
クロック信号ＲＥＦに対する位相差が少し小さくなる。
以下、このような動作を繰り返す結果、発振出力信号φ
１は、基準クロック信号ＲＥＦと位相が一致する。
【０００８】基準クロック信号ＲＥＦの位相に対して発
振出力信号φ１の位相が進んでいる場合には、位相比較
器１４は位相差に相当する幅のパルス信号をダウン信号
として出力し、アップ信号を低レベルとする。チャージ
ポンプ回路１６は、ダウン信号の表している位相差に応
じて負の電荷をループフィルタ回路１８に供給する。ル
ープフィルタ回路１８は、この負の電荷を積分し、その
出力電圧を下降させる。その結果、電圧制御発振器１０
の発振周波数を少し低くし、発振出力信号φ１の基準ク
ロック信号ＲＥＦに対する位相差が少し小さくなる。以
下、このような動作を繰り返す結果、発振出力信号φ１
は、基準クロック信号ＲＥＦと位相が一致する。
振出力信号φ１の位相が進んでいる場合には、位相比較
器１４は位相差に相当する幅のパルス信号をダウン信号
として出力し、アップ信号を低レベルとする。チャージ
ポンプ回路１６は、ダウン信号の表している位相差に応
じて負の電荷をループフィルタ回路１８に供給する。ル
ープフィルタ回路１８は、この負の電荷を積分し、その
出力電圧を下降させる。その結果、電圧制御発振器１０
の発振周波数を少し低くし、発振出力信号φ１の基準ク
ロック信号ＲＥＦに対する位相差が少し小さくなる。以
下、このような動作を繰り返す結果、発振出力信号φ１
は、基準クロック信号ＲＥＦと位相が一致する。
【０００９】上記文献によれば、上記のような基準クロ
ック信号ＲＥＦと発振出力信号φ１との位相を一致させ
るように、位相同期ループ回路が動作するには、図８に
示す安定限界線２６、２８よりも右側の安定領域に、ω
i τ2 、Ｋτ2 が位置する状態で位相同期ループ回路は
動作しなければならない。なお、同図における横軸に示
したωi τ2 のうちωi は、基準クロック信号ＲＥＦの
角周波数（２πｆ、ｆは基準クロック信号ＲＥＦの周波
数）、τ2 は抵抗器２２とコンデンサ２４の時定数、縦
軸に示すＫτ2 のうちＫはＫ0 ＩP Ｒ２で、Ｋ0 は電圧
制御発振器１０のゲイン（ループフィルタ回路１８の出
力電圧の変化に対して電圧制御発振器１０の発振周波数
がどれだけ変化するかを表した値）、ＩP は抵抗器２０
を流れる最大電流（抵抗器２０の値を大きくすると減少
する。）、Ｒ２は抵抗器２２の値である。また、安定限
界線２６は論理遅延時間ｔｄが０．１τ2 の場合のもの
であり、同２８はｔｄが０の場合のものである。
ック信号ＲＥＦと発振出力信号φ１との位相を一致させ
るように、位相同期ループ回路が動作するには、図８に
示す安定限界線２６、２８よりも右側の安定領域に、ω
i τ2 、Ｋτ2 が位置する状態で位相同期ループ回路は
動作しなければならない。なお、同図における横軸に示
したωi τ2 のうちωi は、基準クロック信号ＲＥＦの
角周波数（２πｆ、ｆは基準クロック信号ＲＥＦの周波
数）、τ2 は抵抗器２２とコンデンサ２４の時定数、縦
軸に示すＫτ2 のうちＫはＫ0 ＩP Ｒ２で、Ｋ0 は電圧
制御発振器１０のゲイン（ループフィルタ回路１８の出
力電圧の変化に対して電圧制御発振器１０の発振周波数
がどれだけ変化するかを表した値）、ＩP は抵抗器２０
を流れる最大電流（抵抗器２０の値を大きくすると減少
する。）、Ｒ２は抵抗器２２の値である。また、安定限
界線２６は論理遅延時間ｔｄが０．１τ2 の場合のもの
であり、同２８はｔｄが０の場合のものである。
【００１０】図８から明らかなように基準クロック信号
ＲＥＦの発振周波数を大きく変更しなければならない場
合、安定限界線２６、２８の右側の安定領域にＫτ2 、
ωiτ2 が位置するように、電圧制御発振器１０のゲイ
ンやループフィルタ回路１８を構成している抵抗器２
０、２２、コンデンサ２４の値を、設計しなおさなけれ
ならない。
ＲＥＦの発振周波数を大きく変更しなければならない場
合、安定限界線２６、２８の右側の安定領域にＫτ2 、
ωiτ2 が位置するように、電圧制御発振器１０のゲイ
ンやループフィルタ回路１８を構成している抵抗器２
０、２２、コンデンサ２４の値を、設計しなおさなけれ
ならない。
【００１１】従って、従来このような位相同期ループ回
路は、基準クロック信号の周波数をユーザーからの指示
に従って決定し、これに応じて電圧制御発振器１０、ル
ープフィルタ回路１８等を設計し、この設計に基づいて
製造用のマスクパターンを作成し、これに基づいて製造
することが行われていた。即ち、位相同期ループ回路
は、従来、ユーザーからの指示に従った、そのユーザー
専用のものとして製造されていた。
路は、基準クロック信号の周波数をユーザーからの指示
に従って決定し、これに応じて電圧制御発振器１０、ル
ープフィルタ回路１８等を設計し、この設計に基づいて
製造用のマスクパターンを作成し、これに基づいて製造
することが行われていた。即ち、位相同期ループ回路
は、従来、ユーザーからの指示に従った、そのユーザー
専用のものとして製造されていた。
【００１２】
【発明が解決しようとする課題】しかし、ゲートアレイ
のようなセミカスタムの半導体集積回路においても、位
相同期ループ回路を内蔵し、この位相同期ループ回路に
よって外部から供給されるクロック信号と同期した信号
をゲートアレイによって構成される各機器に供給させよ
うとする要望がある。しかし、外部クロック信号の周波
数は、ユーザーによってそれぞれ異なるので、ゲートア
レイに位相同期ループ回路を内蔵させようとすると、上
述したようにユーザーが要望する周波数に応じたものと
なるように位相同期ループ回路を構成する電圧制御発振
器１０、ループフィルタ回路１８等を設計した上で、製
造しなければならず、ゲートアレイとして利点である汎
用性が薄れるという問題点があった。
のようなセミカスタムの半導体集積回路においても、位
相同期ループ回路を内蔵し、この位相同期ループ回路に
よって外部から供給されるクロック信号と同期した信号
をゲートアレイによって構成される各機器に供給させよ
うとする要望がある。しかし、外部クロック信号の周波
数は、ユーザーによってそれぞれ異なるので、ゲートア
レイに位相同期ループ回路を内蔵させようとすると、上
述したようにユーザーが要望する周波数に応じたものと
なるように位相同期ループ回路を構成する電圧制御発振
器１０、ループフィルタ回路１８等を設計した上で、製
造しなければならず、ゲートアレイとして利点である汎
用性が薄れるという問題点があった。
【００１３】
【課題を解決するための手段】本発明は、上記の問題点
を解決するためになされたもので、制御電圧に応じた周
波数で発振する電圧制御発振手段を構成可能な電圧制御
発振手段の構成体と、電圧制御発振手段の出力信号と基
準信号との位相を比較する比較手段と、この比較手段の
出力信号の低周波成分を通過させて、これを電圧制御発
振手段に制御電圧として供給するループフィルタ手段の
構成体とを、具備している。電圧制御発振手段の構成体
は、複数の能動素子の発振構成要素を有し、これら発振
構成要素を接続する配線パターンのマスクを作成し、こ
のマスクによって上記配線パターンを形成し、このマス
クの変更によって基本発振周波数を可変できるように構
成されている。また、ループフィルタ手段の構成体は、
これらを接続する配線パターンのマスクを作成し、この
マスクによって配線パターンを形成し、このマスクの変
更によって時定数を任意に変更可能に構成されている。
を解決するためになされたもので、制御電圧に応じた周
波数で発振する電圧制御発振手段を構成可能な電圧制御
発振手段の構成体と、電圧制御発振手段の出力信号と基
準信号との位相を比較する比較手段と、この比較手段の
出力信号の低周波成分を通過させて、これを電圧制御発
振手段に制御電圧として供給するループフィルタ手段の
構成体とを、具備している。電圧制御発振手段の構成体
は、複数の能動素子の発振構成要素を有し、これら発振
構成要素を接続する配線パターンのマスクを作成し、こ
のマスクによって上記配線パターンを形成し、このマス
クの変更によって基本発振周波数を可変できるように構
成されている。また、ループフィルタ手段の構成体は、
これらを接続する配線パターンのマスクを作成し、この
マスクによって配線パターンを形成し、このマスクの変
更によって時定数を任意に変更可能に構成されている。
【００１４】
【作用】本発明によれば、ユーザーが周波数を指定する
と、これに応じて電圧制御発振手段で使用する発振構成
要素の数や、フィルタ手段の時定数を決定する。この決
定を実現するように、電圧制御発振手段の構成体の発振
構成要素の接続用の配線パターンと、ループフィルタ手
段の構成体の配線パターンとを決定し、この配線パター
ンに応じたマスクを作成し、このマスクによって配線パ
ターンを作成し、この配線パターンで発振構成要素を接
続したり、ループフィルタ手段の構成体を接続すること
で、所望の特性の同期位相ループ回路を実現できる。
と、これに応じて電圧制御発振手段で使用する発振構成
要素の数や、フィルタ手段の時定数を決定する。この決
定を実現するように、電圧制御発振手段の構成体の発振
構成要素の接続用の配線パターンと、ループフィルタ手
段の構成体の配線パターンとを決定し、この配線パター
ンに応じたマスクを作成し、このマスクによって配線パ
ターンを作成し、この配線パターンで発振構成要素を接
続したり、ループフィルタ手段の構成体を接続すること
で、所望の特性の同期位相ループ回路を実現できる。
【００１５】
【実施例】この実施例の位相同期ループ回路は、位相比
較器２５、チャージポンプ回路２６、ループフィルタ回
路、電圧制御発振器及びデコーダを有するもので、この
位相同期ループ回路は、例えば図２に示すように、ゲー
トアレイ２７が構成されているチップ２８上の予め定め
た領域２９にゲートアレイ２７とシールドされた状態で
形成されている。
較器２５、チャージポンプ回路２６、ループフィルタ回
路、電圧制御発振器及びデコーダを有するもので、この
位相同期ループ回路は、例えば図２に示すように、ゲー
トアレイ２７が構成されているチップ２８上の予め定め
た領域２９にゲートアレイ２７とシールドされた状態で
形成されている。
【００１６】位相比較器２５、チャージポンプ回路２６
は、上述した文献に記載されているものと同一のものを
使用することができる。また、ループフィルタ回路、電
圧制御発振器及びデコーダは、ユーザーからの要望に応
じて異なった構成のものとすることができるようにされ
ている。
は、上述した文献に記載されているものと同一のものを
使用することができる。また、ループフィルタ回路、電
圧制御発振器及びデコーダは、ユーザーからの要望に応
じて異なった構成のものとすることができるようにされ
ている。
【００１７】そのため図１に示すように、領域２９に
は、位相比較器２５、チャージポンプ回路２６の他に、
ループフィルタ回路構成体３０、電圧制御発振器構成体
３０１、デコーダ回路構成体３０２が設けられている。
ループフィルタ回路構成体３０は、コンデンサ３２、３
４、３６、３８と、抵抗体４０、４２を有している。こ
れらコンデンサ３２、３４、３６、３８は、下側電極３
２ａ、３４ａ、３６ａ、３８ａと、上側電極３２ｂ、３
４ｂ、３６ｂ、３８ｂとを有している。これら下側電極
３２ａと上側電極３２ｂとの間には、図示していないが
誘電体が設けられ、他の下側電極３４ａ、３６ａ、３８
ａと上側電極３４ｂ、３６ｂ、３８ｂとの間にも、それ
ぞれ誘電体が設けられ、予め定められた容量をそれぞれ
が発生する。抵抗体４０、４２は、それぞれ予め定めた
抵抗値を有するものである。
は、位相比較器２５、チャージポンプ回路２６の他に、
ループフィルタ回路構成体３０、電圧制御発振器構成体
３０１、デコーダ回路構成体３０２が設けられている。
ループフィルタ回路構成体３０は、コンデンサ３２、３
４、３６、３８と、抵抗体４０、４２を有している。こ
れらコンデンサ３２、３４、３６、３８は、下側電極３
２ａ、３４ａ、３６ａ、３８ａと、上側電極３２ｂ、３
４ｂ、３６ｂ、３８ｂとを有している。これら下側電極
３２ａと上側電極３２ｂとの間には、図示していないが
誘電体が設けられ、他の下側電極３４ａ、３６ａ、３８
ａと上側電極３４ｂ、３６ｂ、３８ｂとの間にも、それ
ぞれ誘電体が設けられ、予め定められた容量をそれぞれ
が発生する。抵抗体４０、４２は、それぞれ予め定めた
抵抗値を有するものである。
【００１８】これらコンデンサ３２、３４、３６、３８
と抵抗体４０、４２とを接続することによってループフ
ィルタ回路を構成することができ、特に、その際にどの
コンデンサとコンデンサをどのように接続するかによっ
てループフィルタを構成するコンデンサの容量を変更で
き、また抵抗体４０、４２のどことどことをコンデンサ
側及び電圧制御発振器構成体３０１のどの部品に接続す
るかを変更することによって、ループフィルタを構成す
る抵抗器の抵抗値を変更できる。従って、ユーザーの要
望に応じた基準クロック周波数で動作するのに必要な時
定数を有するループフィルタ回路を構成することができ
る。
と抵抗体４０、４２とを接続することによってループフ
ィルタ回路を構成することができ、特に、その際にどの
コンデンサとコンデンサをどのように接続するかによっ
てループフィルタを構成するコンデンサの容量を変更で
き、また抵抗体４０、４２のどことどことをコンデンサ
側及び電圧制御発振器構成体３０１のどの部品に接続す
るかを変更することによって、ループフィルタを構成す
る抵抗器の抵抗値を変更できる。従って、ユーザーの要
望に応じた基準クロック周波数で動作するのに必要な時
定数を有するループフィルタ回路を構成することができ
る。
【００１９】電圧制御発振器構成体３０１は、例えば１
５個のＮＭＯＳＦＥＴ４４ａ乃至４４ｏを有し、さらに
同じく例えば１５個のＰＭＯＳＦＥＴ４６ａ乃至４６ｏ
を有している。これらＮＭＯＳＦＥＴ４４ａ乃至４４ｏ
及びＰＭＯＳＦＥＴ４６ａ乃至４６ｏを、後述するよう
に組み合わせて、インバータやこれらインバータへの電
流源やインバータに対する容量等を構成し、ループフィ
ルタ回路からの制御電圧に応じて発振周波数が変更され
る電圧制御発振器を構成している。
５個のＮＭＯＳＦＥＴ４４ａ乃至４４ｏを有し、さらに
同じく例えば１５個のＰＭＯＳＦＥＴ４６ａ乃至４６ｏ
を有している。これらＮＭＯＳＦＥＴ４４ａ乃至４４ｏ
及びＰＭＯＳＦＥＴ４６ａ乃至４６ｏを、後述するよう
に組み合わせて、インバータやこれらインバータへの電
流源やインバータに対する容量等を構成し、ループフィ
ルタ回路からの制御電圧に応じて発振周波数が変更され
る電圧制御発振器を構成している。
【００２０】このようにインバータ等を構成する際に、
例えばどれだけの段数のインバータを構成するかの段数
を変更したり、負荷容量の値を変更したりすることによ
って、ユーザーの要望に応じた基準クロック周波数で動
作させるのに必要な電圧制御発振器を構成することがで
きる。
例えばどれだけの段数のインバータを構成するかの段数
を変更したり、負荷容量の値を変更したりすることによ
って、ユーザーの要望に応じた基準クロック周波数で動
作させるのに必要な電圧制御発振器を構成することがで
きる。
【００２１】デコーダ回路構成体３０２も、例えばそれ
ぞれ１５個のＰＭＯＳＦＥＴ４８ａ乃至４８ｏと、ＮＭ
ＯＳＦＥＴ５０ａ乃至５０ｏとを有している。これらＰ
ＭＯＳＦＥＴ４８ａ乃至４８ｏと、ＮＭＯＳＦＥＴ５０
ａ乃至５０ｏとを適当に組み合わせて、例えばインバー
タやＮＡＮＤ回路やＮＯＲ回路等の論理回路を構成し、
電圧制御発振器から供給された発振信号をデコードする
回路を構成している。その際に、どのような論理回路を
どのように接続するかを変更して、ユーザーの要望に応
じた各デコード出力を発生するデコード回路を構成する
ことができる。
ぞれ１５個のＰＭＯＳＦＥＴ４８ａ乃至４８ｏと、ＮＭ
ＯＳＦＥＴ５０ａ乃至５０ｏとを有している。これらＰ
ＭＯＳＦＥＴ４８ａ乃至４８ｏと、ＮＭＯＳＦＥＴ５０
ａ乃至５０ｏとを適当に組み合わせて、例えばインバー
タやＮＡＮＤ回路やＮＯＲ回路等の論理回路を構成し、
電圧制御発振器から供給された発振信号をデコードする
回路を構成している。その際に、どのような論理回路を
どのように接続するかを変更して、ユーザーの要望に応
じた各デコード出力を発生するデコード回路を構成する
ことができる。
【００２２】なお、ＮＭＯＳＦＥＴ４４ａ乃至４４ｏ、
５０ａ乃至５０ｏ、ＰＭＯＳＦＥＴ４６ａ乃至４６ｏ、
４８ａ乃至４８ｏは、例えばＮＭＯＳＦＥＴ４４ａを代
表として示すように、ゲート領域５２と、この両側にソ
ース領域５４、ドレイン領域５６を有するものである。
５０ａ乃至５０ｏ、ＰＭＯＳＦＥＴ４６ａ乃至４６ｏ、
４８ａ乃至４８ｏは、例えばＮＭＯＳＦＥＴ４４ａを代
表として示すように、ゲート領域５２と、この両側にソ
ース領域５４、ドレイン領域５６を有するものである。
【００２３】このように、位相比較器２５、チャージポ
ンプ回路２６以外のループフィルタ回路、電圧制御発振
器及びデコーダ回路は、その構成が任意に変更可能なも
のである。ユーザーが基準クロック信号の周波数を指定
すると、これに応じて、例えば図３に示すようにループ
フィルタ回路６０、電圧制御発振器６２及びデコーダ回
路６４が設計される。
ンプ回路２６以外のループフィルタ回路、電圧制御発振
器及びデコーダ回路は、その構成が任意に変更可能なも
のである。ユーザーが基準クロック信号の周波数を指定
すると、これに応じて、例えば図３に示すようにループ
フィルタ回路６０、電圧制御発振器６２及びデコーダ回
路６４が設計される。
【００２４】図３において、ループフィルタ回路６０
は、図７に示したループフィルタ回路１８と同様に抵抗
器２００、２０２とコンデンサ２０４とで構成されてお
り、抵抗器２００と２０２の値が設計の結果Ｒ1 、Ｒ２
に、コンデンサ２０４の容量がＣ１に定められている。
は、図７に示したループフィルタ回路１８と同様に抵抗
器２００、２０２とコンデンサ２０４とで構成されてお
り、抵抗器２００と２０２の値が設計の結果Ｒ1 、Ｒ２
に、コンデンサ２０４の容量がＣ１に定められている。
【００２５】電圧制御発振器６２は、ループを形成して
いる５段の縦続接続されたインバータを有するものとし
て設計されている。これらインバータは、それぞれＰＭ
ＯＳＦＥＴとＮＭＯＳＦＥＴとによって構成されてお
り、これらＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴとして、こ
の設計ではＰＭＯＳＦＥＴ４６ｃ、４６ｆ、４６ｉ、４
６ｌ、４６ｏと、ＮＭＯＳＦＥＴ４４ｃ、４４ｆ、４４
ｉ、４４ｌ、４４ｏとを用いている。さらに、この設計
では、ＰＭＯＳＦＥＴ４６ｃ、４６ｆ、４６ｉ、４６
ｌ、４６ｏのソース側に、ＰＭＯＳＦＥＴ４６ｂ、４６
ｅ、４６ｈ、４６ｋ、４６ｎによって形成された電流源
が設けられている。これら電流源は、それぞれ＋ＶDDに
接続されている。同様に、各ＮＭＯＳＦＥＴ４４ｃ、４
４ｆ、４４ｉ、４４ｌ、４４ｏのソース側に、ＮＭＯＳ
ＦＥＴ４４ｂ、４４ｅ、４４ｈ、４４ｋ、４４ｎによっ
て構成された電流源が設けられている設計とされてい
る。これら電流源は、それぞれ接地電位ＶSSに接続され
ている。
いる５段の縦続接続されたインバータを有するものとし
て設計されている。これらインバータは、それぞれＰＭ
ＯＳＦＥＴとＮＭＯＳＦＥＴとによって構成されてお
り、これらＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴとして、こ
の設計ではＰＭＯＳＦＥＴ４６ｃ、４６ｆ、４６ｉ、４
６ｌ、４６ｏと、ＮＭＯＳＦＥＴ４４ｃ、４４ｆ、４４
ｉ、４４ｌ、４４ｏとを用いている。さらに、この設計
では、ＰＭＯＳＦＥＴ４６ｃ、４６ｆ、４６ｉ、４６
ｌ、４６ｏのソース側に、ＰＭＯＳＦＥＴ４６ｂ、４６
ｅ、４６ｈ、４６ｋ、４６ｎによって形成された電流源
が設けられている。これら電流源は、それぞれ＋ＶDDに
接続されている。同様に、各ＮＭＯＳＦＥＴ４４ｃ、４
４ｆ、４４ｉ、４４ｌ、４４ｏのソース側に、ＮＭＯＳ
ＦＥＴ４４ｂ、４４ｅ、４４ｈ、４４ｋ、４４ｎによっ
て構成された電流源が設けられている設計とされてい
る。これら電流源は、それぞれ接地電位ＶSSに接続され
ている。
【００２６】これら電流源は、ＰＭＯＳＦＥＴ４６ａと
ＮＭＯＳＦＥＴ４４ａとによって構成されたミラー回路
によって制御される構成とされている。これらミラー回
路には、ループフィルタ回路６０から制御電圧が供給さ
れ、これに応じて各インバータに供給される電流量が、
ＰＭＯＳＦＥＴを用いた電流源とＮＭＯＳＦＥＴを用い
た電流源とによって制御され、各インバータにおける遅
延時間が制御され、発振周波数が変化する。
ＮＭＯＳＦＥＴ４４ａとによって構成されたミラー回路
によって制御される構成とされている。これらミラー回
路には、ループフィルタ回路６０から制御電圧が供給さ
れ、これに応じて各インバータに供給される電流量が、
ＰＭＯＳＦＥＴを用いた電流源とＮＭＯＳＦＥＴを用い
た電流源とによって制御され、各インバータにおける遅
延時間が制御され、発振周波数が変化する。
【００２７】デコーダ回路６４は、電圧制御発振器６２
のＰＭＯＳＦＥＴ４８ｃとＮＭＯＳＦＥＴ５０ｃとによ
って構成されるインバータへの入力電圧を入力とするも
のであって、かつこの入力電圧を反転させるものとして
設計されている。
のＰＭＯＳＦＥＴ４８ｃとＮＭＯＳＦＥＴ５０ｃとによ
って構成されるインバータへの入力電圧を入力とするも
のであって、かつこの入力電圧を反転させるものとして
設計されている。
【００２８】このようにループフィルタ回路６０と、電
圧制御発振器６２と、デコーダ回路６４を設計すると、
ループフィルタ回路構成体３０と、電圧制御発振器構成
体３０１と、デコーダ回路構成体３０２とを用いて、上
記設計の通りに製造するために必要な金属配線パターン
のマスクを作成する。そして、このマスクを用いて、金
属配線パターン６６をループフィルタ回路構成体３０、
電圧制御発振器構成体３０１、デコーダ回路構成体３０
２上に形成し、ループフィルタ回路６０、電圧制御発振
器６２、デコーダ回路６４を製造する。図４は、このよ
うに金属配線パターン６６を図１に示す各構成体３０、
３０１、３０２上に形成することによって、ループフィ
ルタ回路６０と、電圧制御発振器６２と、デコーダ回路
６４を製造した状態を示す。但し、電圧制御発振器６２
とデコーダ回路６４との部分の金属配線パターン６６
は、図が複雑となり、分かりにくいので、一部のみを示
してある。図４では、各金属配線パターン６６は、それ
ぞれ１層のものである。また同図に、符号６８で示して
あるのは、各金属配線パターン６６と各構成要素との接
続点である。
圧制御発振器６２と、デコーダ回路６４を設計すると、
ループフィルタ回路構成体３０と、電圧制御発振器構成
体３０１と、デコーダ回路構成体３０２とを用いて、上
記設計の通りに製造するために必要な金属配線パターン
のマスクを作成する。そして、このマスクを用いて、金
属配線パターン６６をループフィルタ回路構成体３０、
電圧制御発振器構成体３０１、デコーダ回路構成体３０
２上に形成し、ループフィルタ回路６０、電圧制御発振
器６２、デコーダ回路６４を製造する。図４は、このよ
うに金属配線パターン６６を図１に示す各構成体３０、
３０１、３０２上に形成することによって、ループフィ
ルタ回路６０と、電圧制御発振器６２と、デコーダ回路
６４を製造した状態を示す。但し、電圧制御発振器６２
とデコーダ回路６４との部分の金属配線パターン６６
は、図が複雑となり、分かりにくいので、一部のみを示
してある。図４では、各金属配線パターン６６は、それ
ぞれ１層のものである。また同図に、符号６８で示して
あるのは、各金属配線パターン６６と各構成要素との接
続点である。
【００２９】また、図１に示すループフィルタ回路構成
体３０と、電圧制御発振器構成体３０１と、デコーダ回
路３０２とを用いて、別のユーザーが基準クロック信号
の周波数を別の周波数に指定した場合、それに応じて例
えば図５に示すような同期位相ループ回路を設計する。
体３０と、電圧制御発振器構成体３０１と、デコーダ回
路３０２とを用いて、別のユーザーが基準クロック信号
の周波数を別の周波数に指定した場合、それに応じて例
えば図５に示すような同期位相ループ回路を設計する。
【００３０】図５の位相同期ループ回路では、ループフ
ィルタ回路６０１は、図３のループフィルタ回路６０と
同様に抵抗器２００ａ、２０２ｂ及びコンデンサ２０４
ａから構成されており、抵抗器２００ａは抵抗値Ｒ１
１、抵抗器２０２ａは抵抗値Ｒ２１に、コンデンサ２０
４ａは容量がＣ１ａに選択されている。
ィルタ回路６０１は、図３のループフィルタ回路６０と
同様に抵抗器２００ａ、２０２ｂ及びコンデンサ２０４
ａから構成されており、抵抗器２００ａは抵抗値Ｒ１
１、抵抗器２０２ａは抵抗値Ｒ２１に、コンデンサ２０
４ａは容量がＣ１ａに選択されている。
【００３１】電圧制御発振器６２１は、ループを形成し
ている３段の縦続接続されたインバータを有し、これら
インバータは、いずれもＰＭＯＳＦＥＴとＮＭＯＳＦＥ
Ｔとからなるもので、ＰＭＯＳＦＥＴとしてＰＭＯＳＦ
ＥＴ４６ｅ、４６ｊ、４６ｏを用い、ＮＭＯＳＦＥＴと
してＮＭＯＳＦＥＴ４４ｅ、４４ｊ、４４ｏを用いるよ
うに設計されている。
ている３段の縦続接続されたインバータを有し、これら
インバータは、いずれもＰＭＯＳＦＥＴとＮＭＯＳＦＥ
Ｔとからなるもので、ＰＭＯＳＦＥＴとしてＰＭＯＳＦ
ＥＴ４６ｅ、４６ｊ、４６ｏを用い、ＮＭＯＳＦＥＴと
してＮＭＯＳＦＥＴ４４ｅ、４４ｊ、４４ｏを用いるよ
うに設計されている。
【００３２】これらＰＭＯＳＦＥＴ４６ｅ、４６ｊ、４
６ｏのソース側には、ＰＭＯＳＦＥＴ４６ｄ、４６ｉ、
４６ｎを電流源として使用するように、かつＮＭＯＳＦ
ＥＴ４４ｅ、４４ｊ、４４ｏのソース側にはＮＭＯＳＦ
ＥＴ４４ｄ、４４ｉ、４４ｎを電流源として使用するよ
うに、それぞれ設計されている。
６ｏのソース側には、ＰＭＯＳＦＥＴ４６ｄ、４６ｉ、
４６ｎを電流源として使用するように、かつＮＭＯＳＦ
ＥＴ４４ｅ、４４ｊ、４４ｏのソース側にはＮＭＯＳＦ
ＥＴ４４ｄ、４４ｉ、４４ｎを電流源として使用するよ
うに、それぞれ設計されている。
【００３３】これら電流源は、ＰＭＯＳＦＥＴ４６ａと
ＮＭＯＳＦＥＴ４４ａとによって構成された電流ミラー
回路によって制御されるように設計されている。無論、
電流ミラー回路は、ループフィルタ回路６０１からの制
御電圧によって上記各電流源からの電流量を制御するも
のである。
ＮＭＯＳＦＥＴ４４ａとによって構成された電流ミラー
回路によって制御されるように設計されている。無論、
電流ミラー回路は、ループフィルタ回路６０１からの制
御電圧によって上記各電流源からの電流量を制御するも
のである。
【００３４】また、各インバータの入力側には、各イン
バータでの基本遅延量を調整するための容量を設けるよ
うに設計されており、これら容量は、それぞれドレイン
・ソース領域を＋ＶDDに接続すると共にゲートをインバ
ータの入力側に接続した２個のＰＭＯＳＦＥＴと、ドレ
イン・ソース領域を接地電位に接続すると共にゲートを
インバータの入力側に接続した２個のＮＭＯＳＦＥＴと
によって構成されている。これら容量を構成するため
に、ＰＭＯＳＦＥＴ４６ｂ、４６ｃ、４６ｇ、４６ｈ、
４６ｌ、４６ｍ、ＮＭＯＳＦＥＴ４４ｂ、４４ｃ、４４
ｇ、４４ｈ、４４ｌ、４４ｍを用いるように設計されて
いる。
バータでの基本遅延量を調整するための容量を設けるよ
うに設計されており、これら容量は、それぞれドレイン
・ソース領域を＋ＶDDに接続すると共にゲートをインバ
ータの入力側に接続した２個のＰＭＯＳＦＥＴと、ドレ
イン・ソース領域を接地電位に接続すると共にゲートを
インバータの入力側に接続した２個のＮＭＯＳＦＥＴと
によって構成されている。これら容量を構成するため
に、ＰＭＯＳＦＥＴ４６ｂ、４６ｃ、４６ｇ、４６ｈ、
４６ｌ、４６ｍ、ＮＭＯＳＦＥＴ４４ｂ、４４ｃ、４４
ｇ、４４ｈ、４４ｌ、４４ｍを用いるように設計されて
いる。
【００３５】デコーダ回路６４１は、ＰＭＯＳＦＥＴ４
６ｅとＮＭＯＳＦＥＴ４４ｅとで構成されたインバータ
への入力電圧と、ＰＭＯＳＦＥＴ４６ｏとＮＭＯＳＦＥ
Ｔ４４ｏとで構成されたインバータへの入力電圧とを入
力して、２相のクロック信号を発生するように構成され
ており、上記両入力電圧を入力するＮＡＮＤ回路と、こ
のＮＡＮＤ回路の出力を反転させるインバータとによっ
て、位相比較器２５に供給されるクロック信号を発生す
るように設計されており、具体的にはＮＡＮＤ回路はＰ
ＭＯＳＦＥＴ４８ｅ、４８ｆ、ＮＭＯＳＦＥＴ５０ｅ、
５０ｆによって構成され、インバータはＰＭＯＳＦＥＴ
４８ｇ、５０ｇによって構成されている。
６ｅとＮＭＯＳＦＥＴ４４ｅとで構成されたインバータ
への入力電圧と、ＰＭＯＳＦＥＴ４６ｏとＮＭＯＳＦＥ
Ｔ４４ｏとで構成されたインバータへの入力電圧とを入
力して、２相のクロック信号を発生するように構成され
ており、上記両入力電圧を入力するＮＡＮＤ回路と、こ
のＮＡＮＤ回路の出力を反転させるインバータとによっ
て、位相比較器２５に供給されるクロック信号を発生す
るように設計されており、具体的にはＮＡＮＤ回路はＰ
ＭＯＳＦＥＴ４８ｅ、４８ｆ、ＮＭＯＳＦＥＴ５０ｅ、
５０ｆによって構成され、インバータはＰＭＯＳＦＥＴ
４８ｇ、５０ｇによって構成されている。
【００３６】また、デコーダ回路６４１は、上記両入力
電圧を入力とするＮＯＲ回路によって、もう１つのクロ
ック信号を発生するように設計されており、具体的には
ＮＯＲ回路は、ＰＭＯＳＦＥＴ４８ｉ、４８ｊ、ＮＭＯ
ＳＦＥＴ５０ｊ、５０ｉによって構成されている。
電圧を入力とするＮＯＲ回路によって、もう１つのクロ
ック信号を発生するように設計されており、具体的には
ＮＯＲ回路は、ＰＭＯＳＦＥＴ４８ｉ、４８ｊ、ＮＭＯ
ＳＦＥＴ５０ｊ、５０ｉによって構成されている。
【００３７】このようにループフィルタ回路６０１と、
電圧制御発振器６２１と、デコーダ回路６４１を設計す
ると、ループフィルタ回路構成体３０と、電圧制御発振
器構成体３０１と、デコーダ回路構成体３０２とを用い
て、上記設計の通りに製造するために必要な金属配線パ
ターン６６１のマスクを作成する。そして、このマスク
を用いて、金属配線パターン６６１をループフィルタ回
路構成体３０、電圧制御発振器構成体３０１、デコーダ
回路構成体３０２上に形成し、ループフィルタ回路６
０、電圧制御発振器６２、デコーダ回路６４を製造す
る。
電圧制御発振器６２１と、デコーダ回路６４１を設計す
ると、ループフィルタ回路構成体３０と、電圧制御発振
器構成体３０１と、デコーダ回路構成体３０２とを用い
て、上記設計の通りに製造するために必要な金属配線パ
ターン６６１のマスクを作成する。そして、このマスク
を用いて、金属配線パターン６６１をループフィルタ回
路構成体３０、電圧制御発振器構成体３０１、デコーダ
回路構成体３０２上に形成し、ループフィルタ回路６
０、電圧制御発振器６２、デコーダ回路６４を製造す
る。
【００３８】図６は、このように金属配線パターン６６
１を図１に示す各構成体３０、３０１、３０２上に形成
して、ループフィルタ回路６０１と、電圧制御発振器６
２１と、デコーダ回路６４１を製造した状態を示す。但
し、電圧制御発振器６２１とデコーダ回路６４１との部
分の金属配線パターン６６１は、図が複雑となり、分か
りにくいので、一部のみを示してある。この金属配線パ
ターン６６１も、１層のものである。図６において、符
号６８１で示してあるのは、各金属配線パターン６６１
と各構成要素との接続点である。
１を図１に示す各構成体３０、３０１、３０２上に形成
して、ループフィルタ回路６０１と、電圧制御発振器６
２１と、デコーダ回路６４１を製造した状態を示す。但
し、電圧制御発振器６２１とデコーダ回路６４１との部
分の金属配線パターン６６１は、図が複雑となり、分か
りにくいので、一部のみを示してある。この金属配線パ
ターン６６１も、１層のものである。図６において、符
号６８１で示してあるのは、各金属配線パターン６６１
と各構成要素との接続点である。
【００３９】図４と図６との比較から明らかなように、
同じループフィルタ回路構成体３０、電圧制御発振器構
成体３０１、デコーダ回路構成体３０２を用いながら、
ユーザーの要望に応じた、異なる基準クロック周波数で
動作する位相同期ループ回路を容易に製造することがで
きる。
同じループフィルタ回路構成体３０、電圧制御発振器構
成体３０１、デコーダ回路構成体３０２を用いながら、
ユーザーの要望に応じた、異なる基準クロック周波数で
動作する位相同期ループ回路を容易に製造することがで
きる。
【００４０】なお、上記の実施例では、金属配線パター
ン６６、６６１は、それぞれ１層ののみのものを示した
が、必ずしも１層のみとする必要はなく、スルーホール
を介して多層配線とすることもできる。また、ループフ
ィルタ回路構成体３０では、抵抗体４０、４２に抵抗体
を分けて配置したが、これらを繋いで１つとした抵抗体
を使用することもできる。また、上記の実施例では、チ
ャージポンプ回路やデコーダ回路を使用したが、これら
は場合によって不要である。
ン６６、６６１は、それぞれ１層ののみのものを示した
が、必ずしも１層のみとする必要はなく、スルーホール
を介して多層配線とすることもできる。また、ループフ
ィルタ回路構成体３０では、抵抗体４０、４２に抵抗体
を分けて配置したが、これらを繋いで１つとした抵抗体
を使用することもできる。また、上記の実施例では、チ
ャージポンプ回路やデコーダ回路を使用したが、これら
は場合によって不要である。
【００４１】
【発明の効果】以上のように、本発明によれば、電圧制
御発振手段構成体と、ループフィルタ手段構成体とを設
けているので、電圧制御発振手段やループフィルタ手段
をユーザーの要望する周波数の基準クロック信号とする
ことができ、わざわざ電圧制御手段やループフィルタ手
段を最初から設計し直す必要がなく、製造が容易とな
る。また、本発明では、電圧制御発振手段やループフィ
ルタ手段を、配線パターンの変更によって特性を変更す
ることができるもので構成しているので、基準クロック
信号の周波数を任意のものとすることができる。
御発振手段構成体と、ループフィルタ手段構成体とを設
けているので、電圧制御発振手段やループフィルタ手段
をユーザーの要望する周波数の基準クロック信号とする
ことができ、わざわざ電圧制御手段やループフィルタ手
段を最初から設計し直す必要がなく、製造が容易とな
る。また、本発明では、電圧制御発振手段やループフィ
ルタ手段を、配線パターンの変更によって特性を変更す
ることができるもので構成しているので、基準クロック
信号の周波数を任意のものとすることができる。
【図１】本発明による位相同期ループ回路の１実施例に
おいて使用するループフィルタ回路の構成体及び電圧制
御発振器の構成体及びデコーダ回路の構成体の平面図で
ある。
おいて使用するループフィルタ回路の構成体及び電圧制
御発振器の構成体及びデコーダ回路の構成体の平面図で
ある。
【図２】同実施例が設けられているチップの平面図であ
る。
る。
【図３】図１の各構成体を用いて構成した位相同期ルー
プ回路の回路図である。
プ回路の回路図である。
【図４】図３の位相同期ループ回路のループフィルタ回
路、電圧制御発振器及びデコーダ回路の平面図である。
路、電圧制御発振器及びデコーダ回路の平面図である。
【図５】図１の各構成体を構成した別の位相同期ループ
回路の回路図である。
回路の回路図である。
【図６】図５の位相同期ループ回路のループフィルタ回
路、電圧制御発振器及びデコーダ回路の平面図である。
路、電圧制御発振器及びデコーダ回路の平面図である。
【図７】従来の位相同期ループ回路のブロック図であ
る。
る。
【図８】図７の位相同期ループ回路の安定非安定限界を
示す図である。
示す図である。
３０ ループフィルタ回路の構成体 ３０１ 電圧制御発振器の構成体 ３０２ デコーダ回路の構成体 ２５ 位相比較器 ２６ チャージポンプ回路 ６０ ループフィルタ回路 ６０１ ループフィルタ回路 ６２ 電圧制御発振器 ６２１ 電圧制御発振器 ６４ デコーダ回路 ６４１ デコーダ回路
Claims (2)
- 【請求項１】 制御電圧に応じて発振周波数を可変する
ことができる電圧制御発振手段を構成可能とした電圧制
御発振手段の構成体と、この電圧制御発振手段の出力信
号と基準信号との位相を比較する比較手段と、この比較
手段の出力信号の低周波成分を通過させてこれを上記電
圧制御発振手段に上記制御電圧として供給するループフ
ィルタ手段を構成可能としたループフィルタ手段の構成
体とを、具備し、上記電圧制御発振手段の構成体は、複
数の能動素子の発振構成要素を有し、これら発振構成要
素を接続する配線パターンのマスクを作成し、このマス
クによって上記配線パターンを形成し、このマスクの変
更によって基本発振周波数を可変できるように構成さ
れ、上記ループフィルタ手段の構成体は、これらを接続
する配線パターンのマスクを作成し、このマスクによっ
て配線パターンを形成し、このマスクの変更によって時
定数を任意に変更可能に構成されている位相同期ループ
回路。 - 【請求項２】 制御電圧に応じた周波数で発振する電圧
制御発振手段と、この電圧制御発振手段の出力信号と基
準信号との位相を比較する比較手段と、この比較手段の
出力信号の低周波成分を通過させてこれを上記電圧制御
発振手段に上記制御電圧として供給するループフィルタ
手段とを、具備し、上記電圧制御発振手段は、複数の能
動素子の発振構成要素を有し、これら発振構成要素を接
続する配線パターンのマスクを作成し、このマスクによ
って上記配線パターンを形成し、このマスクの変更によ
って基本発振周波数を可変できるように構成され、上記
ループフィルタ手段は、複数のループフィルタ手段の構
成体を有し、これら構成体は、これらを接続する配線パ
ターンのマスクを作成し、このマスクによって上記配線
パターンを形成し、このマスクの変更によって予め定め
た時定数に構成されている位相同期ループ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102784A JP2842492B2 (ja) | 1992-04-22 | 1992-04-22 | 位相同期ループ回路 |
| US08/052,095 US5374901A (en) | 1992-04-22 | 1993-04-21 | Apparatus including a plurality of phase-locked loop circuit elements for forming a phase-locked loop circuit and method of forming thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102784A JP2842492B2 (ja) | 1992-04-22 | 1992-04-22 | 位相同期ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05300011A JPH05300011A (ja) | 1993-11-12 |
| JP2842492B2 true JP2842492B2 (ja) | 1999-01-06 |
Family
ID=14336767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4102784A Expired - Lifetime JP2842492B2 (ja) | 1992-04-22 | 1992-04-22 | 位相同期ループ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5374901A (ja) |
| JP (1) | JP2842492B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0841754A3 (en) * | 1996-11-08 | 1998-12-16 | Texas Instruments Incorporated | A digitally-controlled oscillator |
| JP2010045133A (ja) | 2008-08-11 | 2010-02-25 | Toshiba Corp | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1001908A (en) * | 1962-08-31 | 1965-08-18 | Texas Instruments Inc | Semiconductor devices |
| US4079338A (en) * | 1976-11-22 | 1978-03-14 | Texas Instruments Incorporated | I2 L ring oscillator and method of fabrication |
-
1992
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1993
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