JPH06132728A - 電圧制御型発振回路 - Google Patents
電圧制御型発振回路Info
- Publication number
- JPH06132728A JPH06132728A JP28158592A JP28158592A JPH06132728A JP H06132728 A JPH06132728 A JP H06132728A JP 28158592 A JP28158592 A JP 28158592A JP 28158592 A JP28158592 A JP 28158592A JP H06132728 A JPH06132728 A JP H06132728A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- mos
- conductivity type
- control voltage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【目的】 MOS型集積回路にて実現される電圧制御型
発振回路(VCO)において、制御電圧Vcが接地電圧
Vssから電源電圧Vddまで広範囲に変化する場合に
おいても、発振周波数の可変範囲をVCOの用途に応じ
て狭くするこが容易にでき、且つ低ジッタ化を実現す
る。 【構成】 N型半導体基板(11)上に形成されたイン
バ−タ回路INVと、インバ−タ回路INVに対して、
外付けされたコンデンサC1及びC2とコイルLとが接続
されて構成される従来からの低ジッタの2端子型LC発
振回路を用いて、N型半導体基板(11)上に形成され
たMOSキャパシタCM1及びCM2を具備し、MOSキャ
パシタCM1のゲ−ト電極(15)はインバ−タ回路IN
Vの入力に接続され、MOSキャパシタCM2のゲ−ト電
極(15)はインバ−タ回路INVの出力に接続され、
MOSキャパシタCM1及びCM2のウエル電極(13)は
制御電圧印加端子FCに接続されて、MOSキャパシタ
CM1及びCM2のウエル層(12)の電位を制御電圧Vc
により制御設定したことを特徴とする。
発振回路(VCO)において、制御電圧Vcが接地電圧
Vssから電源電圧Vddまで広範囲に変化する場合に
おいても、発振周波数の可変範囲をVCOの用途に応じ
て狭くするこが容易にでき、且つ低ジッタ化を実現す
る。 【構成】 N型半導体基板(11)上に形成されたイン
バ−タ回路INVと、インバ−タ回路INVに対して、
外付けされたコンデンサC1及びC2とコイルLとが接続
されて構成される従来からの低ジッタの2端子型LC発
振回路を用いて、N型半導体基板(11)上に形成され
たMOSキャパシタCM1及びCM2を具備し、MOSキャ
パシタCM1のゲ−ト電極(15)はインバ−タ回路IN
Vの入力に接続され、MOSキャパシタCM2のゲ−ト電
極(15)はインバ−タ回路INVの出力に接続され、
MOSキャパシタCM1及びCM2のウエル電極(13)は
制御電圧印加端子FCに接続されて、MOSキャパシタ
CM1及びCM2のウエル層(12)の電位を制御電圧Vc
により制御設定したことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は電圧制御型発振回路に関
し、特にMOS型集積回路にて実現される電圧制御型発
振回路に関する。
し、特にMOS型集積回路にて実現される電圧制御型発
振回路に関する。
【0002】
【従来の技術】一般に、電圧制御型発振回路(以下、V
COと称する。)は、PLL(Phase Lock
Loop)回路やAFC(Auto Freqency
Controller)回路等に用いられているが、
MOS型集積回路にて実現されるVCOには例えば図7
に示すものがある。
COと称する。)は、PLL(Phase Lock
Loop)回路やAFC(Auto Freqency
Controller)回路等に用いられているが、
MOS型集積回路にて実現されるVCOには例えば図7
に示すものがある。
【0003】図7に示すVCOの構成は、奇数個のCM
OSインバ−タ(1)をリング接続し、各CMOSイン
バ−タ(1)を構成するNチャンネルMOSトランジス
タと接地電圧Vss間に、NチャンネルMOSトランジ
スタ(2)が直列接続され、NチャンネルMOSトラン
ジスタ(2)の各ゲ−ト(3)は制御電圧印加端子FC
に接続され、この端子から制御電圧Vcが印加される。
OSインバ−タ(1)をリング接続し、各CMOSイン
バ−タ(1)を構成するNチャンネルMOSトランジス
タと接地電圧Vss間に、NチャンネルMOSトランジ
スタ(2)が直列接続され、NチャンネルMOSトラン
ジスタ(2)の各ゲ−ト(3)は制御電圧印加端子FC
に接続され、この端子から制御電圧Vcが印加される。
【0004】この構成によればNチャンネルMOSトラ
ンジスタ(2)の各ゲ−ト(3)に印加される制御電圧
Vcを変化させることによりNチャンネルMOSトラン
ジスタ(2)のオン抵抗が変化し、各CMOSインバ−
タ(1)の次段の容量の放電時間が変化する。従って制
御電圧Vcの電圧に応じて発振周波数を可変制御するこ
とが可能なVCOが実現できる。
ンジスタ(2)の各ゲ−ト(3)に印加される制御電圧
Vcを変化させることによりNチャンネルMOSトラン
ジスタ(2)のオン抵抗が変化し、各CMOSインバ−
タ(1)の次段の容量の放電時間が変化する。従って制
御電圧Vcの電圧に応じて発振周波数を可変制御するこ
とが可能なVCOが実現できる。
【0005】
【発明が解決しようとする課題】ところで、テレビ用等
のAFC回路においては、制御電圧Vcの変化に基づい
て制御される発振周波数の可変範囲を狭くし、且つ低ジ
ッタ化したVCOを搭載したいという要求がある。しか
しながら上述した構成のVCOでは、制御電圧Vcの変
化に基づくNチャンネルMOSトランジスタ(2)のオ
ン抵抗の変化が著しく、これにより発振周波数の可変範
囲が大きくなる。さらに、制御電圧Vcに基づいて制御
される発振周波数が低くなるに従い、VCOの出力波形
の低電圧レベル側が接地電圧Vssから上昇してしま
う。このためVCOの出力波形の低電圧レベル側が、該
VCOの出力を受け取る図示しない入力回路(例えばイ
ンバ−タ回路等)のスレッショルド電圧に近付くと、前
記入力回路から出力される発振波形が非常に不安定にな
りジッタの発生を招くという問題点を有していた。
のAFC回路においては、制御電圧Vcの変化に基づい
て制御される発振周波数の可変範囲を狭くし、且つ低ジ
ッタ化したVCOを搭載したいという要求がある。しか
しながら上述した構成のVCOでは、制御電圧Vcの変
化に基づくNチャンネルMOSトランジスタ(2)のオ
ン抵抗の変化が著しく、これにより発振周波数の可変範
囲が大きくなる。さらに、制御電圧Vcに基づいて制御
される発振周波数が低くなるに従い、VCOの出力波形
の低電圧レベル側が接地電圧Vssから上昇してしま
う。このためVCOの出力波形の低電圧レベル側が、該
VCOの出力を受け取る図示しない入力回路(例えばイ
ンバ−タ回路等)のスレッショルド電圧に近付くと、前
記入力回路から出力される発振波形が非常に不安定にな
りジッタの発生を招くという問題点を有していた。
【0006】従って上述した構成のVCOでは、制御電
圧印加端子FCに印加される制御電圧Vcが接地電圧V
ssから電源電圧Vddまで変化するような場合におい
て、発振周波数の可変範囲を狭くし、且つ低ジッタのV
COを設計することは困難であった。本発明は上述した
課題に鑑みて為されたものであり、制御電圧Vcが接地
電圧Vssから電源電圧Vddまで変化する場合におい
ても、VCOの用途に応じて発振周波数の可変範囲を狭
くすることが容易にでき、しかも低ジッタ化したVCO
を提供することを目的とするものである。
圧印加端子FCに印加される制御電圧Vcが接地電圧V
ssから電源電圧Vddまで変化するような場合におい
て、発振周波数の可変範囲を狭くし、且つ低ジッタのV
COを設計することは困難であった。本発明は上述した
課題に鑑みて為されたものであり、制御電圧Vcが接地
電圧Vssから電源電圧Vddまで変化する場合におい
ても、VCOの用途に応じて発振周波数の可変範囲を狭
くすることが容易にでき、しかも低ジッタ化したVCO
を提供することを目的とするものである。
【0007】
【課題を解決するための手段】本発明のVCOは図1及
び図2に示す如く、N型半導体基板(11)上に形成さ
れたインバ−タ回路INVと、前記インバ−タ回路IN
Vに対して、外付けされたコンデンサC1及びC2とコイ
ルLを接続して構成される2端子型LC発振回路をベ−
スとして構成されるもので、前記N型半導体基板(1
1)上に形成されたP-型のウエル層(12)と、前記
ウエル層(12)表面に形成されたP+型の拡散層から
なるウエル電極(13)と、前記ウエル層(12)上に
形成されたゲ−ト酸化膜(14)と、前記ゲ−ト酸化膜
(14)上に形成されたゲ−ト電極(15)とからなる
MOSキャパシタCM1及びCM2を具備し、前記MOSキ
ャパシタCM1のゲ−ト電極(15)は前記インバ−タ回
路INVの入力に接続され、前記MOSキャパシタCM2
のゲ−ト電極(15)は前記インバ−タ回路INVの出
力に接続され、前記MOSキャパシタCM1及びCM2のウ
エル電極(13)は、制御電圧印加端子FCに接続し
て、前記制御電圧印加端子FCに印加される制御電圧V
cにより前記ウエル層(12)の電位を制御設定したこ
とを特徴とするものである。
び図2に示す如く、N型半導体基板(11)上に形成さ
れたインバ−タ回路INVと、前記インバ−タ回路IN
Vに対して、外付けされたコンデンサC1及びC2とコイ
ルLを接続して構成される2端子型LC発振回路をベ−
スとして構成されるもので、前記N型半導体基板(1
1)上に形成されたP-型のウエル層(12)と、前記
ウエル層(12)表面に形成されたP+型の拡散層から
なるウエル電極(13)と、前記ウエル層(12)上に
形成されたゲ−ト酸化膜(14)と、前記ゲ−ト酸化膜
(14)上に形成されたゲ−ト電極(15)とからなる
MOSキャパシタCM1及びCM2を具備し、前記MOSキ
ャパシタCM1のゲ−ト電極(15)は前記インバ−タ回
路INVの入力に接続され、前記MOSキャパシタCM2
のゲ−ト電極(15)は前記インバ−タ回路INVの出
力に接続され、前記MOSキャパシタCM1及びCM2のウ
エル電極(13)は、制御電圧印加端子FCに接続し
て、前記制御電圧印加端子FCに印加される制御電圧V
cにより前記ウエル層(12)の電位を制御設定したこ
とを特徴とするものである。
【0008】
【作用】上述の手段によれば、2端子型LC発振回路に
付加されたMOSキャパシタC M1及びCM2のウエル層
(12)の電位は制御電圧Vcにより制御されるので、
制御電圧Vcの変化に応じてMOSキャパシタCM1及び
CM2の容量が変化する。そして、外付けされたコイルL
のインダクタンスと外付けされたコンデンサC1及びC2
の容量とMOSキャパシタCM1及びCM2の容量に応じた
発振周波数がインバ−タ回路INVから出力される。こ
れにより発振周波数を制御電圧Vcによって可変制御す
ることが可能なVCOが得られる。
付加されたMOSキャパシタC M1及びCM2のウエル層
(12)の電位は制御電圧Vcにより制御されるので、
制御電圧Vcの変化に応じてMOSキャパシタCM1及び
CM2の容量が変化する。そして、外付けされたコイルL
のインダクタンスと外付けされたコンデンサC1及びC2
の容量とMOSキャパシタCM1及びCM2の容量に応じた
発振周波数がインバ−タ回路INVから出力される。こ
れにより発振周波数を制御電圧Vcによって可変制御す
ることが可能なVCOが得られる。
【0009】また上述した構成によれば、外付けされた
コンデンサC1及びC2の容量をMOSキャパシタCM1及
びCM2の容量に対して大きな値に設定すれば、それだけ
制御電圧Vcの変化に対する2端子型LC発振回路の容
量の変化率は小さくなる。これにより制御電圧Vcが接
地電圧Vssから電源電圧Vddまで変化した場合にお
いてもVCOの発振周波数の可変範囲をVCOの用途に
応じて狭くすることが容易に実現できる。
コンデンサC1及びC2の容量をMOSキャパシタCM1及
びCM2の容量に対して大きな値に設定すれば、それだけ
制御電圧Vcの変化に対する2端子型LC発振回路の容
量の変化率は小さくなる。これにより制御電圧Vcが接
地電圧Vssから電源電圧Vddまで変化した場合にお
いてもVCOの発振周波数の可変範囲をVCOの用途に
応じて狭くすることが容易に実現できる。
【0010】さらにこの発明によれば、従来から用いら
れている低ジッタの2端子型LC発振回路をベ−スとし
てVCOを構成しているので、制御電圧Vcの変化に基
づいて制御される発振周波数が変化してもインバ−タ回
路INVの出力からは、接地電圧Vssから電源電圧V
ddまでフルスイングする安定した発振波形が得られる
ため、低ジッタ化を実現したVCOが提供できる。
れている低ジッタの2端子型LC発振回路をベ−スとし
てVCOを構成しているので、制御電圧Vcの変化に基
づいて制御される発振周波数が変化してもインバ−タ回
路INVの出力からは、接地電圧Vssから電源電圧V
ddまでフルスイングする安定した発振波形が得られる
ため、低ジッタ化を実現したVCOが提供できる。
【0011】
【実施例】次に本発明の実地例を図面を参照して説明す
る。図1は本発明の第1の実施例に係る電圧制御型発振
回路(以下VCOと称する。)を示す回路図である。図
2は図1における本発明のVCOを構成するMOSキャ
パシタの断面構造図である。
る。図1は本発明の第1の実施例に係る電圧制御型発振
回路(以下VCOと称する。)を示す回路図である。図
2は図1における本発明のVCOを構成するMOSキャ
パシタの断面構造図である。
【0012】図1においてN型半導体基板(11)上に
形成されたインバ−タ回路INVは入力端子INと出力
端子OUTの間に接続されている。C1及びC2はN型半
導体基板(11)外部に設けられたコンデンサであっ
て、LはN型半導体基板(11)外部に設けられたコイ
ルである。コイルLは入力端子INと出力端子OUTの
間に接続され、コンデンサC1は入力端子INと接地電
圧Vssとの間に接続され、コンデンサC2は出力端子
OUTと接地電圧Vssとの間に接続されている。これ
によりベ−スとなる2端子型LC発振回路が構成され
る。尚ここで一点鎖線はN型半導体基板(11)の外部
との境界を示すものである。
形成されたインバ−タ回路INVは入力端子INと出力
端子OUTの間に接続されている。C1及びC2はN型半
導体基板(11)外部に設けられたコンデンサであっ
て、LはN型半導体基板(11)外部に設けられたコイ
ルである。コイルLは入力端子INと出力端子OUTの
間に接続され、コンデンサC1は入力端子INと接地電
圧Vssとの間に接続され、コンデンサC2は出力端子
OUTと接地電圧Vssとの間に接続されている。これ
によりベ−スとなる2端子型LC発振回路が構成され
る。尚ここで一点鎖線はN型半導体基板(11)の外部
との境界を示すものである。
【0013】そしてCM1及びCM2はN型半導体基板(1
1)上に形成され、制御電圧印加端子FCに印加される
制御電圧Vcによって、その容量が電圧制御されるMO
Sキャパシタであって、MOSキャパシタCM1はインバ
−タ回路INVの入力と制御電圧印加端子FCとの間に
接続され、MOSキャパシタCM2はインバ−タ回路IN
Vの出力と制御電圧印加端子FCとの間に接続されてい
る。このようにして本発明のVCOが構成され、発振出
力はインバ−タ回路INVの出力から図示しない内部回
路へ伝達される。
1)上に形成され、制御電圧印加端子FCに印加される
制御電圧Vcによって、その容量が電圧制御されるMO
Sキャパシタであって、MOSキャパシタCM1はインバ
−タ回路INVの入力と制御電圧印加端子FCとの間に
接続され、MOSキャパシタCM2はインバ−タ回路IN
Vの出力と制御電圧印加端子FCとの間に接続されてい
る。このようにして本発明のVCOが構成され、発振出
力はインバ−タ回路INVの出力から図示しない内部回
路へ伝達される。
【0014】ここで上記のように構成されるVCOを構
成するMOSキャパシタCM1及びC M2は例えば図2に示
す如く形成されるものである。図2において(11)は
N型半導体基板(以下基板と称する。)、(12)は基
板(11)上に形成されたウエル層であって、そのボロ
ン不純物濃度は1×1012cm-3〜1×1013cm-3、
接合深さ2μm〜4μmに形成されている。(13)は
ウエル層(12)の表面に形成されたP+型の拡散層
(ボロン不純物濃度:約1×1019cm-3)よりなるウ
エル電極である。(14)はゲ−ト酸化膜であって40
0Å程度の膜厚に形成されている。(15)はゲ−ト酸
化膜(14)上に形成されたゲ−ト電極(例えばリンを
多量にド−プしたポリシリコンよりなるもの)である。
また基板(11)は基板(11)表面に形成されたN+
型拡散層(16)に電源電圧Vddを印加することによ
って、電源電圧Vddに設定されている。
成するMOSキャパシタCM1及びC M2は例えば図2に示
す如く形成されるものである。図2において(11)は
N型半導体基板(以下基板と称する。)、(12)は基
板(11)上に形成されたウエル層であって、そのボロ
ン不純物濃度は1×1012cm-3〜1×1013cm-3、
接合深さ2μm〜4μmに形成されている。(13)は
ウエル層(12)の表面に形成されたP+型の拡散層
(ボロン不純物濃度:約1×1019cm-3)よりなるウ
エル電極である。(14)はゲ−ト酸化膜であって40
0Å程度の膜厚に形成されている。(15)はゲ−ト酸
化膜(14)上に形成されたゲ−ト電極(例えばリンを
多量にド−プしたポリシリコンよりなるもの)である。
また基板(11)は基板(11)表面に形成されたN+
型拡散層(16)に電源電圧Vddを印加することによ
って、電源電圧Vddに設定されている。
【0015】そしてMOSキャパシタCM1のゲ−ト電極
(15)はAl配線等によりインバ−タ回路INVの入
力に接続され、MOSキャパシタCM2のゲ−ト電極(1
5)はAl配線等によりインバ−タ回路INVの出力に
接続される。さらにMOSキャパシタCM1及びCM2のウ
エル電極(13)は同じくAl配線等により制御電圧印
加端子FCに接続され、MOSキャパシタCM1及びCM2
のウエル層(12)の電位は、制御電圧印加端子FCに
印加される制御電圧Vcによって設定されるものであ
る。
(15)はAl配線等によりインバ−タ回路INVの入
力に接続され、MOSキャパシタCM2のゲ−ト電極(1
5)はAl配線等によりインバ−タ回路INVの出力に
接続される。さらにMOSキャパシタCM1及びCM2のウ
エル電極(13)は同じくAl配線等により制御電圧印
加端子FCに接続され、MOSキャパシタCM1及びCM2
のウエル層(12)の電位は、制御電圧印加端子FCに
印加される制御電圧Vcによって設定されるものであ
る。
【0016】上記のように構成されたVCOにおいて、
MOSキャパシタCM1及びCM2の容量はゲ−ト電極(1
5)とウエル層(12)間の電圧に依存して変化する。
すなわち、制御電圧印加端子FCに印加される制御電圧
Vcが接地電圧Vssから電源電圧Vddまで変化する
と、ウエル層(12)の電位も接地電圧Vssから電源
電圧Vddまで変化することにより、ゲ−ト電極(1
5)下方のウエル層(12)の表面はキャリアの空乏状
態からキャリアの蓄積状態へと変化することになる。従
って図3に示す如くMOSキャパシタCM1及びCM2の容
量は制御電圧Vcが接地電圧Vssから電源電圧Vdd
へと上昇するのに伴って右上がりに増加することにな
る。これにより2端子型LC発振回路の容量を制御電圧
Vcによって可変制御することが可能となり、結果とし
て発振周波数を制御電圧Vcに応じて可変制御可能なV
COが得られものである。
MOSキャパシタCM1及びCM2の容量はゲ−ト電極(1
5)とウエル層(12)間の電圧に依存して変化する。
すなわち、制御電圧印加端子FCに印加される制御電圧
Vcが接地電圧Vssから電源電圧Vddまで変化する
と、ウエル層(12)の電位も接地電圧Vssから電源
電圧Vddまで変化することにより、ゲ−ト電極(1
5)下方のウエル層(12)の表面はキャリアの空乏状
態からキャリアの蓄積状態へと変化することになる。従
って図3に示す如くMOSキャパシタCM1及びCM2の容
量は制御電圧Vcが接地電圧Vssから電源電圧Vdd
へと上昇するのに伴って右上がりに増加することにな
る。これにより2端子型LC発振回路の容量を制御電圧
Vcによって可変制御することが可能となり、結果とし
て発振周波数を制御電圧Vcに応じて可変制御可能なV
COが得られものである。
【0017】いま外付けコイルLのインダクタンスを
L、外付けコンデンサC1及びC2の容量をC0、MOS
キャパシタCM1及びCM2の容量をCXとすれば、インバ
−タ回路INVから出力される発振周波数fは f=1/{2π(LC)1/2} (1) で表される。ここで C=(C0+CX)/2 (2) となるものである。
L、外付けコンデンサC1及びC2の容量をC0、MOS
キャパシタCM1及びCM2の容量をCXとすれば、インバ
−タ回路INVから出力される発振周波数fは f=1/{2π(LC)1/2} (1) で表される。ここで C=(C0+CX)/2 (2) となるものである。
【0018】ここで本発明のVCOによれば、外付けコ
ンデンサC1及びC2の容量C0と、N型半導体基板(1
1)上に形成されるMOSキャパシタCM1及びCM2の容
量C Xは独立に設定することができる。従って前記第2
式から明らかな如く、外付けコンデンサC1及びC2の容
量C0とMOSキャパシタCM1及びCM2の容量CXの容量
の比率に応じて制御電圧Vcの変化に対する2端子型L
C発振回路の容量Cの変化率を調整することができる。
ンデンサC1及びC2の容量C0と、N型半導体基板(1
1)上に形成されるMOSキャパシタCM1及びCM2の容
量C Xは独立に設定することができる。従って前記第2
式から明らかな如く、外付けコンデンサC1及びC2の容
量C0とMOSキャパシタCM1及びCM2の容量CXの容量
の比率に応じて制御電圧Vcの変化に対する2端子型L
C発振回路の容量Cの変化率を調整することができる。
【0019】従って、例えば外付けコンデンサC1及び
C2の容量C0をMOSキャパシタCM 1及びCM2の容量C
Xに対して大きな値に設定すれば、それだけ制御電圧V
cの変化に対する2端子型LC発振回路の容量Cの変化
率は小さくなる。これにより制御電圧Vcが接地電圧V
ssから電源電圧Vddまで変化した場合においてもV
COの発振周波数の可変範囲をVCOの用途に応じて狭
くすることが容易に実現できる。尚、MOSキャパシタ
CM1及びCM2は第1及び第2のMOSキャパシタの一例
であり、制御電圧印加端子FCは電圧制御手段の一例で
ある。
C2の容量C0をMOSキャパシタCM 1及びCM2の容量C
Xに対して大きな値に設定すれば、それだけ制御電圧V
cの変化に対する2端子型LC発振回路の容量Cの変化
率は小さくなる。これにより制御電圧Vcが接地電圧V
ssから電源電圧Vddまで変化した場合においてもV
COの発振周波数の可変範囲をVCOの用途に応じて狭
くすることが容易に実現できる。尚、MOSキャパシタ
CM1及びCM2は第1及び第2のMOSキャパシタの一例
であり、制御電圧印加端子FCは電圧制御手段の一例で
ある。
【0020】ここで図4はテレビ用AFC回路への搭載
を目的として設計した本発明のVCOに係る制御電圧V
cに対する発振周波数特性を示す特性図である。図4に
示す特性図は図1において、外付けされたコイルLのイ
ンダクタンスL=5.6μH、外付けされたコンデンサ
C1及びC2の容量C0=36.0pFに設定し、電圧依
存性を有するMOSキャパシタCM1及びCM2の容量CX
は、制御電圧Vcが0V〜5Vまで変化する場合におい
て、CX=6.5pF〜13.0pF程度に設定した結
果得られたものである。図4から本発明のVCOによれ
ば、制御電圧印加端子FCに印加される制御電圧Vcが
0V〜5Vと広範囲に変化した場合でもVCOの発振周
波数の可変範囲は14.7MHz〜13.5MHzであ
り、中心値=14.1MHzに対して±4%程度という
狭い可変範囲が実現されていることがわかる。
を目的として設計した本発明のVCOに係る制御電圧V
cに対する発振周波数特性を示す特性図である。図4に
示す特性図は図1において、外付けされたコイルLのイ
ンダクタンスL=5.6μH、外付けされたコンデンサ
C1及びC2の容量C0=36.0pFに設定し、電圧依
存性を有するMOSキャパシタCM1及びCM2の容量CX
は、制御電圧Vcが0V〜5Vまで変化する場合におい
て、CX=6.5pF〜13.0pF程度に設定した結
果得られたものである。図4から本発明のVCOによれ
ば、制御電圧印加端子FCに印加される制御電圧Vcが
0V〜5Vと広範囲に変化した場合でもVCOの発振周
波数の可変範囲は14.7MHz〜13.5MHzであ
り、中心値=14.1MHzに対して±4%程度という
狭い可変範囲が実現されていることがわかる。
【0021】さらに本発明によれば、従来からの低ジッ
タの2端子型LC発振回路をベ−スとしてVCOを構成
しているので、制御電圧Vcの変化に基づいて制御され
る発振周波数が変化してもVCOを構成するインバ−タ
回路INVの出力からは、接地電圧Vssから電源電圧
Vddまでフルスイングする安定した発振波形が得られ
るため低ジッタ化を実現したVCOが提供できる。
タの2端子型LC発振回路をベ−スとしてVCOを構成
しているので、制御電圧Vcの変化に基づいて制御され
る発振周波数が変化してもVCOを構成するインバ−タ
回路INVの出力からは、接地電圧Vssから電源電圧
Vddまでフルスイングする安定した発振波形が得られ
るため低ジッタ化を実現したVCOが提供できる。
【0022】図5及び図6は、本発明の第2及び第3の
実施例に係るVCOの構成を示す回路図である。図5及
び図6に示す実施例は、図1の実施例に示したVCOを
構成するMOSキャパシタCM1及びCM2の一方を除去し
て構成されるVCOであり、この場合においても本発明
の効果が得られるものである。但し、回路構成の対称性
から図1の実施例に示した構成の方が回路設計が容易で
ある点で有利であると考えられる。
実施例に係るVCOの構成を示す回路図である。図5及
び図6に示す実施例は、図1の実施例に示したVCOを
構成するMOSキャパシタCM1及びCM2の一方を除去し
て構成されるVCOであり、この場合においても本発明
の効果が得られるものである。但し、回路構成の対称性
から図1の実施例に示した構成の方が回路設計が容易で
ある点で有利であると考えられる。
【0023】
【発明の効果】以上説明した如く、本発明のVCOによ
れば、従来の低ジッタの2端子型LC発振回路をベ−ス
として制御電圧Vcにより電圧制御された容量を有する
MOSキャパシタCM1及びCM2を付加したことにより、
制御電圧印加端子FCに印加される制御電圧Vcが接地
電圧Vssから電源電圧Vddまで変化する場合におい
ても、発振周波数の可変範囲が狭く、低ジッタ化を実現
したVCOを提供することが可能となる。特にテレビ用
等のAFC回路に搭載するVCOとして好適である。
れば、従来の低ジッタの2端子型LC発振回路をベ−ス
として制御電圧Vcにより電圧制御された容量を有する
MOSキャパシタCM1及びCM2を付加したことにより、
制御電圧印加端子FCに印加される制御電圧Vcが接地
電圧Vssから電源電圧Vddまで変化する場合におい
ても、発振周波数の可変範囲が狭く、低ジッタ化を実現
したVCOを提供することが可能となる。特にテレビ用
等のAFC回路に搭載するVCOとして好適である。
【0024】さらに前記MOSキャパシタCM1及びCM2
は、従来のCMOS製造プロセスに何らの変更も要せず
実現できるため、本発明のVCOを形成する上での追加
工程が必要ないという利点も有している。
は、従来のCMOS製造プロセスに何らの変更も要せず
実現できるため、本発明のVCOを形成する上での追加
工程が必要ないという利点も有している。
【図1】本発明の第1の実施例に係る電圧制御型発振回
路を示す回路図である。
路を示す回路図である。
【図2】本発明の第1の実施例に係る電圧制御型発振回
路を構成するMOSキャパシタの断面構造図である。
路を構成するMOSキャパシタの断面構造図である。
【図3】MOSキャパシタ容量の制御電圧Vc依存性を
示す図である。
示す図である。
【図4】本発明の第1の実施例に係る電圧制御型発振回
路の制御電圧Vcに対する発振周波数特性を示す図であ
る。
路の制御電圧Vcに対する発振周波数特性を示す図であ
る。
【図5】本発明の第2の実施例に係る電圧制御型発振回
路を示す回路図である。
路を示す回路図である。
【図6】本発明の第3の実施例に係る電圧制御型発振回
路を示す回路図である。
路を示す回路図である。
【図7】従来例に係る電圧制御型発振回路を示す回路図
である。
である。
11 :N型半導体基板 15 :ゲ−ト電極 13 :ウエル電極 INV :インバ−タ回路 C1、C2 :外付けコンデンサ CM1、CM2 :MOSキャパシタ L :外付けコイル IN :入力端子 OUT :出力端子 FC :制御電圧印加端子 Vc :制御電圧 Vss :接地電圧
Claims (2)
- 【請求項1】 一導電型の半導体基板上に形成されたイ
ンバ−タ回路と、前記インバ−タ回路に対して、外付け
されたコンデンサ及びコイルを接続して構成される2端
子型LC発振回路を用いて構成される電圧制御型発振回
路であって、 前記一導電型半導体基板上に形成された逆導電型のウエ
ル層と、前記逆導電型のウエル層表面に形成された逆導
電型の拡散層からなるウエル電極と、前記逆導電型のウ
エル層上に形成されたゲ−ト酸化膜と、前記ゲ−ト酸化
膜上に形成されたゲ−ト電極とからなる第1及び第2の
MOSキャパシタを具備し、 前記第1のMOSキャパシタのゲ−ト電極は前記インバ
−タ回路の入力に接続され、前記第2のMOSキャパシ
タのゲ−ト電極は前記インバ−タ回路の出力に接続さ
れ、前記第1及び第2のMOSキャパシタのウエル電極
は、その電圧を制御する電圧制御手段を接続して、前記
ウエル層の電圧を制御設定し得るようにしたことを特徴
とする電圧制御型発振回路。 - 【請求項2】 一導電型の半導体基板上に形成されたイ
ンバ−タ回路と、前記インバ−タ回路に対して、外付け
されたコンデンサ及びコイルを接続して構成される2端
子型LC発振回路を用いて構成される電圧制御型発振回
路であって、 前記一導電型半導体基板上に形成された逆導電型のウエ
ル層と、前記逆導電型のウエル層表面に形成された逆導
電型の拡散層からなるウエル電極と、前記逆導電型のウ
エル層上に形成されたゲ−ト酸化膜と、前記ゲ−ト酸化
膜上に形成されたゲ−ト電極とからなるMOSキャパシ
タを具備し、 前記MOSキャパシタのゲ−ト電極は前記インバ−タ回
路の入力に接続されるか、もしくは前記インバ−タ回路
の出力に接続され、前記MOSキャパシタのウエル電極
は、その電圧を制御する電圧制御手段を接続して、前記
ウエル層の電圧を制御設定し得るようにしたことを特徴
とする電圧制御型発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28158592A JP2951128B2 (ja) | 1992-10-20 | 1992-10-20 | 電圧制御型発振回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28158592A JP2951128B2 (ja) | 1992-10-20 | 1992-10-20 | 電圧制御型発振回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06132728A true JPH06132728A (ja) | 1994-05-13 |
JP2951128B2 JP2951128B2 (ja) | 1999-09-20 |
Family
ID=17641209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28158592A Expired - Lifetime JP2951128B2 (ja) | 1992-10-20 | 1992-10-20 | 電圧制御型発振回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2951128B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1990009876A1 (de) * | 1989-02-23 | 1990-09-07 | Kurt Paul Cuttat | Verschlussnadel und damit bestückte einheit für spritzgussformen |
EP0902483A1 (en) * | 1997-09-11 | 1999-03-17 | Telefonaktiebolaget Lm Ericsson | Electrical device comprising a voltage dependant capacitance and method of manufacturing the same |
EP0942531A2 (en) * | 1998-03-10 | 1999-09-15 | Lucent Technologies Inc. | Voltage controlled oscillator (VCO) CMOS circuit |
US6100770A (en) * | 1997-09-11 | 2000-08-08 | Telefonaktiebolaget Lm Ericsson (Publ) | MIS transistor varactor device and oscillator using same |
EP1326284A2 (en) * | 2001-12-27 | 2003-07-09 | Broadcom Corporation | A thick oxide P-gate NMOS capacitor for use in a phase-locked loop circuit and method of making same |
US8508305B2 (en) | 2010-10-20 | 2013-08-13 | Lapis Semiconductor Co., Ltd. | Oscillation circuit |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4046634B2 (ja) | 2003-04-08 | 2008-02-13 | Necエレクトロニクス株式会社 | 電圧制御型容量素子及び半導体集積回路 |
-
1992
- 1992-10-20 JP JP28158592A patent/JP2951128B2/ja not_active Expired - Lifetime
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1990009876A1 (de) * | 1989-02-23 | 1990-09-07 | Kurt Paul Cuttat | Verschlussnadel und damit bestückte einheit für spritzgussformen |
EP1981087A3 (en) * | 1997-09-11 | 2008-11-05 | Telefonaktiebolaget LM Ericsson (publ) | Electrical device comprising a voltage dependant capacitance and method for manufacturing the same |
US6100770A (en) * | 1997-09-11 | 2000-08-08 | Telefonaktiebolaget Lm Ericsson (Publ) | MIS transistor varactor device and oscillator using same |
EP0902483A1 (en) * | 1997-09-11 | 1999-03-17 | Telefonaktiebolaget Lm Ericsson | Electrical device comprising a voltage dependant capacitance and method of manufacturing the same |
JP2012028782A (ja) * | 1997-09-11 | 2012-02-09 | Telefon Ab L M Ericsson | 電気デバイス |
JP2014039043A (ja) * | 1997-09-11 | 2014-02-27 | Telefon Ab L M Ericsson | 電気デバイス |
EP0942531A2 (en) * | 1998-03-10 | 1999-09-15 | Lucent Technologies Inc. | Voltage controlled oscillator (VCO) CMOS circuit |
EP0942531A3 (en) * | 1998-03-10 | 2003-10-01 | Lucent Technologies Inc. | Voltage controlled oscillator (VCO) CMOS circuit |
EP1326284A2 (en) * | 2001-12-27 | 2003-07-09 | Broadcom Corporation | A thick oxide P-gate NMOS capacitor for use in a phase-locked loop circuit and method of making same |
EP1326284A3 (en) * | 2001-12-27 | 2008-11-26 | Broadcom Corporation | A thick oxide P-gate NMOS capacitor for use in a phase-locked loop circuit and method of making same |
US7547956B2 (en) | 2001-12-27 | 2009-06-16 | Broadcom Corporation | Thick oxide P-gate NMOS capacitor for use in a low-pass filter of a circuit and method of making same |
US8148219B2 (en) | 2001-12-27 | 2012-04-03 | Broadcom Corporation | Thick oxide P-gate NMOS capacitor for use in a low-pass filter of a circuit and method of making same |
US8508305B2 (en) | 2010-10-20 | 2013-08-13 | Lapis Semiconductor Co., Ltd. | Oscillation circuit |
Also Published As
Publication number | Publication date |
---|---|
JP2951128B2 (ja) | 1999-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI223445B (en) | Multi-terminal MOS varactor | |
TW465173B (en) | Voltage controlled oscillator utilizing threshold voltage control of silicon on insulator MOSFETS | |
US6621362B2 (en) | Varactor based differential VCO band switching | |
JP2824370B2 (ja) | 位相同期ループ回路 | |
US20050206465A1 (en) | Voltage control oscillator | |
US9197222B2 (en) | Method and apparatus of a resonant oscillator separately driving two independent functions | |
US6320474B1 (en) | MOS-type capacitor and integrated circuit VCO using same | |
JP2951128B2 (ja) | 電圧制御型発振回路 | |
US6566971B1 (en) | Method and circuitry for implementing a differentially tuned varactor-inductor oscillator | |
US7098751B1 (en) | Tunable capacitance circuit for voltage control oscillator | |
JP2003318417A (ja) | Mos型可変容量および半導体集積回路 | |
JP2002208818A (ja) | 発振装置 | |
JP5179848B2 (ja) | 電圧制御発振器及びpll回路 | |
JP4107362B2 (ja) | Mos型キャパシタ及び半導体集積回路装置 | |
JP2003243521A (ja) | 容量素子及び容量素子を用いた半導体集積回路 | |
US20130169373A1 (en) | Method and Apparatus of Capacitively Coupling an Adjustable Capacitive Circuit in a VCO | |
US7274264B2 (en) | Low-power-dissipation CMOS oscillator circuits with capacitively coupled frequency control | |
JPH0982892A (ja) | 半導体集積回路およびその製造方法 | |
JP3221005B2 (ja) | 水晶発振回路 | |
JP2004186776A (ja) | Pll回路 | |
JP3155977B2 (ja) | 発振用集積回路および発振回路 | |
JP2000124473A (ja) | 電圧可変容量を具備した集積回路素子及びこれを用い た電圧制御発振器 | |
JP2002057526A (ja) | 電圧制御水晶発振器 | |
JPH02280506A (ja) | デジタル制御圧電発振回路 | |
JPH01162381A (ja) | 電圧制御可変キャパシタ及び可変周波数発振器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20080709 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20090709 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 11 |