JP2003318417A

JP2003318417A - Ｍｏｓ型可変容量および半導体集積回路

Info

Publication number: JP2003318417A
Application number: JP2002116949A
Authority: JP
Inventors: Takaaki Nozaki; 孝明野崎
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 2002-04-19
Filing date: 2002-04-19
Publication date: 2003-11-07

Abstract

(57)【要約】【課題】従来のＭＯＳ型可変容量は容量変化比が２か
ら３程度と小さく、比を大きくするためにゲート酸化膜
厚や半導体基板の不純物濃度を変化させるとＣ−Ｖカー
ブの移動に伴い制御電圧範囲に制限を生じたり、発振振
幅を大きくすると容量変化比が減少する等の欠点を有し
ていた。また、電圧制御水晶発振回路に使う場合、バイ
アス電圧印加用の抵抗素子とＤＣカット容量が必要とな
る。【解決手段】Ｐ型半導体基板１の上に形成した薄いシ
リコン酸化膜２と、Ｎ型のポリシリコンのゲート電極３
と、ゲート電極３に覆われる半導体表面領域に接して設
けたＮ型半導体領域１０とから構成され、Ｐ型半導体基
板１に接続した端子４を接地電位に接続し、Ｎ型半導体
領域１０に接続した端子１１を容量端子とし、ゲート電
極３に接続したゲート端子５を容量制御電源１２に接続
して容量制御端子として用いる３端子型のＭＯＳ型可変
容量素子である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ構造を利用
した３端子型の電圧制御可変容量とそれを利用した電圧
制御水晶発振回路や温度補償型水晶発振回路およびそれ
らをを搭載する半導体集積回路に関するものである。温
度補償型電圧制御水晶発振回路は携帯電話などの無線送
受信機の基準信号源として、また電圧制御水晶発振回路
はネットワーク通信機器のＰＬＬ（ＰｈａｓｅＬｏｃ
ｋｅｄＬｏｏｐ）回路の一部として広く使用されてい
る。これら水晶発振回路は電圧制御可能な可変容量素子
を用いて発振周波数を制御しているが、補償温度範囲を
広げたり、周波数ロック範囲を広げるために電圧制御可
変容量に対しては、より広い容量変化比と適正な制御電
圧範囲をもつが求められている。

【０００２】

【従来の技術】従来より電圧制御型可変容量としてはＰ
Ｎ接合ダイオード型と、ＭＯＳ型の２種類が用いられて
いる。ＰＮ接合ダイオード型はＰＮ接合部の不純物濃度
勾配に工夫を加えることで容量変化比を広くとることが
可能な反面、低電圧化し難く、エピタキシャル工程を必
要とするなどＣＭＯＳ半導体集積回路との混載用途には
適していない。一方、ＭＯＳ型は半導体基板上にゲート
酸化膜とゲート電極を形成し、半導体基板とゲート電極
間の容量がゲート電圧により変化することを利用した可
変容量素子であり、構造上、通常のＭＯＳトランジスタ
と類似しているため、容量変化比が広く取れない欠点は
あるものの、ＣＭＯＳ半導体集積回路との混載用途には
もっぱらＭＯＳ型可変容量が使われている。

【０００３】ＭＯＳ型可変容量はさらに、半導体表面が
蓄積状態から空乏状態に変化する領域を利用するタイプ
と、反転状態から空乏状態に変化する領域を利用するタ
イプの２つに分類することができる。これ以降、それぞ
れの分類を多数キャリア型、少数キャリア型と呼ぶこと
にする。初めに、多数キャリア型と少数キャリア型のＭ
ＯＳ型可変容量の動作を説明し、次にＭＯＳ型可変容量
を利用した電圧制御水晶発振回路の従来例を説明する。

【０００４】図１０は多数キャリアとして正孔を用いる
多数キャリア型のＭＯＳ型可変容量の構造を示す図であ
る。Ｐ型半導体基板１の上に形成した薄いシリコン酸化
膜２と、Ｎ型ポリシリコンのゲート電極３とから構成さ
れ、Ｐ型半導体基板に接続した端子４を接地電位とし、
ゲート電極に接続したゲート端子５を容量端子と制御端
子とに兼ねて用いる２端子型の可変容量素子である。

【０００５】図１１はこのＭＯＳ型可変容量のゲート端
子に印加するゲート電圧に対するＭＯＳ容量の変化を相
対値で示したＣ−Ｖカーブである。ＭＯＳ構造のフラッ
トバンド電圧は記号ＶＦＢで示し、半導体表面に反転層
が生じる時の閾値電圧は記号ＶＴＨで示してある。ゲー
ト電圧がＶＦＢより低い場合は、図１０に示すように半
導体表面６に正孔７が引き寄せられた蓄積状態にあり、
このときのＭＯＳ容量は図１１の等価回路１に示すよう
にゲート酸化膜容量Ｃｏｘのみとなり最大である。ゲー
ト電圧がＶＦＢより高くなると、半導体表面には空乏層
が形成されるため、ＭＯＳ容量は図の等価回路２に示す
ようにゲート酸化膜容量Ｃｏｘと空乏層容量Ｃｄの直列
容量となり、ゲート電圧の増加とともに減少する。ゲー
ト電圧がＶＴＨに達すると半導体表面には少数キャリア
の電子が誘起されて反転層が形成され、同時に、それ以
上空乏層は広がらなくなる。このとき空乏層容量は最小
値Ｃｄｍｉｎとなり、ＭＯＳ容量は最小となる。このと
きの等価回路を図１１の等価回路３に示す。

【０００６】図１２は少数キャリアとして電子を用いる
少数キャリア型のＭＯＳ型可変容量の構造を示す図であ
る。Ｐ型半導体基板１の上に形成した薄いシリコン酸化
膜２と、Ｎ型ポリシリコンのゲート電極３と、ゲート電
極３に覆われる半導体表面領域に接して設けたＮ型半導
体領域１０とから構成され、Ｐ型半導体基板１に接続し
た端子４と、Ｎ型半導体領域１０に接続した端子１１と
を接地電位に接続し、ゲート電極に接続したゲート端子
５を容量端子と制御端子とに兼ねて用いる２端子型の可
変容量素子である。少数キャリア型のＭＯＳ型可変容量
は、構造的に見ると、通常のＭＯＳトランジスタから、
ドレインまたはソース領域のどちらかを省略して作成し
た素子と同じである。

【０００７】図１３に少数キャリア型のＭＯＳ型可変容
量のＣ−Ｖカーブを示す。この例では通常のエンハンス
メント型ＮチャンネルＭＯＳトランジスタと同じ工程で
作成したＭＯＳ型可変容量のもので、ＭＯＳトランジス
タの敷居値電圧ＶＴＨは０．５Ｖ、フラットバンド電圧
ＶＦＢは−０．２５Ｖの場合を示している。ゲート電圧
がＶＦＢ以下の領域からＶＴＨ近傍までの容量変化は、
多数キャリア型と同じ振る舞いをするが、ゲート電圧が
ＶＴＨに達すると、図１２で示すように、半導体表面６
に誘起された少数キャリアの電子９はＮ型半導体領域１
０を通って接地電位に流れるため、図１３の等価回路４
に示すように空乏層容量Ｃｄｍｉｎは反転層によって接
地電位にショートされ、ＭＯＳ容量はゲート酸化膜容量
のＣｏｘまで増加する。少数キャリア型は、ゲート電圧
がＶＴＨ近傍でＭＯＳ容量が急峻に増加する領域を使う
ＭＯＳ型可変容量である。

【０００８】次に２端子型のＭＯＳ型可変容量を用いた
電圧制御水晶発振回路を図１４を用いて説明する。発振
回路にＣＭＯＳインバータ型アンプを利用した電圧制御
水晶発振回路である。ＣＭＯＳインバータ５１はバイア
ス抵抗５２で直流バイアスした負の増幅率をもつ増幅回
路として用いられ、水晶振動子５３はその両端に２端子
型のＭＯＳ型可変容量５４および５５とＤＣカット容量
５６および５７を接続したものを並列共振回路として用
いた負帰還発振回路である。ＭＯＳ型可変容量は２端子
素子のため、周波数制御端子５８に与えられた制御電圧
は、バイアス抵抗５０１および５０２を通してＭＯＳ型
可変容量のゲート端子５０３および５０４に印加され
る。周波数制御電圧を変化させるとＭＯＳ型可変容量の
直流バイアス電圧が変化してＭＯＳ容量が変化し、この
ＭＯＳ容量の変化により水晶振動子に対する並列容量が
変化し、最終的には並列共振周波数の変化を通して発振
周波数が変化する。

【０００９】

【発明が解決しようとする課題】従来のＭＯＳ型可変容
量は容量変化比を大きくするために、素子パラメータを
変化させようとする時、いくつかの限界が存在する。Ｍ
ＯＳ型可変容量は、多数キャリア型と少数キャリア型い
ずれの場合でも、その最大値はゲート酸化膜容量であ
り、最小値はゲート酸化膜容量と反転状態での空乏層容
量との直列容量である。容量変化比を大きくするにはゲ
ート酸化膜容量を大きくするか、次式で表される反転状
態における空乏層幅Ｘｄを大きくすればよい。Ｘｄ＝
（２・εｓｉ・２・φ／ｑ／Ｎ）^１／２ここで、φ、
Ｎ、εｓｉ、ｑはそれぞれ半導体基板のフェルミレベ
ル、不純物濃度、誘電率、電子の電荷である。容量変化
比を大きくとるには、（１）ゲート酸化膜を薄くしてＣ
ｏｘを大きくする、（２）半導体基板の不純物濃度を下
げて空乏層幅を広げるの一方、または両方を実施すれば
よい。しかしゲート酸化膜厚を薄くするとフラットバン
ド電圧が蓄積側へ移動し、また半導体基板の不純物濃度
を薄くしてもやはりフラットバンド電圧が蓄積側へ移動
してしまう。

【００１０】図１５は多数キャリア型のＭＯＳ可変容量
において前記（１）や（２）の改善を施すことでＣ−Ｖ
カーブがどのように変化するかを示したものである。Ｃ
−Ｖカーブ６１が改善前、Ｃ−Ｖカーブ６２が改善後の
カーブである。改善によって容量変化比は増加している
が、同時にフラットバンド電圧ＶＦＢが蓄積側へ移動す
るため、Ｃ−Ｖカーブ全体が負電圧の方向に移動してい
るのがわかる。ここで示したＰ型半導体基板を用いたＭ
ＯＳ型可変容量は通常、接地電位に対しプラス電源で使
用するのでＭＯＳ型可変容量のゲート電圧もプラス電源
の範囲での用いるのが普通である。もし、ゲート電圧を
電源電圧の範囲内で使用するように限定すると、容量変
化幅は図中の幅６３から幅６４に減少して、実質的に、
容量変化比が現象してしまうという欠点を有する。ま
た、ゲートにマイナス電圧を印可する場合には、新たに
マイナス電源を用意する等の不便が生じる。これをゲー
ト電圧範囲の制限による容量変化比減少問題と呼ぶこと
にする。

【００１１】以上のような多数キャリア型の問題点は、
少数キャリア型のＭＯＳ型可変容量を使うことで改善さ
れることが特開平１１−２９８２４６号公報で示されて
いるが、やはり容量変化比を大きくするうえでの幾つか
の問題点が存在している。その第一の問題点は、多数キ
ャリア型と同じく、Ｃ−Ｖカーブのシフトに起因したゲ
ート電圧範囲の制限による容量変化比減少問題である。
図１６は少数キャリア型を用いて容量変化比を大きくす
るための改善を加えた場合のＣ−Ｖカーブを示したもの
である。改善前のＣ−Ｖカーブ７１に対して、改善後の
Ｃ−Ｖカーブ７２は容量変化幅が幅７３から幅７４に確
かに増大しているが、容量が最小になるゲート電圧がす
でにマイナス電圧にまで低下しているため、ゲート電圧
の利用範囲をプラス電圧に限ると、これ以上に容量変化
比を大きくとることが出来ない。

【００１２】少数キャリア型での第二の問題点は、ＭＯ
Ｓ型可変容量を水晶発振回路に組み込んで使用する時
に、容量端子に対して、ある一定の振幅の信号波形が印
加されている時の実質的な容量変化比の減少に関するも
のである。図１７は少数キャリア型のＭＯＳ型可変容量
の単体でのＣ−Ｖカーブ８１と、図１４で示した発振回
路と組み合わせて実際に発振波形が容量端子に加わって
いる状態でのＣ−Ｖカーブ８２を重ねて示したものであ
る。ここでは周波数制御電圧が０．５Ｖで、発振振幅が
１．０Ｖの正弦発振波形８３がＭＯＳ型可変容量に印加
される場合を示してある。ＭＯＳ容量は発振波形の時間
変化とともに波形８４のように歪んだ形で変化する。こ
のように複雑に変化する容量の時間平均を考えるとＭＯ
Ｓ容量は本来の値に対して平均値８５になる。制御電圧
を変化させて考えると結局、発振状態でのＣ−Ｖカーブ
８２は、単体でのＣ−Ｖカーブ８１に比べて傾きが緩や
かになると同時に、容量変化量も減少してしまうため、
容量変化比が実質的に減少してしまうことが明らかであ
る。これは、ＭＯＳ容量がゲート電圧に対してＶ字型に
変化するためである。

【００１３】ここで説明した容量平均化による容量変化
比の減少を考慮すると、先に説明した第一の問題点はは
より深刻となる。図１８は、図１６で説明したＣ−Ｖカ
ーブ７１と７２に対し、容量平均化による効果を考慮し
たＣ−Ｖカーブはそれぞれ９１と９２の様にカーブが緩
やになり、かつ容量変化量も減少する。ゲート電圧の変
化範囲をプラス電源の範囲に制限した場合の容量変化比
は、容量変化比を向上させるための改善を加えたにも関
わらず、実際は幅９３から幅９４で示すように、僅かし
か改善されない結果となる。

【００１４】ここで説明した容量平均化による容量変化
比の減少は、発振振幅が大きいほど顕著に表れることは
明らかである。この説明では発振振幅を１．０Ｖとして
いたが、電源電圧が５．０Ｖや３．３Ｖの回路で、発振
振幅が電源電圧の半分程度の場合を想定すると、容量変
化比の減少の問題は重大である。

【００１５】電圧制御水晶発振回路を無線機器や、ネッ
トワーク機器用途に使用する上では位相ノイズの低減
や、ジッターの低減が求められているが、発振回路段で
の発振振幅が小さいと当然次段で増幅が必要となり、そ
の結果、位相ノイズやジッターが増加してしまう。つま
り、位相ノイズやジッターに関しては、発振振幅はなる
べく大きいほうが有利であるが、発振振幅を大きくする
と容量変化比の減少を生じてしまう。

【００１６】少数キャリア型のＭＯＳ型可変容量で容量
変化比を大きくする工夫として、特開平１１−２２０３
２９号公報では、半導体基板をフローティング状態にす
る方法が示されているが、この場合においても容量平均
化は生じるので、発振振幅の増大に対して容量変化比が
減少してしまう。前記公報では、発振振幅の増大に対す
る実質的な容量変化比の減少を防ぐ手段として、発振振
幅を制限するためのダイオードクランプの導入を提案し
ている。しかし振幅を制限することで必然的に位相ノイ
ズやジッターの増加を招いてしまう欠点を有する。

【００１７】さらに、電圧制御水晶発振回路において
は、周波数制御電圧は使用電源電圧内で出来るだけ幅広
く、同時に周波数直線性の良いものが望まれているが、
従来の少数キャリア型のＭＯＳ型可変容量では、閾値電
圧付近の急峻な容量変化を利用するために、どうしても
電圧範囲が狭くなってしまう。また、電圧範囲を広げる
には、発振振幅を増加させればよいが、そうすると容量
変化比が減少してしまう欠点を有する。

【００１８】また、別の問題点として、従来のＭＯＳ型
可変容量は２端子素子のため直流バイアス電圧を印可す
るためにＤＣカット容量が必要となり、実質的に容量変
化比を低下させていた。ＤＣカット容量を増やせばＭＯ
Ｓ容量との直列容量の変化比の減少は防げるはずだが、
実際はＤＣカット容量の寄生容量のため、容量変化比の
減少を一定以下に小さくするのは困難である。また、Ｄ
Ｃカット容量のための素子領域が増大するという欠点を
有する。

【００１９】以上のように、従来のＭＯＳ型可変容量で
容量変化比を大きくするには様々な困難があり、容量変
化比は従来２〜３程度しか得ることができなかった。以
上のような課題に対し、本発明のＭＯＳ型可変容量は特
殊な工程や特殊な素子構造が不要な、ＣＭＯＳ半導体集
積回路に容易に混載可能なＭＯＳ型可変容量を実現する
ものである。

【００２０】

【課題を解決するための手段】上記の目的を達するた
め、本発明のＭＯＳ型可変容量は第１導電型半導体領域
と、該第１導電型半導体領域上に形成した絶縁膜と、該
絶縁膜上に形成した導電膜と、該絶縁膜を介して該導電
膜に対向する該第１導電型半導体領域の表面に接するよ
うに設けた第２導電型半導体領域を有する構造のＭＯＳ
型可変容量において、前記第１導電型半導体領域に第1
の端子を設け、前記導電膜に第２の端子を設け、前記第
２導電型半導体領域に第３の端子を設け、前記第１の端
子を接地し、前記第２の端子に制御電圧を印加すること
により、前記第３の端子と前記第１の端子の間の静電容
量を可変とするとともに、前記第３の端子と前記第２の
端子の間の静電容量を可変とすることを特徴とする。ま
た、本発明のＭＯＳ型可変容量は、ＭＯＳトランジスタ
の端子間に生ずる容量要素を利用したＭＯＳ型可変容量
において、ソース端子が高インピーダンス状態にあるＭ
ＯＳトランジスタのバルク端子を接地し、ゲート端子に
制御電圧を印加することにより、ドレイン端子と前記バ
ルク端子の間の静電容量を可変とするとともに、ドレイ
ン端子と前記ゲート端子の間の静電容量を可変とするこ
とを特徴とする。また、本発明のＭＯＳ型可変容量は、
ＭＯＳトランジスタの端子間に生ずる容量要素を利用し
たＭＯＳ型可変容量において、ドレイン端子とソース端
子を接続して容量端子を設け、バルク端子を接地し、ゲ
ート端子に制御電圧を印加することにより、前記容量端
子と前記バルク端子の間の静電容量を可変とするととも
に、前記容量端子と前記ゲート端子の間の静電容量を可
変とすることを特徴とする。また、本発明の半導体集積
回路は、同一の半導体基板上に、発振用増幅器と可変容
量とを構成要素とする半導体集積回路において、前記可
変容量は前述のいずれかのＭＯＳ型可変容量であること
を特徴とする。

【００２１】

【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１は本発明のＭＯＳ型可変容量の構
造と、その使い方を示した図である。Ｐ型半導体基板１
の上に形成した薄いシリコン酸化膜２と、Ｎ型ポリシリ
コンのゲート電極３と、ゲート電極３に覆われる半導体
表面領域に接して設けたＮ型半導体領域１０とから構成
され、Ｐ型半導体基板１に接続した端子４を接地電位に
接続し、Ｎ型半導体領域１０に接続した端子１１を容量
端子とし、ゲート電極３に接続したゲート端子５を容量
制御電源１２に接続して制御端子として用いる３端子型
のＭＯＳ型可変容量素子である。

【００２２】図２は本発明のＭＯＳ型可変容量のゲート
端子に印加するゲート電圧に対する容量端子の容量変化
を相対値で示したＣ−Ｖカーブである。ここに示したＭ
ＯＳ型可変容量は、通常のエンハンスメント型Ｎチャン
ネルＭＯＳトランジスタと同じ工程で作成したもので、
ＭＯＳトランジスタの敷居値電圧ＶＴＨは０．５Ｖ、フ
ラットバンド電圧ＶＦＢは−０．２５Ｖの場合を示して
いる。容量端子の直流バイアス電圧Ｖｂｉａｓを０Ｖと
し、容量端子に１０ｍＶ程度の微小な正弦波信号を印加
した時に得られるＣ−Ｖ特性を示している。本発明のＭ
ＯＳ型可変容量はゲート電圧が閾値電圧ＶＴＨに達する
までは最小の容量を示し、ゲート電圧がＶＴＨ近傍で急
激に増加し、容量が最大値に近づくにつれてなだらかな
カーブを描いて最大値に漸近してゆく特性を示す。容量
変化比は従来型のＭＯＳ型可変容量が２から３程度の値
であるに比べて５以上の大きな値が得られた。

【００２３】次に、本発明のＭＯＳ型可変容量がなぜ大
きな容量変化比が得られるかを説明する。本発明のＭＯ
Ｓ型可変容量はゲート電圧の範囲により３つの領域に分
けて考えることができ、図３は３つの領域における素子
内部の様子と等価回路を示したものである。

【００２４】ゲート電圧Ｖｇがフラットバンド電圧ＶＦ
Ｂより低い場合を図３（ａ）に示す。この領域では半導
体表面６には多数キャリアの正孔７が引き寄せられ、蓄
積状態にある。容量端子１１から見た容量はＮ型半導体
領域１０とＰ型半導体基板１の間に形成される空乏層１
３による接合容量Ｃｄｊのみであり、これがＭＯＳ容量
の最小値となる。ゲート酸化膜容量Ｃｏｘは空乏層１３
により絶縁されているため、ＭＯＳ容量には全く寄与し
ていない。なお、図１に示す図において、ゲート端子５
に接続された容量制御電源１２は交流的に見ると低イン
ピーダンスで接地された状態と考えることが出来るの
で、図３に示す等価回路では、ゲート容量Ｃｏｘの一方
の端子は接地した状態に表現している。

【００２５】次にゲート電圧Ｖｇがフラットバンド電圧
ＶＦＢより高く、しかし閾値電圧ＶＴＨには達していな
い場合を図３（ｂ）に示す。この領域では半導体表面６
の直下に空乏層８が形成されている。この空乏層８の空
乏層容量Ｃｄはゲート電圧により変化する状態である
が、反転層はまだ形成されていないので空乏層容量Ｃｄ
はやはり空乏層１３により絶縁されている。したがって
容量端子１１から見た容量は依然として空乏層１３によ
る接合容量Ｃｄｊのみとなり、ＭＯＳ容量は最小値のま
まである。

【００２６】次にゲート電圧Ｖｇが閾値電圧ＶＴＨ近傍
およびＶＴＨより高い場合を図３（ｃ）に示す。この領
域では半導体表面６には少数キャリアの電子９が誘起さ
れ反転層が形成される。反転層中の電子９はＮ型半導体
領域１０と自由に行き来できるようになるため、反転層
とＮ型半導体領域１０とは導通状態となり、いままで絶
縁されていた半導体表面下の空乏層８の空乏層容量Ｃｄ
と、さらにゲート酸化膜容量Ｃｏｘとが反転層を通じて
容量端子に並列に接続されることになる。この結果、容
量端子は急激に増加する。反転層が形成された後はゲー
ト電圧をさらに高くしても空乏層容量Ｃｄはほぼ一定と
なるので容量端子１１から見た容量は一定となる。

【００２７】従来のＭＯＳ型可変容量と比較すると、Ｍ
ＯＳ容量の最小値は従来型がゲート酸化膜容量と空乏層
容量との直列値なのに対し、本発明のＭＯＳ型可変容量
ではＮ型半導体領域の接合容量のみである。この接合容
量は接合面積に比例するが、ゲート領域の面積よりはず
っと小さくすることが可能なので、最小値は従来型より
小さくすることができる。一方、ＭＯＳ容量の最大値は
従来型がゲート酸化膜容量だけであるのに対し、本発明
のＭＯＳ型可変容量は、Ｎ型半導体領域の接合容量とゲ
ート酸化膜容量と空乏層容量との和となるので、最大値
は従来型より大きくすることができる。このように、本
発明のＭＯＳ型可変容量は従来型のＭＯＳ型可変容量に
比べ、最小値はより小さく、最大値はより大きくするこ
とが出来るため、大きな容量変化比を得ることが出来
る。

【００２８】以上の動作原理説明では、容量端子のバイ
アス電圧Ｖｂｉａｓは０Ｖであったが、次にバイアス電
圧を変化させた時のＭＯＳ容量の動作を説明する。図４
に示すＣ−Ｖカーブはバイアス電圧を０Ｖから３Ｖまで
変化させた時のゲート電圧に対するＭＯＳ容量の変化を
実測したものものである。ＭＯＳ型可変容量はＰ型半導
体基板上に作成し、ゲート電極にはＮ型ポリシリコンを
用い、ゲート酸化膜厚１７５Å、閾値電圧０．５Ｖ、ゲ
ートのサイズは長さ４．０μｍ、幅１２００μｍ、ゲー
ト面積４８００μｍ^２である。容量測定には周波数１Ｍ
Ｈｚ、振幅１０ｍＶの正弦波信号を使用した。

【００２９】バイアス電圧Ｖｂｉａｓが０Ｖの時のＣ−
Ｖカーブはゲート電圧Ｖｇが閾値電圧ＶＴＨ以下でＭＯ
Ｓ容量はおよそ１．３ｐＦ程度を示し、ゲート電圧がＶ
ＴＨ付近で急激に立ち上がり、ゲート電圧が１Ｖ以降で
ほぼ一定の最大値８ｐＦに達する。容量変化比はおよそ
６程度と大きな値が得られた。バイアス電圧が増加する
に従い、容量立ち上がり電圧も増加し、同時にＭＯＳ容
量の最大値は減少してくる。バイアス電圧が３．０Ｖの
時の容量立ち上がり電圧はおよそ４．０Ｖ、ＭＯＳ容量
の最大値は４．５ｐＦ程度であった。以上の様に、本発
明のＭＯＳ型可変容量はゲート電圧によってＭＯＳ容量
が大きく変化すると同時に、容量端子のバイアス電圧に
よって容量立ち上がり電圧も変化するという特徴を有し
ている。

【００３０】次に、このバイアス電圧によって容量立ち
上がり電圧が変化する現象を用いて説明する。図５はＭ
ＯＳ型可変容量の素子内部の様子を示した図で、ＭＯＳ
構造の閾値電圧ＶＴＨは０．５Ｖとし、ゲート電圧Ｖｇ
に１．０Ｖ、容量端子１１にバイアス電圧Ｖｂｉａｓに
１．５Ｖを印加したときの様子を示してある。印加され
たゲート電圧は閾値電圧より高いので、半導体表面には
少数キャリアの電子９が誘起され、その下には空乏層８
が伸びている。Ｎ型半導体領域１０近傍の半導体表面１
３を注目してみると、この領域では容量端子１１に印加
したバイアス電圧のために表面電位が上昇しており、そ
の結果、反転層は消滅し空乏化した状態になる、いわゆ
るピンチオフ（ｐｉｎｃｈ−ｏｆｆ）現象が生じる。ピ
ンチオフが生じている状態ではＮ型半導体領域１０と反
転層内の電子９との間は空乏層で絶縁されるためドレイ
ンから見た容量はＮ型半導体領域の接合容量のみとな
り、ＭＯＳ容量は最小容量となる。ゲート電圧を増加し
てゆき、ＭＯＳ容量が立ち上がるところでピンチオフは
消滅し、容量が急激に増加する。

【００３１】以上に説明したように本発明のＭＯＳ型可
変容量は、ゲート端子に与えるゲート電圧によって容量
端子の容量を変化させることが可能な３端子型の可変容
量素子であり、ゲート電圧によって容量が変化する同時
に、容量端子のバイアスによって立ち上がり電圧が変化
する特徴を有している。このような特徴を持つＭＯＳ型
可変容量を電圧制御水晶発振回路に応用した場合、従来
のＭＯＳ型可変容量に比べて、容量変化比を広くするた
めの素子パラメータの調整が行ないやすく、またゲート
電圧に対して広い電圧範囲で容量が線形に変化する可変
容量として利用することが可能となることを次に説明す
る。

【００３２】図６は本発明のＭＯＳ型可変容量を利用し
た電圧制御水晶発振回路の実施例である。ＣＭＯＳイン
バータ５１はバイアス抵抗５２で直流バイアスした負の
増幅率をもつ増幅回路として用いられ、ＣＭＯＳインバ
ータの入力１５１と出力１５２に水晶振動子５３と、本
発明のＭＯＳ型可変容量１５１と１５２を接続すること
で並列共振回路を形成した負帰還発振回路を構成してい
る。本発明のＭＯＳ型可変容量は、基本的にはＮチャン
ネルＭＯＳトランジスタと類似の構造を有するので図６
に示す回路図ではＭＯＳ型可変容量をＭＯＳトランジス
タの記号を用いて表現してある。ＭＯＳ型可変容量の特
性は図４で示したものと同じとすると、容量端子１５３
と１５４が１．５Ｖ付近にバイアスされている時にゲー
ト電圧が２．３Ｖ付近で容量が変化する特性を有してい
るため、容量端子をＤＣカットコンデンサを経由するこ
となく直接ＣＭＯＳインバータ型アンプの入力５０８と
出力５０９に接続することが可能である。さらに周波数
制御端子６８はバイアス抵抗を経由することなく、直接
ＭＯＳ型可変容量の制御端子１５５と１５６に接続する
ことが可能である。

【００３３】この電圧制御水晶発振回路が動作状態にあ
る時の、ＭＯＳ型可変容量の実効的なＣ−Ｖカーブがど
うなるかを図７を用いて説明する。発振回路の電源電圧
は３．０Ｖとし、ＣＭＯＳインバータの入力５０８と出
力５０９はおよそ電源電圧の半分の１．５Ｖにバイアス
されていて、発振振幅はおよそ１．０Ｖの正弦波状で発
振している状態を考えて見る。ＭＯＳ型可変容量の容量
端子に実際に加わる発振波形電圧は１．０Ｖから２．０
Ｖの間を正弦波状に変化するので、例えば、制御電圧が
２．３Ｖの時の容量波形は図７の波形１６１のように広
範囲に変化するし、制御電圧が３．０Ｖの場合は波形１
６２のように狭い範囲で変化する。各制御電圧での実効
的なＭＯＳ容量は容量波形の平均値となるため、実効的
なＣ−Ｖカーブはカーブ１６３に示すように元のＣ−Ｖ
カーブに比べて緩やかな傾斜を持つ特性を示す。実効的
なＣ−Ｖカーブ１６３の容量の最大値と最小値はバイア
ス電圧Ｖｂｉａｓが１．５Ｖの時のＣ−Ｖカーブと同じ
値を持つので、つまり容量変化比の自体は劣化せず、そ
の傾きのみが緩やかになっていることが従来の少数キャ
リア型のＭＯＳ容量と異なる。

【００３４】次に、ＭＯＳ型可変容量の容量変化比を大
きくする目的で素子パラメータを変更した時に、特性が
どのように改善されるかを説明する。本発明のＭＯＳ型
可変容量においては容量変化比を大きくするためには、
最小値を減らすために（１）Ｎ型半導体領域の接合容量
Ｃｄｊを減らすか、最大値を増やすために（２）ゲート
酸化膜容容量Ｃｏｘを増やすか、あるいは（３）空乏層
容量Ｃｄを大きくする等の改良を行えばよい。接合容量
Ｃｄｊを減らすにはＮ型半導体領域の面積を減らす、Ｐ
型半導体基板の不純物濃度を下げる等を行えばよい。ゲ
ート酸化膜容量を大きくするには、ゲート酸化膜厚を薄
くしゲート面積を増やせばよい。また空乏層容量Ｃｄを
増やすにはＰ型半導体基板の不純物濃度を増やせばよ
い。Ｐ型半導体基板の不純物濃度に対する要求は相反す
るが、これはゲート領域にのみ追加的にイオン注入を行
うなどの手段で容易に対処することが可能である。

【００３５】従来型のＭＯＳ型可変容量で容量変化比を
増やそうとすると、Ｃ−Ｖカーブのシフトをもたらし、
ゲート電圧の有効利用範囲の減少問題を生じることを以
前に示したが、本発明のＭＯＳ型可変容量ではこの問題
がどうなるかを次に説明する。フラットバンド電圧はゲ
ート酸化膜厚を薄くすることで負電圧方向にシフトし、
逆にゲート領域での不純物濃度を増やすことで正電圧の
方向にシフトする。したがって、素子パラメータの設定
次第でＣ−Ｖカーブを移動することも、移動しないよう
にすることも可能である。さらにＣ−Ｖカーブが移動す
るような場合でも、もともと容量が変化するときのゲー
ト電圧はバイアス電圧で自由に設定できるので、ゲート
電圧の有効利用範囲の減少問題を生じることはない。

【００３６】さらに、従来型の少数キャリア型のＭＯＳ
型可変容量における、Ｖ字型の容量変化の平均化による
容量変化比の減少に関しても、本発明のＭＯＳ型可変容
量のＣ−ＶカーブはＶ字型をとらないので、減少問題を
生じない。逆に、発振振幅が増加させた場合、容量の平
均化によって、容量変化量が減少することなくカーブを
緩やかにすることが可能で、電圧制御水晶発振回路のゲ
ート電圧の動作範囲を増やすことが可能である。

【００３７】また、本発明のＭＯＳ型可変容量の容量変
化は、従来の少数キャリア型の容量変化に比べて急峻な
変化を示すため、ゲート電圧の変化に対してより直線的
な容量変化を示す。これは、特にＰＬＬ向けの応用にと
って有利である。この急峻な変化が生じる理由は、本発
明のＭＯＳ型可変容量においては、半導体表面の反転層
自体は常時形成されていて十分導電性を持った状態にあ
り、それをピンチオフ現象で接続をオン、オフしている
のに対し、少数キャリア型のＭＯＳ型可変容量では反転
層自体が形成されたり消滅したりしているために急峻な
変化が得にくいと考えられる。

【００３８】また、本発明のＭＯＳ型可変容量の抵抗損
失成分は、従来の少数キャリア型に比べて小さくするこ
とが可能である。すでに説明したように発振状態におい
ては、ＭＯＳ容量は発振振幅に応じてＣ−Ｖカーブの平
均値で動作するが、容量変化が急峻であればあるほど、
急峻に変化しているゲート電圧領域にいる時間割合が減
少することになる。容量が変化している領域において
は、容量端子とゲート酸化膜容量Ｃｏｘと空乏層容量Ｃ
ｄがピンチオフ部の抵抗で接続されている状態であるた
めに、抵抗による損失成分の大きな容量となっている。
これは少数キャリア型のＭＯＳ型可変容量においても同
じである。容量変化が急峻であれば、損失の大きい状態
にいる確率が減るため、より損失の少ないＭＯＳ容量と
なる。

【００３９】本発明のＭＯＳ型可変容量の第二の実施形
態は、ＭＯＳトランジスタを利用した形態である。図８
はＮチャンネルＭＯＳトランジスタ２０のバルクＢを接
地電位として、ドレインＤを容量端子１１として用い、
ゲートＧを制御端子５として用い、容量制御電源１２を
ゲートＧに接続して用いる。ソースＳはどこにも接続し
ない状態で使用する。ＭＯＳトランジスターを利用した
ＭＯＳ容量の場合、最大容量はドレイン領域の接合容量
とゲート酸化膜容量と空乏層容量以外にソース領域の接
合容量が加算されることになる。

【００４０】本発明のＭＯＳ型可変容量の第三の実施形
態はＭＯＳトランジスタを利用した別の形態である。図
９において、ＮチャンネルＭＯＳトランジスタ２０のバ
ルクＢを接地電位として、ドレインＤとソースＳを接続
して容量端子１１として用い、ゲートＧを制御端子５と
して用い、容量制御電源１２をゲートＧに接続して用い
る。この実施形態では最小容量にドレインとソースの両
方の領域の拡散接合容量が加算されるため容量変化比は
若干悪化する。

【００４１】さらに、本発明のＭＯＳ型可変容量の別の
実施形態として、２つの以上のＭＯＳトランジスタを並
べて配置し、隣合うＭＯＳトランジスタの拡散領域を共
用した構造をとることも可能である。

【００４２】さらに、本発明のＭＯＳ型可変容量の別の
実施形態として、ゲートを環状に形成しその中心に容量
端子用の拡散領域を形成することで、接合容量を減少さ
せて容量可変比を大きくとることも可能である。

【００４３】さらに、本発明のＭＯＳ型可変容量の別の
実施形態として、例えばＳＯＩ（ＳｉｌｉｃｏｎＯｎ
Ｉｎｓｕｌａｔｏｒ）構造のＭＯＳトランジスタのよ
うな、絶縁膜上に形成した薄膜トランジスタを使うこと
も可能である。特に活性層の薄い完全空乏タイプを使う
と接合容量を非常に小さくすることが出来るので容量変
化比を大きくすること可能である。

【００４４】以上、本発明のＭＯＳ型可変容量の実施例
は全て少数キャリアとして電子を用いるタイプにいて説
明したが、もちろん少数キャリアとして正孔を用いたタ
イプを用いることも出来る。またＮ型半導体基板上のＰ
ウエル領域中に形成したタイプや、Ｐ型半導体基板上の
Ｎウエル領域中に形成しタイプを用いることももちろん
可能である。また、ポリシリコンゲートの不純物濃度や
不純物の極性を変えたものでも利用することが出来る。
また、ゲート材料としてポリシリコン以外にアルミゲー
ト電極やタングステンシリサイドやチタンシリサイド等
を用いてもかまわない。また、ＭＯＳ構造にはエンハン
スメント型を用いたが、ディプリーション型を用いるこ
とも可能である。

【００４５】

【発明の効果】本発明のＭＯＳ型可変容量は、従来のＭ
ＯＳ型可変容量に比べて容量変化比を大きく出来る。ま
た、本発明のＭＯＳ型可変容量は容量変化比を大きくす
るような素子パラメータを用い場合に、Ｃ−Ｖカーブの
移動を伴ったとしても容量変化比が減少しにくい特徴を
有する。また、本発明のＭＯＳ型可変容量は印加する信
号波形の振幅を大きくしても容量変化量が減少しにくい
特徴を有する。また、本発明のＭＯＳ型可変容量は、従
来の少数キャリア領域を利用したＭＯＳ型可変容量に比
べて制御電圧の電圧範囲を広くすることが可能である。
また、本発明のＭＯＳ型可変容量は、従来の少数キャリ
ア領域を利用するＭＯＳ型可変容量に比較して、ＭＯＳ
容量の内部損失を小さくすることが可能である。また、
本発明のＭＯＳ型可変容量は３端子型なので、電圧制御
水晶発振回路に応用する場合、バイアス電圧印加用のバ
イアス抵抗とＤＣカット容量が不要である。また、本発
明のＭＯＳ型可変容量のＭＯＳ容量の制御端子の電圧
と、容量端子のバイアス電圧の両方を使うことも可能で
ある。また、本発明のＭＯＳ型可変容量は、制御端子と
容量端子を機能的に分離して使用できるため回路構成の
自由度が高い。また、本発明のＭＯＳ型可変容量は、通
常のＭＯＳトランジスタ構造と同一であるため、ＣＭＯ
Ｓ半導体集積回路上に特殊な工程など一切不要で実現で
き、アナログ回路とロジック回路との混載が容易とな
り、コスト増加も招かない。

【図面の簡単な説明】

【図１】本発明のＭＯＳ型可変容量の第一の実施例を示
す図である。

【図２】本発明のＭＯＳ型可変容量のＣ−Ｖ特性を説明
する図である。

【図３】本発明のＭＯＳ型可変容量の動作を説明するた
めの構造図と等価回路図である。

【図４】本発明のＭＯＳ型可変容量の容量端子のバイア
ス電圧依存性を示すＣ−Ｖ特性である。

【図５】本発明のＭＯＳ型可変容量のバイアス電圧依存
性を説明するための図である。

【図６】本発明のＭＯＳ型可変容量を使った電圧制御水
晶発振回路の一例を示す回路図である。

【図７】本発明のＭＯＳ型可変容量を使った電圧制御水
晶発振回路の実効的なＣ−Ｖ特性を説明する図である。

【図８】本発明のＭＯＳ型可変容量の第二の実施例の構
成を示す図である。

【図９】本発明のＭＯＳ型可変容量の第三の実施例の構
成を示す図である。

【図１０】従来例における多数キャリア型のＭＯＳ型可
変容量を示す構造図である。

【図１１】従来例における多数キャリア型のＭＯＳ型可
変容量のＣ−Ｖ特性と動作を説明する図である。

【図１２】従来例における少数キャリア型のＭＯＳ型可
変容量を示す構造図である。

【図１３】従来例における少数キャリア型のＭＯＳ型可
変容量のＣ−Ｖ特性と動作を説明する図である。

【図１４】従来例における電圧制御水晶発振回路を示す
回路図である。

【図１５】従来例における多数キャリア型のＭＯＳ型可
変容量の可変容量比の改善を説明する図である。

【図１６】従来例における少数キャリア型のＭＯＳ型可
変容量の可変容量比の改善を説明する図である。

【図１７】従来例における少数キャリア型のＭＯＳ型可
変容量の実効的なＣ−Ｖ特性を説明する図である。

【図１８】従来例における少数キャリア型のＭＯＳ型可
変容量の可変容量比の改善を説明する図である。

【符号の説明】

１Ｐ型半導体基板２ゲート酸化膜３ゲート電極４半導体基板側端子５制御端子６半導体表面７半導体表面に蓄積した正孔８半導体表面直下に形成された空乏層９半導体表面に引き寄せられた電子１０Ｎ型半導体領域１１容量端子１２容量制御用の電圧源１３ピンチオフ領域２０ＭＯＳトランジスタ５１ＣＭＯＳインバータ５３水晶振動子５４、５５ＭＯＳ型可変容量５６、５７ＤＣカット容量６８周波数制御電圧５０１、５０２バイアス抵抗

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体領域と、該第１導電型
半導体領域上に形成した絶縁膜と、該絶縁膜上に形成し
た導電膜と、該絶縁膜を介して該導電膜に対向する該第
１導電型半導体領域の表面に接するように設けた第２導
電型半導体領域を有する構造のＭＯＳ型可変容量におい
て、前記第１導電型半導体領域に第1の端子を設け、前
記導電膜に第２の端子を設け、前記第２導電型半導体領
域に第３の端子を設け、前記第１の端子を接地し、前記
第２の端子に制御電圧を印加することにより、前記第３
の端子と前記第１の端子の間の静電容量を可変とすると
ともに、前記第３の端子と前記第２の端子の間の静電容
量を可変とすることを特徴とするＭＯＳ型可変容量。
【請求項２】ＭＯＳトランジスタの端子間に生ずる容
量要素を利用したＭＯＳ型可変容量において、ソース端
子が高インピーダンス状態にあるＭＯＳトランジスタの
バルク端子を接地し、ゲート端子に制御電圧を印加する
ことにより、ドレイン端子と前記バルク端子の間の静電
容量を可変とするとともに、ドレイン端子と前記ゲート
端子の間の静電容量を可変とすることを特徴とするＭＯ
Ｓ型可変容量。
【請求項３】ＭＯＳトランジスタの端子間に生ずる容
量要素を利用したＭＯＳ型可変容量において、ドレイン
端子とソース端子を接続して容量端子を設け、バルク端
子を接地し、ゲート端子に制御電圧を印加することによ
り、前記容量端子と前記バルク端子の間の静電容量を可
変とするとともに、前記容量端子と前記ゲート端子の間
の静電容量を可変とすることを特徴とするＭＯＳ型可変
容量。
【請求項４】同一の半導体基板上に、発振用増幅器と
可変容量とを構成要素とする半導体集積回路において、
前記可変容量は請求項１から請求項３のいずれか一に記
載のＭＯＳ型可変容量であることを特徴とする半導体集
積回路。