JP2005019487A - Ｍｏｓ型可変容量素子及び電圧制御発振回路 - Google Patents
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Abstract
【課題】十分な容量可変幅を得ることができるとともに、制御電圧範囲の制約をなくすことができるＭＯＳ型可変容量素子を提供する。
【解決手段】ＭＯＳ型可変容量素子５は、Ｐ型の半導体基板１０の上層に、Ｐ型とは逆の極性を持つＮウエル１１が形成され、Ｎウエル１１内に一対のソース、ドレイン領域１３、１４が形成され、Ｎウエル１１内にＮ型の高濃度領域１２が形成され、Ｎウエル１１の上層にゲート酸化膜が形成され、ゲート酸化膜の上にゲート電極１５が形成されたＭＯＳトランジスタと、ソース、ドレイン領域１３、１４を基準電位に接続する第１電極と、ゲート電極１５に接続される第２電極と、Ｎウエル１１に接続され、基準電位を基準としてＰ型の極性と同じ極性の制御電圧を印加する第３電極とを備え、第２電極と第３電極との間に可変容量素子を実現した。
【選択図】 図２
【解決手段】ＭＯＳ型可変容量素子５は、Ｐ型の半導体基板１０の上層に、Ｐ型とは逆の極性を持つＮウエル１１が形成され、Ｎウエル１１内に一対のソース、ドレイン領域１３、１４が形成され、Ｎウエル１１内にＮ型の高濃度領域１２が形成され、Ｎウエル１１の上層にゲート酸化膜が形成され、ゲート酸化膜の上にゲート電極１５が形成されたＭＯＳトランジスタと、ソース、ドレイン領域１３、１４を基準電位に接続する第１電極と、ゲート電極１５に接続される第２電極と、Ｎウエル１１に接続され、基準電位を基準としてＰ型の極性と同じ極性の制御電圧を印加する第３電極とを備え、第２電極と第３電極との間に可変容量素子を実現した。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ型可変容量素子及び電圧制御発振回路に関する。
【０００２】
【従来の技術】
従来、通信等のＲＦ分野に利用する電圧制御発振器のＭＯＳ型容量素子が提案されている。図２２は、従来のＭＯＳ型容量素子の断面図である。図２２に示すように、ＭＯＳ型容量素子１００は、Ｐ型Ｓｉ基板上１１０上にＮウエル１１１を形成し、このＮウエル１１１の表面に、Ｎ＋拡散領域１１２、Ｐ＋拡散領域１１３、１１４を形成し、さらに、Ｐ＋拡散領域１１３、１１４の上部にゲート酸化膜を介して、ゲート電極１１５を形成したものである。
【０００３】
制御電圧端子１１６は、Ｎ＋拡散領域１１２及びＰ＋拡散領域１１３、１１４に接続されている。端子１１７は、発振回路およびゲート電極１１５に接続されている。Ｐ＋拡散領域１１３、１１４は、ソース電極、ドレイン電極を形成している。Ｎ＋拡散領域１１２は、Ｎウエル電極を形成している。制御電圧端子１１６に印加する電圧を制御して、ゲート電極１１５とＮウエル１１１との間の電圧を変化させることによって、ゲート電極１１５とＮウェル１１１間の容量値を変化させるようにしている。
【０００４】
特許文献１は、図２２で示したＭＯＳ型可変容量素子と同様の技術について提案している。
【０００５】
【特許文献１】
特表平２００１−５１６９５５号公報
【発明が解決しようとする課題】
しかしながら、従来のＭＯＳ型容量素子では、図２３に示すように、制御電圧端子１１６の電圧を上げていった場合、Ｖｔｈ（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を超えると容量値Ｃが上がってしまうため、制御電圧の範囲が限定され、電圧制御発振器の周波数可変幅が狭くなってしまうという問題があった。また、周波数が戻らないように制御電圧範囲を制約する必要もあった。
【０００６】
そこで、本発明は、これらの問題を解決するためになされたもので、十分な容量可変幅を得ることができるとともに、制御電圧範囲の制約をなくすことができるＭＯＳ型可変容量素子及び電圧制御発振器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載のＭＯＳ型可変容量素子は、第１導電型の半導体基板の上層に、前記第１導電型とは逆の極性を持つ第２導電型の低濃度の拡散領域が形成され、前記拡散領域内に一対のソース、ドレイン領域が形成され、前記拡散領域内に前記第２導電型の高濃度領域が形成され、前記拡散領域の上層にゲート酸化膜が形成され、前記ゲート酸化膜の上にゲート電極が形成されたＭＯＳトランジスタと、前記ソース、ドレイン領域を基準電位に接続する第１電極と、前記ゲート電極に接続される第２電極と、前記高濃度領域に接続され、前記基準電位を基準として前記第１導電型の極性と同じ極性の制御電圧を印加する第３電極とを備え、前記第２電極と前記第３電極との間に可変容量素子を実現することを特徴とする。
【０００８】
請求項１記載の発明によれば、例えば、第１導電型をＰ型とすれば、ソース、ドレイン領域をグランドに接続するようにして、ＭＯＳ型可変容量素子のドレイン、ソースの電位を０Ｖに固定するようにしたので、制御電圧を上げていった場合に、Ｖｔｈより大きくなると容量成分が増加するという現象を起こさなくなり、容量成分が減少し続ける。これにより、十分な容量可変幅を得ることができる。また、制御電圧範囲の制約もなくせる。
【０００９】
また、本発明は、請求項２に記載のように、請求項１記載のＭＯＳ型可変容量素子において、前記ゲート電極は、複数に分割されていることを特徴とする。
【００１０】
請求項２記載の発明によれば、ゲート電極を複数に分割するようにしたので、１本のゲート電極を用いた場合よりも、ゲートの配線抵抗による電圧降下を防ぐことができる。これにより、十分な容量可変幅を得ることができる。
【００１１】
また、請求項３記載の電圧制御発振回路は、発振回路と、可変容量素子とを備えた電圧制御発振回路において、前記可変容量素子は、請求項１又は請求項２記載のＭＯＳ型可変容量素子であることを特徴とする。
【００１２】
請求項３記載の発明によれば、十分な容量可変幅を得ることができるＭＯＳ型可変容量素子を用いたので、電圧制御発振器は広い周波数帯域を持つ事ができるようになる。
【００１３】
【発明の実施の形態】
以下、本発明を適用した一実施形態について図面を参照しながら説明する。図１は、本実施の形態に係る電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の構成を示す図である。図１において、１はＶＣＯ、２はインバータ増幅器、３は出力端子、Ｌはインダクタンス、Ｃはコンデンサ、５Ａはインバータ増幅器２の入力端子に接続されたＭＯＳ型可変容量素子、５Ｂは、インバータ増幅器２の出力端子に接続されたＭＯＳ型可変容量素子、１６は制御電圧端子である。また、ＶＣＯ１は図示しないフィードバック抵抗を含んでいる。
【００１４】
また、本実施の形態では、Ｐ型のソース、ドレイン領域にそれぞれ接続されたソース、ドレイン電極をグランドに接続するようにして、ＭＯＳ型可変容量素子５Ａ、５Ｂのドレイン、ソースの電位を０［Ｖ］に固定している。ＭＯＳ型容量素子５は、後述するＮウエル領域に接続された制御電圧端子１６に印加する直流電圧を変化させることにより、ＭＯＳ型可変容量素子５のゲート電極とＮウエル間の容量を変化させて、電圧制御発振器１の発振周波数を変化させる。
【００１５】
図２は、本実施の形態に係るＭＯＳ型可変容量素子の断面図である。図２に示すように、ＭＯＳ型容量素子５は、第１導電型の半導体基板であるＰ型Ｓｉ基板１０上に、第１導電型とは逆の極性を持つ第２導電型の低濃度の拡散領域であるＮウエル１１を形成し、このＮウエル１１の表面に、Ｎ＋拡散領域１２、一対のソース、ドレイン領域となるＰ＋拡散領域１３、１４を形成し、さらに、Ｎウエル１１の上層にゲート酸化膜を介して、ゲート電極１５を形成したものである。
【００１６】
制御電圧端子１６は、Ｎ＋拡散領域１２に接続されている。端子１７は、発振回路およびゲート電極１５に接続されている。端子１８は、Ｐ＋拡散領域１３、１４に接続されている。Ｐ＋拡散領域１３、１４は、ソース電極、ドレイン電極を形成する。Ｎ＋拡散領域１２は、Ｎウエル電極を形成する。
【００１７】
本実施の形態に係るＭＯＳ型可変容量素子５では、Ｐ＋拡散領域１３、１４に接続されている端子１８をグランドに接続して、ドレイン、ソース領域の電位を０Ｖに固定するようにしたので、ＰＭＯＳトランジスタのＶｔｈを超えてもゲート電極１５直下の空乏層が広がり続けて、ゲート電極１５とＮウエル１１間の容量値は小さくなり続ける。これにより、十分な容量可変幅を得ることができる。また、制御電圧範囲の制約もなくすことができる。
【００１８】
次に、本実施の形態に係るＭＯＳ型容量素子のＣ−Ｖ特性について説明する。図３は、本実施の形態に係るＭＯＳ型容量素子のＣ−Ｖ特性を示す図である。なお、図３では、半導体基板電極を基準とするＮウエル電極に印加する制御電圧と、容量Ｃとの関係を示している。
【００１９】
図３に示すように、本実施の形態に係るＭＯＳ型容量素子５では、Ｃ−Ｖ特性が図２３で示した従来のＭＯＳ型容量素子のＣ−Ｖ特性のように、Ｖｔｈより大きくなると容量Ｃが増加してしまう現象は起こさなくなり、容量値Ｃがそのまま減少し続ける。これにより、十分な容量可変幅を得ることができる。また、制御電圧範囲の制約もなくすことができる。
【００２０】
次に、図４〜図１５を用いて、作用について説明する。図４〜図７は、本実施の形態に係るＭＯＳ型容量素子５の作用を説明するための図である。図４〜図７に示すように、ＭＯＳ型容量素子５は、Ｐ型Ｓｉ基板上１０上にＮウエル１１を形成し、このＮウエル１１の表面に、Ｎ＋拡散領域１２、Ｐ＋拡散領域１３、１４を形成し、さらに、Ｐ＋拡散領域１３、１４の上部にゲート酸化膜を介して、ゲート電極１５を形成したものである。
【００２１】
制御電圧端子１６は、Ｎ＋拡散領域１２に接続されている。端子１７は、ゲート電極１５に接続されている。端子１８は、Ｐ＋拡散領域１３、１４に接続されている。Ｐ＋拡散領域１３、１４は、ソース電極、ドレイン電極を形成し、Ｎ＋拡散領域１２は、Ｎウエル電極を形成する。
【００２２】
図４に示すように、本実施の形態では、制御電圧端子１６の電位は、ＶＢ１＜０［ｖ］としている。ゲート電極１５に接続されている端子１７の電位ＶＧは０．６［ｖ］程度である。ドレイン、ソースの電位は０［ｖ］に固定されている。図４に示す状態では、ゲート電極１５下の部分には、負の電荷が集まっており空乏層は発生していない。
【００２３】
次に、図５に示すように、制御電圧端子１６の電位をＶＢ１からＶＢ２へ上げるにつれてゲート電極１５下の領域には次第に正の電荷が集まり、空乏層が発生し始める。次に、図６に示すように、制御電圧端子１６の電位をＶＢ２からＶＢ３へ上げるとゲート電極１５下の領域には正の電荷が更に集まり、空乏層の幅が広くなり、段々と容量値が小さくなっていく。
【００２４】
次に、図７に示すように、制御電圧端子１６の電位をＶＢ３からＶＢ４へ上げても、ドレイン、ソースの電位はグランドに接続されているため、０［ｖ］となるので、トランジスタのＶｔｈを越える事はなくオフ状態のままである。このため、Ｖｔｈを越えてトランジスタがオン状態になり、ゲート電極１５下にキャリアの流入が起きて空乏層が減少する事もないので、空乏層は広がり続ける。
【００２５】
このように、Ｐ＋拡散領域１３、１４に接続されている端子１８をグランドに接続することにより、ドレイン、ソース領域の電位を０Ｖに固定するようにしたので、ＰＭＯＳのＶｔｈを超えてもゲート電極１５直下の空乏層が広がり続けて、容量値は小さくなり続ける。
【００２６】
次に、本発明を明らかにするために、Ｐ．Ａｎｄｒｅａｎｉ ａｎｄ Ｓ．Ｍａｔｔｉｓｓｏｎ，“Ｏｎ ｔｈｅ Ｕｓｅ ｏｆ ＭＯＳ Ｖａｒａｃｔｏｒｓ ｉｎ ＲＦ ＶＣＯ’ｓ，”ＩＥＥＥ，Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｖｏｌ．３５ Ｎｏ．６ Ｊｕｎｅ ２０００，ｐｐ．９０５−９１５に掲載されているＩ−ＭＯＳ型可変容量素子（ＩＮＶＥＲＳＩＯＮ−ＭＯＤＥ ＭＯＳ ＣＡＰＡＳＩＴＯＲ）とＡ−ＭＯＳ型可変容量素子（ＡＣＣＵＭＵＬＡＴＩＯＮ−ＭＯＤＥ ＭＯＳ ＣＡＰＡＳＩＴＯＲ）の空乏層の変化について説明する。なお、これら可変容量素子は、単にＩ−ＭＯＳ、Ａ−ＭＯＳともいう。
【００２７】
まず、従来のＩ−ＭＯＳ型可変容量素子の空乏層の変化について、図８から図１１を用いて説明する。図８から図１１は、Ｉ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。図８〜図１１に示すように、Ｉ−ＭＯＳ型容量素子２５は、Ｐ型Ｓｉ基板上１０上にＮウエル１１を形成し、このＮウエル１１の表面に、Ｎ＋拡散領域１２、Ｐ＋拡散領域１３、１４を形成し、さらに、Ｐ＋拡散領域１３、１４の上部にゲート酸化膜を介して、ゲート電極１５を形成したものである。
【００２８】
制御電圧端子１６０は、Ｐ＋拡散領域１３、１４に接続されている。端子１７は、発振回路及びゲート電極１５に接続されている。端子１８０は、Ｎ＋拡散領域１２に接続されている。図８に示すように、Ｉ−ＭＯＳ型容量素子２５では、ドレイン、ソース領域の電位は０［ｖ］に固定されておらず、ＶＳ１＜０［ｖ］の電位が与えられている。
【００２９】
また、端子１８０の電位ＶＢは、電源電圧ＶＤＤ、例えば３．０［Ｖ］に固定されている。また、ゲート電極１５に接続されている端子１７の電位ＶＧは０．６［ｖ］程度に固定されている。図８に示す状態では、端子１７の電位ＶＧと端子１８０の電位ＶＢとの電位差により、ゲート電極１５下の領域には正の電荷が集まっており、空乏層が発生しているので、容量値は小さい値となっている。
【００３０】
次に、図９において、制御電圧端子１６０の電位をＶＳ１からＶＳ２へ上げても、端子１７の電位ＶＧと電位ＶＢの電位差は変化しないので、ゲート電極１５下の領域の空乏層は特に変化せず、容量値も特に変化しない。
【００３１】
次に、図１０において、制御電圧端子１６０の電位ＶＳ２からＶＳ３へ上げても、端子１７の電位ＶＧと端子１８０の電位ＶＢの電位差は変化しないので、ゲート電極１５下の領域の空乏層は特に変化せず、容量値も特に変化しない。次に、図１１において、制御電圧端子１６０の電位ＶＳ３をＶｔｈを超えるＶＳ４へ上げると、トランジスタがオン状態になり、ゲート電極１５下にキャリアの流入が起き、空乏層は急激に減少する。その為、容量値も急激に上昇する。このため、従来例で説明したように、ＭＯＳ型可変容量素子２５のＣ−Ｖ特性は後述する図１７の▲２▼に示すようになる。
【００３２】
次に、Ａ−ＭＯＳの空乏層の変化について、図１２から図１５を用いて説明する。図１２から図１５は、従来のＡ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。図１２〜図１５に示すように、Ａ−ＭＯＳ型容量素子３５は、Ｐ型Ｓｉ基板上１０上にＮウエル１１を形成し、このＮウエル１１の表面に、Ｎ＋拡散領域１２、Ｎ＋拡散領域３３、３４を形成し、さらに、Ｎ＋拡散領域３３、３４の上部にゲート酸化膜を介して、ゲート電極１５を形成したものである。
【００３３】
制御電圧端子１６は、Ｎ＋拡散領域１２、Ｎ＋拡散領域３３、３４に接続されている。端子１７は、発振回路およびゲート電極１５に接続されている。Ｎ＋拡散領域３３、３４は、ドレイン領域、ソース領域に代わって設けられ、Ｎ＋拡散領域１２は、Ｎウエル電極を形成する。図１２に示す状態では、制御電圧端子１６の電位は、ＶＢ１＜０［ｖ］にある。
【００３４】
このため、Ｎ＋拡散領域３３、３４の電位も、ＶＢ１＜０［ｖ］にある。ゲート電極１５に接続されている端子１７の電位ＶＧは０．６［ｖ］程度である。図１２の状態では、ゲート電極１５下の部分には負の電荷が集まっており空乏層は発生していない。
【００３５】
次に、図１３に示すように、制御電圧端子１６の電位ＶＢを、ＶＢ１からＶＢ２へ上げるにつれてゲート電極１５下の領域には次第に正の電荷が集まり、空乏層が発生し始める。図１４に示すように、制御電圧端子１６の電位ＶＢを、ＶＢ２からＶＢ３へ上げるにつれてゲート電極１５下の領域には正の電荷が更に集まり、空乏層の幅が広くなり、段々と容量値が小さくなっていく。
【００３６】
図１５に示すように、制御電圧端子１６の電位ＶＢを、ＶＢ３からＶＢ４へ上げても、Ｉ−ＭＯＳでは、ドレイン、ソース領域であった領域がＮ＋である為、キャリアの流入が起きる事はない。その為、空乏層は広がり続ける。
【００３７】
なお、本実態の形態に係るＭＯＳ型可変容量素子５は、Ａ−ＭＯＳとは異なり、構造が通常のＰＭＯＳ構造になっているという利点がある。すなわち、Ａ−ＭＯＳには既存の解析パラメータ、例えば、ＳＰＩＣＥパタメータがなく、独自にこれを特定する必要があり、Ａ−ＭＯＳの設計は容易でない。これに対して、本例のＭＯＳ型可変容量素子の基本構成はＰＭＯＳであるため、ＰＭＯＳの解析パラメータがそのまま使用でき回路設計が容易である。
【００３８】
次に、本実施の形態に係るＭＯＳ可変容量素子と、図２２で示した従来のＭＯＳ可変容量素子との違いによるＶＣＯの周波数可変幅のシュミュレーション結果について説明する。図１６は、ＭＯＳ型容量素子の違いによる電圧制御発振器の発振周波数可変幅のシミュレーション結果を示す図である。図１６において、横軸は制御電圧、縦軸は電圧制御発振器の発振周波数である。
【００３９】
図１６に示すように、本実施の形態に係るＭＯＳ可変容量素子によれば、ドレイン、ソース領域の電位を０［Ｖ］に固定した場合、制御電圧を上げていくにつれて発振周波数は高くなり続け、図２２で示した従来のＭＯＳ可変容量素子と比較すると、ＶＣＯの可変周波数幅も広くなるという効果を有する。
【００４０】
次に、Ｉ−ＭＯＳと称されているＭＯＳ型可変容量素子と、本実施の形態に係るＭＯＳ型可変容量素子との相違について説明する。図１７は、従来のＭＯＳ型可変容量素子と、本実施の形態に係るＭＯＳ型可変容量素子のＣ−Ｖ特性を示す図である。
【００４１】
図１７において、▲１▼は従来のＰＭＯＳのＣ−Ｖ特性、▲２▼はＳｕｂの電位をＶＤＤに固定した場合のＰＭＯＳ、すなわち、上述のＩ−ＭＯＳのＣ−Ｖ特定、▲３▼は本実施の形態に係るドレイン、ソース領域の電位を０［ｖ］に固定した場合のＰＭＯＳのＣ−Ｖ特定をそれぞれ示している。
【００４２】
本実施の形態に係るＭＯＳ型可変容量素子５では、ＶＣＯで制御電圧端子１６の電位を上げていった時に空乏層が広がっていくことによって容量値が緩やかに下がっていく箇所を利用している。
【００４３】
Ｉ−ＭＯＳはドレイン、ソース領域の電位を上げていってＶｔｈを越えた際に空乏層が無くなることによる容量変化を利用している。しかし、ソース領域の電位を上げていってＶｔｈを超えたときに空乏層が無くなることによる容量変化を使用した場合、容量変化が急峻であるので、ＶＣＯを位相同期回路、所謂ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）に用いたときに、ＰＬＬのＬｏｃｋの制御が困難であるという問題がある。
【００４４】
これに対して、本実施の形態に係るＭＯＳ型可変容量素子５では、電位を上げていっても空乏層が広がり続けて容量値が緩やかに変化するような特性となる。また、本実施の形態に係るＭＯＳ型可変容量素子５では、従来のＰＭＯＳ構造を用いながら、図１７で示したＣ−Ｖ特性を得ることができる。
【００４５】
（第２実施形態）
次に、第２実施形態に係るＭＯＳ型可変容量素子について説明する。図１８は、第２実施形態に係るＭＯＳ型容量素子の半導体レイアウトの平面図である。図１９は、図１８で示したＭＯＳ型容量素子のＡ−Ａ断面図である。図２０は、図１８で示したＭＯＳ型容量素子のＢ−Ｂ断面図である。図２１は、図１８で示したＭＯＳ型容量素子のＣ−Ｃ断面図である。図１８において、符号４１はアルミ配線、４２はゲート電極１５となるポリシリコン（Ｐｏｌｙｓｉ）、４３はコンタクト、４４は周辺のコンタクト４３に対応する位置に設けられた基板のＮ＋領域１２を示している。以降、ポリシリコン層４２は、ゲート電極層４２ともいう。
【００４６】
図１８に示すように、一対のソース、ドレイン領域のコンタクトの間に挟まれ、ゲート電極層４２が配置されている。左右方向には、４本のゲート電極層４２が配置されている。４個のトランジスタの４本のゲート電極層４２がアルミ配線４１で共通に接続されている。このため、図１８に示すＭＯＳ型可変容量素子６０では、１６個のトランジスタが形成され、分離配置されたゲート電極層４２を１６本用いている。また、ゲート電極層４２は、左側のアルミ配線４１を介して、共通のゲート電極となっている。つまり、このＭＯＳ型可変容量素子６０では、ゲート電極を共通にして、１６個のトランジスタが並列に接続されている。
【００４７】
また、外周を囲っているコンタクトは、Ｎウエル電極用のコンタクトである。また、下から１列目と２列目のゲート電極層４２の間に左右方向に２列に配列されたコンタクト及び３列目と４列目のゲート電極層４２の間に左右方向に２列に配列されたコンタクトもＮウエル電極用のコンタクトである。同図において、これらＮウエル電極用のコンタクトは、ＳｕｂＮ＋領域として示してある。図１８に示したように、ゲート電極層４２は、複数に分離して、アルミ配線４１で接続するようにしたので、直線状の１本のゲート電極層を用いた場合よりも、ゲートの配線抵抗による電圧降下を防ぐことができる。図１９から２１に示すように、第２実施形態に係るＭＯＳ型可変容量素子６０は、Ｐ型ｓｉ基板５０上にＮウエル５１を形成し、このＮウエル５１の表面に、Ｎ＋拡散領域５２、Ｐ＋拡散領域５３を形成している。図２０において、符号４２はゲート電極層となるポリシリコン、符号５４はＰ＋、Ｎ＋拡散領域５２、５３間に設けられた素子分離領域を示している。
【００４８】
本実施の形態によれば、図１８に示すように、ＭＯＳ型容量素子のゲート電極層４２を１本でなく、細かく分割して半導体レイアウトするようにしたので、ゲートの配線抵抗による電圧降下等を防ぐことができるため、ＭＯＳ型容量素子が十分な容量可変幅を得る事ができる。これにより、十分な発振周波数可変幅をとる事ができる。
【００４９】
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、上述の各実施形態では、第１導電型をＰ型とし、第２導電型をＮ型としてＭＯＳ型可変容量素子を構成したが、これらＰ型、Ｎ型を入れ替え、基準電位に対する制御電圧の極性を入れ替えてＭＯＳ型可変容量を構成しても良い。この場合、基準電位を電源電位ＶＤＤとし、制御電圧を電源電位ＶＤＤから低下する方向で制御すれば良い。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、十分は容量可変幅を得ることができるＭＯＳ型可変容量素子及び電圧制御発振器を提供することができる。
【００５１】
【図面の簡単な説明】
【図１】本実施の形態に係るＶＣＯの構成を示す図である。
【図２】本実施の形態に係るＭＯＳ型容量素子の断面図である。
【図３】本実施の形態に係るＭＯＳ型容量素子のＣ−Ｖ特性を示す図である。
【図４】本実施の形態に係るＭＯＳ型容量素子の作用を説明するための図である。
【図５】本実施の形態に係るＭＯＳ型容量素子の作用を説明するための図である。
【図６】本実施の形態に係るＭＯＳ型容量素子の作用を説明するための図である。
【図７】本実施の形態に係るＭＯＳ型容量素子の作用を説明するための図である。
【図８】Ｉ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図９】Ｉ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１０】Ｉ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１１】Ｉ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１２】従来のＡ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１３】従来のＡ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１４】従来のＡ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１５】従来のＡ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１６】ＭＯＳ型容量素子の違いによるＶＣＯの発振周波数可変幅のシミュレーション結果を示す図である。
【図１７】従来のＭＯＳ型可変容量素子と、本実施の形態に係るＭＯＳ型可変容量素子のＣ−Ｖ特性を示す図である。
【図１８】第２実施形態に係るＭＯＳ型容量素子の半導体レイアウトの平面図である。
【図１９】図１８で示したＭＯＳ型容量素子のＡ−Ａ断面図である。
【図２０】図１８で示したＭＯＳ型容量素子のＢ−Ｂ断面図である。
【図２１】図１８で示したＭＯＳ型容量素子のＣ−Ｃ断面図である。
【図２２】従来のＭＯＳ型容量素子の断面図である。
【図２３】従来のＭＯＳ型容量素子のＣ−Ｖ特性を示している。
【符号の説明】
１ 電圧制御発振器
２ インバータ増幅器
３ 出力端子
５ ＭＯＳ型可変容量素子
１０ Ｐ型Ｓｉ基板
１１ Ｎウエル層
１２ Ｎ＋拡散領域
１３、１４ Ｐ＋拡散領域
１５ ゲート電極
１６ 制御電圧端子
１７、１８ 端子
【発明の属する技術分野】
本発明は、ＭＯＳ型可変容量素子及び電圧制御発振回路に関する。
【０００２】
【従来の技術】
従来、通信等のＲＦ分野に利用する電圧制御発振器のＭＯＳ型容量素子が提案されている。図２２は、従来のＭＯＳ型容量素子の断面図である。図２２に示すように、ＭＯＳ型容量素子１００は、Ｐ型Ｓｉ基板上１１０上にＮウエル１１１を形成し、このＮウエル１１１の表面に、Ｎ＋拡散領域１１２、Ｐ＋拡散領域１１３、１１４を形成し、さらに、Ｐ＋拡散領域１１３、１１４の上部にゲート酸化膜を介して、ゲート電極１１５を形成したものである。
【０００３】
制御電圧端子１１６は、Ｎ＋拡散領域１１２及びＰ＋拡散領域１１３、１１４に接続されている。端子１１７は、発振回路およびゲート電極１１５に接続されている。Ｐ＋拡散領域１１３、１１４は、ソース電極、ドレイン電極を形成している。Ｎ＋拡散領域１１２は、Ｎウエル電極を形成している。制御電圧端子１１６に印加する電圧を制御して、ゲート電極１１５とＮウエル１１１との間の電圧を変化させることによって、ゲート電極１１５とＮウェル１１１間の容量値を変化させるようにしている。
【０００４】
特許文献１は、図２２で示したＭＯＳ型可変容量素子と同様の技術について提案している。
【０００５】
【特許文献１】
特表平２００１−５１６９５５号公報
【発明が解決しようとする課題】
しかしながら、従来のＭＯＳ型容量素子では、図２３に示すように、制御電圧端子１１６の電圧を上げていった場合、Ｖｔｈ（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を超えると容量値Ｃが上がってしまうため、制御電圧の範囲が限定され、電圧制御発振器の周波数可変幅が狭くなってしまうという問題があった。また、周波数が戻らないように制御電圧範囲を制約する必要もあった。
【０００６】
そこで、本発明は、これらの問題を解決するためになされたもので、十分な容量可変幅を得ることができるとともに、制御電圧範囲の制約をなくすことができるＭＯＳ型可変容量素子及び電圧制御発振器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載のＭＯＳ型可変容量素子は、第１導電型の半導体基板の上層に、前記第１導電型とは逆の極性を持つ第２導電型の低濃度の拡散領域が形成され、前記拡散領域内に一対のソース、ドレイン領域が形成され、前記拡散領域内に前記第２導電型の高濃度領域が形成され、前記拡散領域の上層にゲート酸化膜が形成され、前記ゲート酸化膜の上にゲート電極が形成されたＭＯＳトランジスタと、前記ソース、ドレイン領域を基準電位に接続する第１電極と、前記ゲート電極に接続される第２電極と、前記高濃度領域に接続され、前記基準電位を基準として前記第１導電型の極性と同じ極性の制御電圧を印加する第３電極とを備え、前記第２電極と前記第３電極との間に可変容量素子を実現することを特徴とする。
【０００８】
請求項１記載の発明によれば、例えば、第１導電型をＰ型とすれば、ソース、ドレイン領域をグランドに接続するようにして、ＭＯＳ型可変容量素子のドレイン、ソースの電位を０Ｖに固定するようにしたので、制御電圧を上げていった場合に、Ｖｔｈより大きくなると容量成分が増加するという現象を起こさなくなり、容量成分が減少し続ける。これにより、十分な容量可変幅を得ることができる。また、制御電圧範囲の制約もなくせる。
【０００９】
また、本発明は、請求項２に記載のように、請求項１記載のＭＯＳ型可変容量素子において、前記ゲート電極は、複数に分割されていることを特徴とする。
【００１０】
請求項２記載の発明によれば、ゲート電極を複数に分割するようにしたので、１本のゲート電極を用いた場合よりも、ゲートの配線抵抗による電圧降下を防ぐことができる。これにより、十分な容量可変幅を得ることができる。
【００１１】
また、請求項３記載の電圧制御発振回路は、発振回路と、可変容量素子とを備えた電圧制御発振回路において、前記可変容量素子は、請求項１又は請求項２記載のＭＯＳ型可変容量素子であることを特徴とする。
【００１２】
請求項３記載の発明によれば、十分な容量可変幅を得ることができるＭＯＳ型可変容量素子を用いたので、電圧制御発振器は広い周波数帯域を持つ事ができるようになる。
【００１３】
【発明の実施の形態】
以下、本発明を適用した一実施形態について図面を参照しながら説明する。図１は、本実施の形態に係る電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の構成を示す図である。図１において、１はＶＣＯ、２はインバータ増幅器、３は出力端子、Ｌはインダクタンス、Ｃはコンデンサ、５Ａはインバータ増幅器２の入力端子に接続されたＭＯＳ型可変容量素子、５Ｂは、インバータ増幅器２の出力端子に接続されたＭＯＳ型可変容量素子、１６は制御電圧端子である。また、ＶＣＯ１は図示しないフィードバック抵抗を含んでいる。
【００１４】
また、本実施の形態では、Ｐ型のソース、ドレイン領域にそれぞれ接続されたソース、ドレイン電極をグランドに接続するようにして、ＭＯＳ型可変容量素子５Ａ、５Ｂのドレイン、ソースの電位を０［Ｖ］に固定している。ＭＯＳ型容量素子５は、後述するＮウエル領域に接続された制御電圧端子１６に印加する直流電圧を変化させることにより、ＭＯＳ型可変容量素子５のゲート電極とＮウエル間の容量を変化させて、電圧制御発振器１の発振周波数を変化させる。
【００１５】
図２は、本実施の形態に係るＭＯＳ型可変容量素子の断面図である。図２に示すように、ＭＯＳ型容量素子５は、第１導電型の半導体基板であるＰ型Ｓｉ基板１０上に、第１導電型とは逆の極性を持つ第２導電型の低濃度の拡散領域であるＮウエル１１を形成し、このＮウエル１１の表面に、Ｎ＋拡散領域１２、一対のソース、ドレイン領域となるＰ＋拡散領域１３、１４を形成し、さらに、Ｎウエル１１の上層にゲート酸化膜を介して、ゲート電極１５を形成したものである。
【００１６】
制御電圧端子１６は、Ｎ＋拡散領域１２に接続されている。端子１７は、発振回路およびゲート電極１５に接続されている。端子１８は、Ｐ＋拡散領域１３、１４に接続されている。Ｐ＋拡散領域１３、１４は、ソース電極、ドレイン電極を形成する。Ｎ＋拡散領域１２は、Ｎウエル電極を形成する。
【００１７】
本実施の形態に係るＭＯＳ型可変容量素子５では、Ｐ＋拡散領域１３、１４に接続されている端子１８をグランドに接続して、ドレイン、ソース領域の電位を０Ｖに固定するようにしたので、ＰＭＯＳトランジスタのＶｔｈを超えてもゲート電極１５直下の空乏層が広がり続けて、ゲート電極１５とＮウエル１１間の容量値は小さくなり続ける。これにより、十分な容量可変幅を得ることができる。また、制御電圧範囲の制約もなくすことができる。
【００１８】
次に、本実施の形態に係るＭＯＳ型容量素子のＣ−Ｖ特性について説明する。図３は、本実施の形態に係るＭＯＳ型容量素子のＣ−Ｖ特性を示す図である。なお、図３では、半導体基板電極を基準とするＮウエル電極に印加する制御電圧と、容量Ｃとの関係を示している。
【００１９】
図３に示すように、本実施の形態に係るＭＯＳ型容量素子５では、Ｃ−Ｖ特性が図２３で示した従来のＭＯＳ型容量素子のＣ−Ｖ特性のように、Ｖｔｈより大きくなると容量Ｃが増加してしまう現象は起こさなくなり、容量値Ｃがそのまま減少し続ける。これにより、十分な容量可変幅を得ることができる。また、制御電圧範囲の制約もなくすことができる。
【００２０】
次に、図４〜図１５を用いて、作用について説明する。図４〜図７は、本実施の形態に係るＭＯＳ型容量素子５の作用を説明するための図である。図４〜図７に示すように、ＭＯＳ型容量素子５は、Ｐ型Ｓｉ基板上１０上にＮウエル１１を形成し、このＮウエル１１の表面に、Ｎ＋拡散領域１２、Ｐ＋拡散領域１３、１４を形成し、さらに、Ｐ＋拡散領域１３、１４の上部にゲート酸化膜を介して、ゲート電極１５を形成したものである。
【００２１】
制御電圧端子１６は、Ｎ＋拡散領域１２に接続されている。端子１７は、ゲート電極１５に接続されている。端子１８は、Ｐ＋拡散領域１３、１４に接続されている。Ｐ＋拡散領域１３、１４は、ソース電極、ドレイン電極を形成し、Ｎ＋拡散領域１２は、Ｎウエル電極を形成する。
【００２２】
図４に示すように、本実施の形態では、制御電圧端子１６の電位は、ＶＢ１＜０［ｖ］としている。ゲート電極１５に接続されている端子１７の電位ＶＧは０．６［ｖ］程度である。ドレイン、ソースの電位は０［ｖ］に固定されている。図４に示す状態では、ゲート電極１５下の部分には、負の電荷が集まっており空乏層は発生していない。
【００２３】
次に、図５に示すように、制御電圧端子１６の電位をＶＢ１からＶＢ２へ上げるにつれてゲート電極１５下の領域には次第に正の電荷が集まり、空乏層が発生し始める。次に、図６に示すように、制御電圧端子１６の電位をＶＢ２からＶＢ３へ上げるとゲート電極１５下の領域には正の電荷が更に集まり、空乏層の幅が広くなり、段々と容量値が小さくなっていく。
【００２４】
次に、図７に示すように、制御電圧端子１６の電位をＶＢ３からＶＢ４へ上げても、ドレイン、ソースの電位はグランドに接続されているため、０［ｖ］となるので、トランジスタのＶｔｈを越える事はなくオフ状態のままである。このため、Ｖｔｈを越えてトランジスタがオン状態になり、ゲート電極１５下にキャリアの流入が起きて空乏層が減少する事もないので、空乏層は広がり続ける。
【００２５】
このように、Ｐ＋拡散領域１３、１４に接続されている端子１８をグランドに接続することにより、ドレイン、ソース領域の電位を０Ｖに固定するようにしたので、ＰＭＯＳのＶｔｈを超えてもゲート電極１５直下の空乏層が広がり続けて、容量値は小さくなり続ける。
【００２６】
次に、本発明を明らかにするために、Ｐ．Ａｎｄｒｅａｎｉ ａｎｄ Ｓ．Ｍａｔｔｉｓｓｏｎ，“Ｏｎ ｔｈｅ Ｕｓｅ ｏｆ ＭＯＳ Ｖａｒａｃｔｏｒｓ ｉｎ ＲＦ ＶＣＯ’ｓ，”ＩＥＥＥ，Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｖｏｌ．３５ Ｎｏ．６ Ｊｕｎｅ ２０００，ｐｐ．９０５−９１５に掲載されているＩ−ＭＯＳ型可変容量素子（ＩＮＶＥＲＳＩＯＮ−ＭＯＤＥ ＭＯＳ ＣＡＰＡＳＩＴＯＲ）とＡ−ＭＯＳ型可変容量素子（ＡＣＣＵＭＵＬＡＴＩＯＮ−ＭＯＤＥ ＭＯＳ ＣＡＰＡＳＩＴＯＲ）の空乏層の変化について説明する。なお、これら可変容量素子は、単にＩ−ＭＯＳ、Ａ−ＭＯＳともいう。
【００２７】
まず、従来のＩ−ＭＯＳ型可変容量素子の空乏層の変化について、図８から図１１を用いて説明する。図８から図１１は、Ｉ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。図８〜図１１に示すように、Ｉ−ＭＯＳ型容量素子２５は、Ｐ型Ｓｉ基板上１０上にＮウエル１１を形成し、このＮウエル１１の表面に、Ｎ＋拡散領域１２、Ｐ＋拡散領域１３、１４を形成し、さらに、Ｐ＋拡散領域１３、１４の上部にゲート酸化膜を介して、ゲート電極１５を形成したものである。
【００２８】
制御電圧端子１６０は、Ｐ＋拡散領域１３、１４に接続されている。端子１７は、発振回路及びゲート電極１５に接続されている。端子１８０は、Ｎ＋拡散領域１２に接続されている。図８に示すように、Ｉ−ＭＯＳ型容量素子２５では、ドレイン、ソース領域の電位は０［ｖ］に固定されておらず、ＶＳ１＜０［ｖ］の電位が与えられている。
【００２９】
また、端子１８０の電位ＶＢは、電源電圧ＶＤＤ、例えば３．０［Ｖ］に固定されている。また、ゲート電極１５に接続されている端子１７の電位ＶＧは０．６［ｖ］程度に固定されている。図８に示す状態では、端子１７の電位ＶＧと端子１８０の電位ＶＢとの電位差により、ゲート電極１５下の領域には正の電荷が集まっており、空乏層が発生しているので、容量値は小さい値となっている。
【００３０】
次に、図９において、制御電圧端子１６０の電位をＶＳ１からＶＳ２へ上げても、端子１７の電位ＶＧと電位ＶＢの電位差は変化しないので、ゲート電極１５下の領域の空乏層は特に変化せず、容量値も特に変化しない。
【００３１】
次に、図１０において、制御電圧端子１６０の電位ＶＳ２からＶＳ３へ上げても、端子１７の電位ＶＧと端子１８０の電位ＶＢの電位差は変化しないので、ゲート電極１５下の領域の空乏層は特に変化せず、容量値も特に変化しない。次に、図１１において、制御電圧端子１６０の電位ＶＳ３をＶｔｈを超えるＶＳ４へ上げると、トランジスタがオン状態になり、ゲート電極１５下にキャリアの流入が起き、空乏層は急激に減少する。その為、容量値も急激に上昇する。このため、従来例で説明したように、ＭＯＳ型可変容量素子２５のＣ−Ｖ特性は後述する図１７の▲２▼に示すようになる。
【００３２】
次に、Ａ−ＭＯＳの空乏層の変化について、図１２から図１５を用いて説明する。図１２から図１５は、従来のＡ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。図１２〜図１５に示すように、Ａ−ＭＯＳ型容量素子３５は、Ｐ型Ｓｉ基板上１０上にＮウエル１１を形成し、このＮウエル１１の表面に、Ｎ＋拡散領域１２、Ｎ＋拡散領域３３、３４を形成し、さらに、Ｎ＋拡散領域３３、３４の上部にゲート酸化膜を介して、ゲート電極１５を形成したものである。
【００３３】
制御電圧端子１６は、Ｎ＋拡散領域１２、Ｎ＋拡散領域３３、３４に接続されている。端子１７は、発振回路およびゲート電極１５に接続されている。Ｎ＋拡散領域３３、３４は、ドレイン領域、ソース領域に代わって設けられ、Ｎ＋拡散領域１２は、Ｎウエル電極を形成する。図１２に示す状態では、制御電圧端子１６の電位は、ＶＢ１＜０［ｖ］にある。
【００３４】
このため、Ｎ＋拡散領域３３、３４の電位も、ＶＢ１＜０［ｖ］にある。ゲート電極１５に接続されている端子１７の電位ＶＧは０．６［ｖ］程度である。図１２の状態では、ゲート電極１５下の部分には負の電荷が集まっており空乏層は発生していない。
【００３５】
次に、図１３に示すように、制御電圧端子１６の電位ＶＢを、ＶＢ１からＶＢ２へ上げるにつれてゲート電極１５下の領域には次第に正の電荷が集まり、空乏層が発生し始める。図１４に示すように、制御電圧端子１６の電位ＶＢを、ＶＢ２からＶＢ３へ上げるにつれてゲート電極１５下の領域には正の電荷が更に集まり、空乏層の幅が広くなり、段々と容量値が小さくなっていく。
【００３６】
図１５に示すように、制御電圧端子１６の電位ＶＢを、ＶＢ３からＶＢ４へ上げても、Ｉ−ＭＯＳでは、ドレイン、ソース領域であった領域がＮ＋である為、キャリアの流入が起きる事はない。その為、空乏層は広がり続ける。
【００３７】
なお、本実態の形態に係るＭＯＳ型可変容量素子５は、Ａ−ＭＯＳとは異なり、構造が通常のＰＭＯＳ構造になっているという利点がある。すなわち、Ａ−ＭＯＳには既存の解析パラメータ、例えば、ＳＰＩＣＥパタメータがなく、独自にこれを特定する必要があり、Ａ−ＭＯＳの設計は容易でない。これに対して、本例のＭＯＳ型可変容量素子の基本構成はＰＭＯＳであるため、ＰＭＯＳの解析パラメータがそのまま使用でき回路設計が容易である。
【００３８】
次に、本実施の形態に係るＭＯＳ可変容量素子と、図２２で示した従来のＭＯＳ可変容量素子との違いによるＶＣＯの周波数可変幅のシュミュレーション結果について説明する。図１６は、ＭＯＳ型容量素子の違いによる電圧制御発振器の発振周波数可変幅のシミュレーション結果を示す図である。図１６において、横軸は制御電圧、縦軸は電圧制御発振器の発振周波数である。
【００３９】
図１６に示すように、本実施の形態に係るＭＯＳ可変容量素子によれば、ドレイン、ソース領域の電位を０［Ｖ］に固定した場合、制御電圧を上げていくにつれて発振周波数は高くなり続け、図２２で示した従来のＭＯＳ可変容量素子と比較すると、ＶＣＯの可変周波数幅も広くなるという効果を有する。
【００４０】
次に、Ｉ−ＭＯＳと称されているＭＯＳ型可変容量素子と、本実施の形態に係るＭＯＳ型可変容量素子との相違について説明する。図１７は、従来のＭＯＳ型可変容量素子と、本実施の形態に係るＭＯＳ型可変容量素子のＣ−Ｖ特性を示す図である。
【００４１】
図１７において、▲１▼は従来のＰＭＯＳのＣ−Ｖ特性、▲２▼はＳｕｂの電位をＶＤＤに固定した場合のＰＭＯＳ、すなわち、上述のＩ−ＭＯＳのＣ−Ｖ特定、▲３▼は本実施の形態に係るドレイン、ソース領域の電位を０［ｖ］に固定した場合のＰＭＯＳのＣ−Ｖ特定をそれぞれ示している。
【００４２】
本実施の形態に係るＭＯＳ型可変容量素子５では、ＶＣＯで制御電圧端子１６の電位を上げていった時に空乏層が広がっていくことによって容量値が緩やかに下がっていく箇所を利用している。
【００４３】
Ｉ−ＭＯＳはドレイン、ソース領域の電位を上げていってＶｔｈを越えた際に空乏層が無くなることによる容量変化を利用している。しかし、ソース領域の電位を上げていってＶｔｈを超えたときに空乏層が無くなることによる容量変化を使用した場合、容量変化が急峻であるので、ＶＣＯを位相同期回路、所謂ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）に用いたときに、ＰＬＬのＬｏｃｋの制御が困難であるという問題がある。
【００４４】
これに対して、本実施の形態に係るＭＯＳ型可変容量素子５では、電位を上げていっても空乏層が広がり続けて容量値が緩やかに変化するような特性となる。また、本実施の形態に係るＭＯＳ型可変容量素子５では、従来のＰＭＯＳ構造を用いながら、図１７で示したＣ−Ｖ特性を得ることができる。
【００４５】
（第２実施形態）
次に、第２実施形態に係るＭＯＳ型可変容量素子について説明する。図１８は、第２実施形態に係るＭＯＳ型容量素子の半導体レイアウトの平面図である。図１９は、図１８で示したＭＯＳ型容量素子のＡ−Ａ断面図である。図２０は、図１８で示したＭＯＳ型容量素子のＢ−Ｂ断面図である。図２１は、図１８で示したＭＯＳ型容量素子のＣ−Ｃ断面図である。図１８において、符号４１はアルミ配線、４２はゲート電極１５となるポリシリコン（Ｐｏｌｙｓｉ）、４３はコンタクト、４４は周辺のコンタクト４３に対応する位置に設けられた基板のＮ＋領域１２を示している。以降、ポリシリコン層４２は、ゲート電極層４２ともいう。
【００４６】
図１８に示すように、一対のソース、ドレイン領域のコンタクトの間に挟まれ、ゲート電極層４２が配置されている。左右方向には、４本のゲート電極層４２が配置されている。４個のトランジスタの４本のゲート電極層４２がアルミ配線４１で共通に接続されている。このため、図１８に示すＭＯＳ型可変容量素子６０では、１６個のトランジスタが形成され、分離配置されたゲート電極層４２を１６本用いている。また、ゲート電極層４２は、左側のアルミ配線４１を介して、共通のゲート電極となっている。つまり、このＭＯＳ型可変容量素子６０では、ゲート電極を共通にして、１６個のトランジスタが並列に接続されている。
【００４７】
また、外周を囲っているコンタクトは、Ｎウエル電極用のコンタクトである。また、下から１列目と２列目のゲート電極層４２の間に左右方向に２列に配列されたコンタクト及び３列目と４列目のゲート電極層４２の間に左右方向に２列に配列されたコンタクトもＮウエル電極用のコンタクトである。同図において、これらＮウエル電極用のコンタクトは、ＳｕｂＮ＋領域として示してある。図１８に示したように、ゲート電極層４２は、複数に分離して、アルミ配線４１で接続するようにしたので、直線状の１本のゲート電極層を用いた場合よりも、ゲートの配線抵抗による電圧降下を防ぐことができる。図１９から２１に示すように、第２実施形態に係るＭＯＳ型可変容量素子６０は、Ｐ型ｓｉ基板５０上にＮウエル５１を形成し、このＮウエル５１の表面に、Ｎ＋拡散領域５２、Ｐ＋拡散領域５３を形成している。図２０において、符号４２はゲート電極層となるポリシリコン、符号５４はＰ＋、Ｎ＋拡散領域５２、５３間に設けられた素子分離領域を示している。
【００４８】
本実施の形態によれば、図１８に示すように、ＭＯＳ型容量素子のゲート電極層４２を１本でなく、細かく分割して半導体レイアウトするようにしたので、ゲートの配線抵抗による電圧降下等を防ぐことができるため、ＭＯＳ型容量素子が十分な容量可変幅を得る事ができる。これにより、十分な発振周波数可変幅をとる事ができる。
【００４９】
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、上述の各実施形態では、第１導電型をＰ型とし、第２導電型をＮ型としてＭＯＳ型可変容量素子を構成したが、これらＰ型、Ｎ型を入れ替え、基準電位に対する制御電圧の極性を入れ替えてＭＯＳ型可変容量を構成しても良い。この場合、基準電位を電源電位ＶＤＤとし、制御電圧を電源電位ＶＤＤから低下する方向で制御すれば良い。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、十分は容量可変幅を得ることができるＭＯＳ型可変容量素子及び電圧制御発振器を提供することができる。
【００５１】
【図面の簡単な説明】
【図１】本実施の形態に係るＶＣＯの構成を示す図である。
【図２】本実施の形態に係るＭＯＳ型容量素子の断面図である。
【図３】本実施の形態に係るＭＯＳ型容量素子のＣ−Ｖ特性を示す図である。
【図４】本実施の形態に係るＭＯＳ型容量素子の作用を説明するための図である。
【図５】本実施の形態に係るＭＯＳ型容量素子の作用を説明するための図である。
【図６】本実施の形態に係るＭＯＳ型容量素子の作用を説明するための図である。
【図７】本実施の形態に係るＭＯＳ型容量素子の作用を説明するための図である。
【図８】Ｉ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図９】Ｉ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１０】Ｉ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１１】Ｉ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１２】従来のＡ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１３】従来のＡ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１４】従来のＡ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１５】従来のＡ−ＭＯＳ型可変容量素子の空乏層の変化について説明するための図である。
【図１６】ＭＯＳ型容量素子の違いによるＶＣＯの発振周波数可変幅のシミュレーション結果を示す図である。
【図１７】従来のＭＯＳ型可変容量素子と、本実施の形態に係るＭＯＳ型可変容量素子のＣ−Ｖ特性を示す図である。
【図１８】第２実施形態に係るＭＯＳ型容量素子の半導体レイアウトの平面図である。
【図１９】図１８で示したＭＯＳ型容量素子のＡ−Ａ断面図である。
【図２０】図１８で示したＭＯＳ型容量素子のＢ−Ｂ断面図である。
【図２１】図１８で示したＭＯＳ型容量素子のＣ−Ｃ断面図である。
【図２２】従来のＭＯＳ型容量素子の断面図である。
【図２３】従来のＭＯＳ型容量素子のＣ−Ｖ特性を示している。
【符号の説明】
１ 電圧制御発振器
２ インバータ増幅器
３ 出力端子
５ ＭＯＳ型可変容量素子
１０ Ｐ型Ｓｉ基板
１１ Ｎウエル層
１２ Ｎ＋拡散領域
１３、１４ Ｐ＋拡散領域
１５ ゲート電極
１６ 制御電圧端子
１７、１８ 端子
Claims (3)
- 第１導電型の半導体基板の上層に、前記第１導電型とは逆の極性を持つ第２導電型の低濃度の拡散領域が形成され、前記拡散領域内に一対のソース、ドレイン領域が形成され、前記拡散領域内に前記第２導電型の高濃度領域が形成され、前記拡散領域の上層にゲート酸化膜が形成され、前記ゲート酸化膜の上にゲート電極が形成されたＭＯＳトランジスタと、
前記ソース、ドレイン領域を基準電位に接続する第１電極と、
前記ゲート電極に接続される第２電極と、
前記高濃度領域に接続され、前記基準電位を基準として前記第１導電型の極性と同じ極性の制御電圧を印加する第３電極とを備え、前記第２電極と前記第３電極との間に可変容量素子を実現することを特徴とするＭＯＳ型可変容量素子。 - 前記ゲート電極は、複数に分割されていることを特徴とする請求項１記載のＭＯＳ型可変容量素子。
- 発振回路と、可変容量素子とを備えた電圧制御発振回路であって、
前記可変容量素子は、請求項１又は請求項２記載のＭＯＳ型可変容量素子であることを特徴とする電圧制御発振回路。
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