JP2000101022A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】ＩＣ内部で発生するノイズを抑えるための手段
である、電源配線の領域内に形成されるバイパスコンデ
ンサにおいて、チップ上での単位面積当たりの容量をよ
り高めることで、チップサイズの小型化を図りつつ、バ
イパスコンデンサとしての十分な効果が得られ、さら
に、静電気などの耐性や耐圧を向上させ、ＩＣの信頼性
を高めることを目的とする。 【解決手段】電源電圧配線と接地電圧配線の両配線下
に、前記電源電圧配線と電気的に接続された第1の導電
層と接地電圧配線と電気的に接続された第2の導電層と
が絶縁膜を挟んで第1の容量素子が形成され、前記第1の
導電層または前記第2の導電層の下に第2の容量素子が形
成され、前記電源電圧配線と前記接地電圧配線間に第１
の容量素子と第2の容量素子が形成されていることを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特にアナログ回路やディジタル回路が混載する
半導体集積回路などのノイズ除去の技術に関する。

【０００２】

【従来の技術】一般に、半導体集積回路（以下ＩＣと称
す）のディジタル回路では、素子のオン、オフ動作に基
づいて出力回路の出力トランジスタに流れる過渡電流に
より、電源あるいは接地電圧配線の電位に変動が生じ、
電源電圧−接地電圧配線間にノイズが発生する。そのた
め、アナログ回路やデジタル回路が混載するＩＣ、例え
ばＰＬＬ回路等において、ディジタル回路部の動作で発
生したノイズにより、アナログ回路部の特性に影響を与
え、特性劣化もしくは誤動作させてしまうなどの諸問題
があった。ここでは、ＰＬＬ回路を例に、従来の対策を
説明する。

【０００３】図１１は、一般的なＰＬＬ回路の基本構成
を示したブロック図である。このようなＰＬＬ回路にお
いて、電圧制御発振器５０６は入力電圧５１１により発
振周波数ｆｖｃｏが決定されるが、電源電圧の変動は、
チャージポンプ回路５０４とローパスフィルタ５０５に
よって得られる電圧制御発振器５０６への入力電圧５１
１を変動させ、また、電圧制御発振器５０６の発振周波
数特性も変化させる。その結果、発振周波数ｆｖｃｏは
変動し、ＰＬＬ回路が不安定動作となる。そのため、電
圧制御発振器５０６、チャージポンプ回路５０４、ロー
パスフィルタ５０５のアナログ回路部においては、特に
電源電圧のノイズを抑えることが非常に重要である。と
ころが、分周回路５０７および出力回路５０８は、ＰＬ
Ｌ回路の中でも動作周波数の高いディジタル回路部であ
りノイズを発生しやすい。

【０００４】そこで、図１２には、ディジタル回路部か
らアナログ回路部へノイズを伝播させないための従来の
方法を示す。まず、ディジタル回路部とアナログ回路部
間のインピーダンスを高くして伝播ノイズを減衰させる
方法で、アナログ回路部５２１とディジタル回路部５２
２をレイアウト的に分離して十分な距離を置いたり、ア
ナログ回路部５２１とディジタル回路部５２２のウェル
を分離し、電源ラインを分離して、それぞれの回路部ご
とに電源を独立させる。また、それぞれの電源ライン間
にＩＣ内臓のバイパスコンデンサ５２３、５２４を入れ
電源のノイズを抑える方法、それぞれの回路部を電源ラ
イン５２５、５２６で囲みディジタル回路部５２２で発
生したノイズを周回電源ライン５２５、５２６で吸収す
る方法等、様々な手法が試みられてきた。しかし、思う
ような成果を得ることができず、また、前述した方法で
十分な効果を得るためには、ＩＣチップサイズを大きく
しなければならなかった。

【０００５】このような問題の対策として、実開平１−
７９８５４号公報のような方法が提案されている。前記
従来公報では、図１０に示すように、現状の周回電源ラ
インの領域を用いて容易に電源電圧配線と接地電圧配線
との間にコンデンサを形成し、チップサイズを大きくす
ることなく、ＩＣ内で発生するノイズを低減させてい
る。図１０において、８０１はＮ型半導体基板、８０２
は選択酸化膜、８０６は拡散層、８０３は電源電圧配
線、８０５は接地電圧配線、８０４はポリシリコンで形
成された導電層、８０７は絶縁膜である。拡散層８０６
は電源電圧配線８０３と電気的に接続され、導電層８０
４は接地電圧配線８０５と電気的に接続されている。薄
い絶縁膜８０７を容量絶縁膜とし、導電層８０４と拡散
層８０６の重なり合う部分で構成されるコンデンサは、
電源電圧配線８０３と接地電圧配線８０５間のバイパス
コンデンサとして機能する。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のＩＣでは、単層でバイパスコンデンサを構成してい
るため、チップ上での単位面積当たりの容量が少ない。
そのため、ＰＬＬ回路等のアナログ回路とディジタル回
路を混載するＩＣにおいて、回路を安定的に動作させる
ために必要なノイズレベルにまで、ディジタル回路部で
発生するノイズを抑えることができない。そのため、特
にＰＬＬ回路では、ディジタル回路部（分周回路等）か
ら発生するノイズがアナログ回路部（電圧制御発振器
等）へ影響を与え、電圧制御発振器などのアナログ回路
部の電源電圧変動によって発振周波数が変動し、ＰＬＬ
回路は不安定な動作となる。さらに、ディジタル回路部
とアナログ回路部とのウェルを分離することから、それ
ぞれの回路部において電源間の総容量が少なくなるた
め、上記従来技術のＩＣでは、バイパスコンデンサ（Ｍ
ＯＳＴｒゲート膜厚）にかかる静電気などに弱く、ま
た、耐圧も小さいなどの問題があった。

【０００７】そこで、本発明は、前述した従来技術の問
題点を解決するために、周回電源ラインの領域内に、数
種類のコンデンサを重ねて形成することにより、電源ラ
イン領域内で形成されるコンデンサのチップ上での単位
面積当たりの容量を従来技術より高め、チップサイズを
大きくすることなく十分な容量のバイパスコンデンサを
構成し、ＩＣ内部で発生するノイズによる不安定な動作
を解消し、静電気耐圧の高いＩＣを提供することを目的
とする。

【０００８】

【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、半導体基板内に形成された電源電圧配線
と接地電圧配線とを並列に配置した電源ラインにおい
て、両配線下に前記電源電圧配線と電気的に接続された
第1の導電層と接地電圧配線と電気的に接続された第2の
導電層とが絶縁膜を挟んで第1の容量素子が形成され、
前記第1の導電層または前記第2の導電層の下に第2の容
量素子が形成され、前記電源電圧配線と前記接地電圧配
線間に第１の容量素子と第2の容量素子が形成されてい
ることを特徴とする。

【０００９】請求項２記載の発明は、請求項１記載の半
導体集積回路装置であって、前記第2の容量素子は、前
記第1の導電層または前記第2の導電層のいずれか一方と
半導体基板が絶縁膜を挟んで構成されることを特徴とす
る。

【００１０】請求項３記載の発明は、請求項１記載の半
導体集積回路装置であって、前記第1の導電層または前
記第2の導電層のいずれか一方と前記半導体基板のウェ
ル層内に形成された拡散層が絶縁膜を挟んで構成される
ことを特徴とする。

【００１１】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は本発明の第1の実施例の半導
体集積回路の電源電圧配線および接地電圧配線部分の平
面図、図2は図１のａ−ａ’線の断面図である。

【００１２】図１、図２において、１は半導体基板、２
は選択酸化膜、３と５は主にアルミニウム等の金属で形
成された配線、４と６はポリシリコン等の金属で形成さ
れた導電膜、７は層間絶縁膜で、８は配線３と導電層４
を電気的に接続させるコンタクト、９は配線５と導電層
６を電気的に接続させるコンタクトである。薄い絶縁膜
７を容量絶縁膜とし、導電層４と導電層６の重なり合う
部分でコンデンサが形成されている。

【００１３】ここで、本発明では、半導体基板がＮ型の
場合とＰ型の場合でも同じ構成となり、効果も同じであ
るので、以後の説明の簡略化のために、Ｎ型半導体基板
を例にとり説明する。

【００１４】図１、図２において、配線３に正極電源電
圧が与えられ、配線５に接地電圧が与えられると、上導
電層４は正極電源電圧、下導電層６は接地電圧が与えら
れる。その結果、上導電層４と下導電層６で形成される
コンデンサＣ１１は、電源電圧配線３と接地電圧配線５
間のバイパスコンデンサとして機能する。

【００１５】また、半導体基板１と下導電層６の間にあ
る薄い酸化膜２を容量絶縁膜とし、半導体基板１と下導
電層６との間にもコンデンサＣ１２が形成される。Ｎ型
半導体基板なので、半導体基板１には正極電源電圧が与
えられることから、コンデンサＣ１２も電源電圧配線３
と接地電圧配線５間のバイパスコンデンサとして機能す
る。

【００１６】従って、図３（ａ）に示すように、電源電
圧配線３および接地電圧配線５の電源ライン領域内に、
上導電層４と下導電層６により構成されるコンデンサＣ
１１と、半導体基板１と下導電層６により構成されるコ
ンデンサＣ１２を形成できることから、電源ライン領域
内で構成される電源電圧配線３と接地電圧配線５間のバ
イパスコンデンサＣ１は、図３（ｂ）のように表される
ことから、Ｃ１の総容量は、式（１）で表される。

【００１７】

【数１】

【００１８】ここで、図１３に示すように、平行平板電
極でコンデンサを形成する場合、電極の面積をＳ、電極
Ａ１３１と電極Ｂ１３２間の距離をｄ、真空の誘電率を
ε０、電極Ａ１３１と電極Ｂ１３２間の比誘電率をεｓ
とすると、電極Ａ１３１と電極Ｂ１３２間で構成される
コンデンサの容量Ｃは、式（２）で表される。

【００１９】

【数２】

【００２０】そこで、式（２）を用い、本発明と従来技
術でのコンデンサ容量を計算してみる。

【００２１】まず、従来技術について計算する。図１０
において、コンデンサを形成するための絶縁膜８０７は
ゲート酸化膜なので、比誘電率εｓ１は３．９である。
また、電極となる導電層８０４と拡散層８０６の距離ｄ
０を１５ｎｍとすると、コンデンサ容量Ｃ０は、式
（２）より、次式で表される。

【００２２】

【数３】

【００２３】

【数４】

【００２４】次に、本発明の実施例１について計算す
る。ただし、電極の面積Ｓを従来の場合と同様と仮定す
る。図２において、コンデンサＣ１１を形成するための
絶縁膜には窒化膜を用いる。膣化膜の比誘電率εｓ２は
７．５である。コンデンサＣ１１の電極となる上導電層
４と下導電層６の距離ｄ１１は２０ｎｍとする。また、
コンデンサＣ１２を形成するための絶縁膜はゲート酸化
膜であり、電極となる半導体基板１と下導電層６の距離
ｄ１２を１５ｎｍとすると、式（２）より、コンデンサ
Ｃ１１とコンデンサＣ１２の容量は、式（５）、（６）
で表される。

【００２５】

【数５】

【００２６】

【数６】

【００２７】よって、本発明の実施例１におけるバイパ
スコンデンサの総容量Ｃ１は、式（１）より、式（７）
で表される。

【００２８】

【数７】

【００２９】以上の結果より、本発明の実施例１と従来
技術との比は、式（８）のように表される。

【００３０】

【数８】

【００３１】よって、本発明の実施例１では従来技術に
比べて、同じ面積で２．４４倍の容量を持つバイパスコ
ンデンサを得ることができる。そのため、ＰＬＬ回路等
のアナログ回路とディジタル回路を混載するＩＣにおい
て、ディジタル回路部で発生するノイズを抑えることが
できる。特にＰＬＬ回路では、ディジタル回路部（分周
回路等）から発生し、アナログ回路部（電圧制御発振器
等）へ伝播するノイズを大幅に低減でき、電圧制御発振
器の電源電圧変動による発振周波数の変動を極力抑える
ことができることから、ＰＬＬ回路を安定的に動作させ
ることができる。さらに、電源間の総容量が増えること
から、静電気などの耐性や耐圧が向上し、信頼性の高い
ＩＣを提供することが可能である。

【００３２】図４は本発明の第２の実施例の半導体集積
回路の電源電圧配線および接地電圧配線部分の平面図、
図５は図４のａ−ａ’線の断面図である。第1の実施例
について説明したときと同様に、Ｎ型半導体基板を例に
とり説明する。

【００３３】図４、図５において、１はＮ型半導体基
板、２は選択酸化膜、１０はＰウェルで、１１は半導体
基板と同極のＮ型拡散層、３と５は主にアルミニウム等
の金属で形成された配線、４と６はポリシリコン等の金
属で形成された導電層、７は層間絶縁膜で、８は配線３
と導電層４を電気的に接続させるコンタクト、９は配線
５と導電層６を電気的に接続させるコンタクトである。
薄い絶縁膜７を容量絶縁膜とし、導電層４と導電層６の
重なり合う部分でコンデンサが形成されている。

【００３４】このとき、配線３に正極電源電圧が与えら
れ、配線５に接地電圧が与えられると、上導電層４は正
極電源電圧、下導電層６は接地電圧が与えられる。その
結果、上導電層４と下導電層６で形成されるコンデンサ
Ｃ２１は、電源電圧配線３と接地電圧配線５間のバイパ
スコンデンサとして機能する。

【００３５】また、Ｎ型拡散層１１と下導電層６の間に
ある薄い酸化膜２を容量絶縁膜とし、Ｎ型拡散層１１と
下導電層６との間にもコンデンサＣ２２が形成される。
Ｎ型拡散層１１に電源電圧配線３と同電位の正極電源電
圧を与えると、コンデンサＣ２２も電源電圧配線３と接
地電圧配線５間のバイパスコンデンサとして機能する。

【００３６】また、Ｎ型半導体基板１には電源電圧配線
３と同電位の正極電源電圧、Ｐウェル１０には電源電圧
配線５と同電位の接地電圧を与えると、Ｎ型拡散層１１
とＰウェル１０の間には、ＰＮ接合の逆バイアスによる
空乏層の広がりによる寄生容量Ｃ２３が生じる。

【００３７】従って、図６（ａ）に示すように、電源電
圧配線３および接地電圧配線５の電源ライン領域内に、
上導電層４と下導電層６により構成されるコンデンサＣ
２１と、Ｎ型拡散層１１と下導電層６により構成される
コンデンサＣ２２と、Ｎ型拡散層１１とＰウェル１０と
の接合面に生じる寄生容量Ｃ２３を形成できることか
ら、電源ライン領域内で構成される電源電圧配線３と接
地電圧配線５間のバイパスコンデンサＣ２は、図６
（ｂ）のように表されるから、Ｃ２の総容量は、式
（９）で表される。

【００３８】

【数９】

【００３９】そこで、実施例１と同様に、式（２）を用
いて、コンデンサ容量を計算してみる。ただし、電極の
面積Ｓを従来の場合と同様と仮定する。図５において、
コンデンサＣ２１を形成するための絶縁膜には膣化膜を
用い、電極となる上導電層４と下導電層６の距離ｄ２１
を２０ｎｍとする。また、コンデンサＣ２２を形成する
ための絶縁膜はゲート酸化膜であり、電極となるＮ型拡
散層１１と下導電層６の距離ｄ２２を１５ｎｍとする
と、コンデンサＣ２１とコンデンサＣ２２の容量は、式
（１０）、（１１）で表される。

【００４０】

【数１０】

【００４１】

【数１１】

【００４２】また、Ｎ型拡散層１１とＰウェル１０との
接合面に生じる寄生容量Ｃ２３は、空乏層の広がり幅と
接合面の面積によって決まり、Ｐ型、Ｎ型各領域の不純
物濃度、逆バイアス量などによって変化する。

【００４３】よって、本発明の実施例２におけるバイパ
スコンデンサの総容量Ｃ２は、式（９）より、式（１
２）で表される。

【００４４】

【数１２】

【００４５】以上の結果より、本発明の実施例１と従来
技術との比は、式（１３）のように表される。

【００４６】

【数１３】

【００４７】

【数１４】

【００４８】よって、本発明の実施例１では従来技術に
比べて、同じ面積で（２．４４＋α）倍の容量を持つバ
イパスコンデンサを得ることができる。そのため、実施
例１以上の効果を発揮することができる。

【００４９】図７は本発明の第３の実施例の半導体集積
回路の電源電圧配線および接地電圧配線部分の平面図、
図８（ａ）は図７のａ−ａ’線の断面図、図８（ｂ）は
図７のｂ−ｂ’線の断面図である。第1の実施例につい
て説明したときと同様に、Ｎ型半導体基板を例にとり説
明する。

【００５０】図７、図８（ａ）、（ｂ）において、１は
Ｎ型半導体基板、２は選択酸化膜、１０はＰウェルで、
１１は半導体基板と同極のＮ型拡散層、１２はＰ型拡散
層、３と５は主にアルミニウム等の金属で形成された配
線、４ａ、４ｂ、６ａ、６ｂはポリシリコン等の金属で
形成された導電層、７は層間絶縁膜である。８は配線３
と上導電層４ａを電気的に接続させるコンタクト、９は
配線５と上導電層４ｂを電気的に接続させるコンタク
ト、１３は上導電層４ａと下導電層６ａを電気的に接続
させるコンタクト、１４は上導電層４ｂと下導電層６ｂ
を電気的に接続させるコンタクトである。薄い絶縁膜７
を容量絶縁膜とし、上導電層４ａと下導電層６ｂの重な
り合う部分と、上導電層４ｂと下導電層６ａの重なり合
う部分でコンデンサが形成されている。

【００５１】このとき、配線３に正極電源電圧が与えら
れ、配線５に接地電圧が与えられると、上導電層４ａと
下導電層６ａは正極電源電圧、上導電層４ｂと下導電層
６ｂは接地電圧が与えられる。その結果、上導電層４ａ
と下導電層６ｂで形成されるコンデンサＣ３１と、上導
電層４ｂと下導電層６ａで形成されるコンデンサＣ３２
は、電源電圧配線３と接地電圧配線５間のバイパスコン
デンサとして機能する。

【００５２】また、Ｎ型拡散層１１と下導電層６ｂの間
にある薄い酸化膜２を容量絶縁膜とし、Ｎ型拡散層１１
と下導電層６ｂとの間にもコンデンサＣ３３が形成され
る。Ｎ型拡散層１１に電源電圧配線３と同電位の正極電
源電圧を与えると、コンデンサＣ３３も電源電圧配線３
と接地電圧配線５間のバイパスコンデンサとして機能す
る。

【００５３】また、Ｐ型拡散層１２と下導電層６ａの間
にある薄い酸化膜２を容量絶縁膜とし、Ｐ型拡散層１２
と下導電層６ａとの間にもコンデンサＣ３４が形成され
る。Ｐ型拡散層１２に接地電圧配線５と同電位の接地電
圧を与えると、コンデンサＣ３４も電源電圧配線３と接
地電圧配線５間のバイパスコンデンサとして機能する。

【００５４】また、第２の実施例と同様に、Ｎ型半導体
基板１には電源電圧配線３と同電位の正極電源電圧、Ｐ
ウェル１０には電源電圧配線５と同電位の接地電圧を与
えると、Ｎ型拡散層１１とＰウェル１０の間には、ＰＮ
接合の逆バイアスによる空乏層の広がりによる寄生容量
Ｃ３５が生じる。

【００５５】従って、図９（ａ）に示すように、電源電
圧配線３および接地電圧配線５の電源ライン領域内に、
上導電層４ａと下導電層６ｂにより構成されるコンデン
サＣ３１と、上導電層４ｂと下導電層６ａにより構成さ
れるコンデンサＣ３２と、Ｎ型拡散層１１と下導電層６
ｂにより構成されるコンデンサＣ３３と、Ｐ型拡散層１
２と下導電層６ａにより構成されるコンデンサＣ３４
と、Ｎ型拡散層１１とＰウェル１０との接合面に生じる
寄生容量Ｃ３５を形成できることから、電源ライン領域
内で構成される電源電圧配線３と接地電圧配線５間のバ
イパスコンデンサＣ３は、図９（ｂ）のように表される
ことから、Ｃ３の総容量は、式（１５）で表される。

【００５６】

【数１５】

【００５７】そこで、実施例１、２と同様に、式（２）
を用いて、コンデンサ容量を計算してみる。ただし、構
造上、電極の幅は、従来の場合の約１／２倍となるの
で、電極の面積は従来の場合の１／２倍と仮定する。図
８において、コンデンサＣ３１を形成するための絶縁膜
は膣化膜を用い、電極となる上導電層４ａと下導電層６
ｂの距離ｄ３１を２０ｎｍとする。同様に、コンデンサ
Ｃ３２を形成するための絶縁膜は膣化膜を用い、電極と
なる上導電層４ｂと下導電層６ａの距離ｄ３２を２０ｎ
ｍとする。また、コンデンサＣ３３を形成するための絶
縁膜はゲート酸化膜を用い、電極となるＮ型拡散層１１
と下導電層６ｂの距離ｄ３３を１５ｎｍとする。同様
に、コンデンサＣ３４を形成するための絶縁膜はゲート
酸化膜を用い、電極となるＰ型拡散層１２と下導電層６
ａの距離ｄ３４を１５ｎｍとすると、コンデンサＣ３
１、Ｃ３２、Ｃ３３、Ｃ３４の容量は、式（１６）、
（１７）、（１８）、（１９）で表される。

【００５８】

【数１６】

【００５９】

【数１７】

【００６０】

【数１８】

【００６１】

【数１９】

【００６２】また、Ｎ型拡散層１１とＰウェル１０との
接合面に生じる寄生容量Ｃ３５は、実施例２で説明した
Ｃ２３と同様に、空乏層の広がり幅と接合面の面積によ
って決まり、Ｐ型、Ｎ型各領域の不純物濃度、逆バイア
ス量などによって変化する。

【００６３】よって、本発明の実施例３におけるバイパ
スコンデンサの総容量Ｃ３は、式（１５）より、式（２
０）で表される。

【００６４】

【数２０】

【００６５】以上の結果より、本発明の実施例１と従来
技術との比は、式（２１）のように表される。

【００６６】

【数２１】

【００６７】

【数２２】

【００６８】よって、本発明の実施例１では従来技術に
比べて、同じ面積で（２．４４＋β）倍の容量を持つバ
イパスコンデンサを得ることができる。そのため、実施
例１以上の効果を発揮することができる。

【００６９】以上、Ｎ型半導体基板を例にとって説明し
たが、Ｐ型半導体基板の場合でも、電源の正極と負極が
逆になるだけで、同様の効果が得られる。

【００７０】

【発明の効果】以上述べたように、本発明の半導体集積
回路装置によれは、ＩＣ内の電源電圧配線および接地電
圧配線の電源ライン領域内に、数種類のコンデンサを重
ねて形成することにより、電源ライン領域内で形成され
るコンデンサのチップ上での単位面積当たりの容量を従
来に比べて約２．４４〜３倍程度に高めることができ
る。そのため、ＰＬＬ回路等のアナログ回路とディジタ
ル回路を混載するＩＣにおいて、回路を安定的に動作さ
せるだけのノイズレベルにまで、ディジタル回路部で発
生するノイズを抑えることができる。特にＰＬＬ回路で
は、ディジタル回路部（分周回路等）から発生し、アナ
ログ回路部（電圧制御発振器等）へ伝播するノイズを大
幅に低減でき、電圧制御発振器の電源電圧変動による発
振周波数の変動を極力抑えることができることから、Ｐ
ＬＬ回路を安定的に動作できる効果を有する。さらに、
電源間の総容量が増えることから、静電気などの耐性や
耐圧も向上し、ＩＣの信頼性をより高める効果を有す
る。また、これらの効果について、従来と同等もしくは
それ以下のチップサイズで十分な効果が得られる。

【図面の簡単な説明】

【図１】本発明の第1の実施例を示した電源電圧配線お
よび接地電圧配線部分の平面図。

【図２】図１のａ−ａ’線を示す断面図。

【図３】（ａ）は図２で構成されるコンデンサを示す回
路図、（ｂ）は（ａ）の等価回路図。

【図４】本発明の第2の実施例を示した電源電圧配線お
よび接地電圧配線部分の平面図。

【図５】図４のａ−ａ’線を示す断面図。

【図６】（ａ）は図５で構成されるコンデンサを示す回
路図、（ｂ）は（ａ）の等価回路図。

【図７】本発明の第３の実施例を示した電源電圧配線お
よび接地電圧配線部分の平面図。

【図８】（ａ）は図７のａ−ａ’線を示す断面図、
（ｂ）図７のｂ−ｂ’線を示す断面図。

【図９】（ａ）は図８で構成されるコンデンサを示す回
路図、（ｂ）は（ａ）の等価回路図。

【図１０】従来の技術例を示す電源配線領域内に構成さ
れたバイパスコンデンサの断面図。

【図１１】一般的なＰＬＬ回路を示すブロック図。

【図１２】従来のノイズ対策例を示す図。

【図１３】平行平板コンデンサを示す図。

【符号の説明】

１ Ｎ型半導体基板 ２ 選択酸化膜 ３ 電源電圧配線 ４、４ａ、４ｂ 上導電層 ５ 接地電圧配線 ６、６ａ、６ｂ 下導電層 ７ 層間絶縁膜 ８、９、１３、１４ コンタクト １０ Ｐウェル １１ Ｎ型拡散層 １２ Ｐ型拡散層

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基板内に形成された電源電圧配線と
   接地電圧配線の両配線領域において、両配線下に前記電
   源電圧配線と電気的に接続された第1の導電層と接地電
   圧配線と電気的に接続された第2の導電層とが絶縁膜を
   挟んで第1の容量素子が形成され、前記第1の導電層また
   は前記第2の導電層の下に第2の容量素子が形成され、前
   記電源電圧配線と前記接地電圧配線間に第１の容量素子
   と第2の容量素子が形成されていることを特徴とする半
   導体集積回路装置。
2. 【請求項２】前記第2の容量素子は、前記第1の導電層ま
   たは前記第2の導電層のいずれか一方と半導体基板が絶
   縁膜を挟んで構成されることを特徴とする請求項１記載
   の半導体集積回路装置。
3. 【請求項３】前記第２の容量素子は、前記第1の導電層
   または前記第2の導電層のいずれか一方と前記半導体基
   板内に形成された拡散層が絶縁膜を挟んで構成されるこ
   とを特徴とする請求項１記載の半導体集積回路装置。
4. 【請求項４】前記第２の容量素子は、半導体基板内に第
   １の拡散領域が形成され、前記第１の拡散層内に前記第
   １の拡散層と反対導電型の第２の拡散層が形成され、前
   記第１の拡散層と前記第２の拡散層の領域間に逆バイア
   スを印可した時に前記第１の拡散層と前記第２の拡散層
   との接合面に生じる空乏層の広がりによる寄生容量であ
   ることを特徴とする請求項１記載の半導体集積回路装
   置。
5. 【請求項５】前記第２の容量素子は、請求項２から４の
   いずれかの組み合わせで構成されることを特徴とする請
   求項１記載の半導体集積回路装置。