JP2007074126A - 可変容量素子および電圧制御発振器 - Google Patents

Abstract

【課題】広帯域に亘って容量値が可変で、小型、低コストの可変容量素子を提供する。
【解決手段】シリコン基板１と、シリコン基板上に形成された当該シリコン基板とは異なる導電型の第１ウェル層２と、第１ウェル層上に形成された当該第１ウェル層とは異なる導電型の第２ウェル層３と、第２ウェル層上に形成されたゲート酸化膜４と、ゲート酸化膜上に形成されたゲート電極５とを備える。ゲート電極と第２ウェル層間の電位差に応じて容量値が可変であるとともに、第２ウェル層と第１ウェル層間の電位差に応じて容量値が可変である。
【選択図】図１

Description

本発明は、ウェル層間のＰＮ接合容量およびＭＯＳゲート容量を利用した可変容量素子、およびそれを用いた電圧制御発振器に関する。

近年、移動体通信市場の発展に伴い、通信機器の小型化、低コスト化などを目的として、電圧制御発振器（ＶＣＯ）のＩＣ集積化が進んでいる。ＶＣＯを構成する素子の１つに可変容量素子がある。

図１５に従来のＩＣ上に集積化された可変容量素子の構成例を示す。同図の可変容量素子は、Ｐ型シリコン基板２１上に、シリコン基板２１とは導電性の異なるＮ型ウェル層２２が形成され、ウェル層２２の上層にゲート酸化膜２３が形成され、ゲート酸化膜２３上にゲート電極２４が形成されて構成されている。ゲート電極２３とウェル層２２との間の電圧を変化させることによって容量値を変化させる（例えば特許文献１を参照）。

一方、例えば携帯電話で用いられる周波数は８００ＭＨｚだけでなく、１．５ＧＨｚ、２ＧＨｚと多周波化され、それに伴い、ＩＣに内蔵されるＶＣＯにも広帯域化の必要が生じている。ＶＣＯの発振周波数は、下記の式（１）で表される。

ｆ＝１／（２×π×√（Ｌ×Ｃ） ・・・（１）
Ｌ：インダクタ値
Ｃ：容量値
ＶＣＯを広帯域化する場合、可変容量素子の容量変化率を大きくすればよいが、容量変化率を大きくすればＶＣＯゲインが大きくなり、Ｃ／Ｎが悪化するという短所がある。

そこで、特許文献２、あるいは特許文献３に示されるように、可変容量素子と並列に固定コンデンサ群を接続し、各固定コンデンサの接続状態をスイッチ群により切換えることにより、電圧制御発振器の発振周波数範囲を広帯域化する技術が提案されている。そのような構成の例を図１６に示す。

この電圧制御発振器は、負性抵抗回路３１、インダクタ３２、コンデンサ３３と可変容量素子３４の直列回路、および固定コンデンサ群３５ａ、３５ｂ、・・・が並列接続された構成を有する。固定コンデンサ群３５ａ、３５ｂ、・・・は、スイッチ群３６ａ、３６ｂ、・・・により接続、非接続が選択される。この電圧制御発振器の発振周波数範囲は、固定コンデンサ３５ａ、３５ｂの接続の組合わせを選択することにより、図１７に示すカーブａ、ｂ、ｃように切り替る。また、端子３７を介して可変容量素子３４を制御する電圧を変化させることにより、各発振周波数範囲におけるカーブａ、ｂ、ｃに従って発振周波数が変化する。このようにして、発振周波数範囲を広帯域化することができる。
特開２００１−１２７２５３号公報 特表２００３−５０９９４２号公報 特開２００４−８０６２４号公報

上記従来例の可変容量素子において、並列コンデンサ群に用いられるコンデンサは、ＭＯＳ容量より周波数特性のよいＭＩＭ容量が用いられる。しかし、ＭＩＭ容量は一般的に単位面積の容量値が小さくチップ面積が大きくなり、小型化、低コスト化が困難になるという問題がある。

本発明は、広帯域に亘って容量値が可変で、小型、低コストが可能な可変容量素子を提供することを目的とする。

前記の目的を達成するため、本発明の第１の構成の可変容量素子は、シリコン基板と、前記シリコン基板上に形成された当該シリコン基板とは異なる導電型の第１ウェル層と、前記第１ウェル層上に形成された当該第１ウェル層とは異なる導電型の第２ウェル層と、前記第２ウェル層上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極とを備え、前記ゲート電極と前記第２ウェル層間の電位差に応じて容量値が可変であるとともに、前記第２ウェル層と前記第１ウェル層間の電位差に応じて容量値が可変である。

本発明の第２の構成の可変容量素子は、シリコン基板と、前記シリコン基板上に形成された当該シリコン基板とは異なる導電型の第１ウェル層と、前記第１ウェル層上に形成された当該第１ウェル層とは異なる導電型の第２ウェル層と、前記第２ウェル層上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたｎ個（ｎは２以上の整数）のゲート電極とを備え、前記ゲート電極の各々に異なった電位が印加されることにより、前記第２ウェル層と前記各ゲート電極間の各々の容量値が異なった容量変化領域に制御される。

本発明の第３の構成の可変容量素子は、シリコン基板と、前記シリコン基板上に形成された当該シリコン基板とは異なる導電形の第１ウェル層と、前記第１ウェル層上に形成された当該第１ウェル層とは異なる導電型のｉ個の第２ウェル層と、前記ｉ個の第ウェル層上に各々形成されたｉ個のゲート酸化膜と、前記ｉ個のゲート酸化膜上に各々形成されたｉ個のゲート電極とを備え、前記ｉ個のゲート電極に同電位が印加されるとともに、前記ｉ個の第２ウェル層に異なる電圧が印加されることにより、前記第２ウェル層と前記ゲート電極間の各々の容量値が異なる容量変化領域に制御される。

上記構成の可変容量素子によれば、ゲート電極と第２ウェル層間のＭＯＳゲート容量とともに、第１ウェル層と第２ウェル層間のＰＮ接合容量を可変容量として利用するので、小型、低コストで広帯域化を実現できる。

本発明の第１の構成の可変容量素子を、前記第１ウェル層と前記ゲート電極が接続され、そのノードと前記第２ウェル層間の１つの可変容量として構成することができる。

本発明の可変容量素子において、前記シリコン基板はＰ型、前記第１ウェル層はＮ型、前記第２ウェル層はＰ型である構成とすることができる。

あるいは、前記シリコン基板はＮ型、前記第１ウェル層はＰ型、前記第２ウェル層はＮ型である構成とすることができる。

本発明の電圧制御発振器は、第１の構成のいずれかの可変容量素子と、負性抵抗回路と、インダクタ回路と、ＤＣカットコンデンサとを備える。前記可変容量素子の前記第２ウェル層と前記ＤＣカットコンデンサが直列に接続された可変容量回路と、前記負性抵抗回路と、前記インダクタ回路が各々並列に接続され、前記可変容量素子の前記ゲート電極に発振周波数を制御するための制御電圧が入力され、前記可変容量素子の前記第１ウェル層に発振周波数の発振バンドを切り替えるための制御電圧が入力される。

あるいは本発明の電圧制御発振器は、第１の構成のいずれかの可変容量素子と、負性抵抗回路と、インダクタ回路と、ＤＣカットコンデンサとを備える。前記可変容量素子の前記第２ウェル層と前記ＤＣカットコンデンサが直列に接続された可変容量回路と、前記負性抵抗回路と、前記インダクタ回路が各々並列に接続され、前記可変容量素子の前記第１ウェル層に発振周波数を制御するための制御電圧が入力され、前記可変容量素子の前記ゲート電極に発振周波数の発振バンドを切り替えるための制御電圧が入力される。

上記構成の電圧制御発振器において、ｎ個の固定コンデンサ（ｎは１以上）とｎ個のスイッチとを備え、各々の前記固定コンデンサとスイッチが直列に接続された固定コンデンサ回路がｎ個形成され、前記ｎ個の固定コンデンサ回路は前記負性抵抗回路と並列に接続され、前記可変容量素子の発振バンドを切り替えるための制御電圧、および前記固定コンデンサ回路の各スイッチの切り替えにより、発振周波数の発振バンドが切り替えられる構成とすることができる。

あるいは本発明の電圧制御発振器は、第１の構成であって前記第１ウェル層と前記ゲート電極が接続され、そのノードと前記第２ウェル層間の１つの可変容量として構成された可変容量素子と、負性抵抗回路と、インダクタ回路と、ＤＣカットコンデンサとを備える。前記可変容量素子の一端と前記ＤＣカットコンデンサが直列に接続された可変容量回路と、前記負性抵抗回路と、前記インダクタ回路が各々並列に接続され、前記可変容量素子の他端に発振周波数を制御するための制御電圧が入力され、前記可変容量素子の前記第１ウェル層と前記第２ウェル層間の可変容量値と、前記可変容量素子の前記第２ウェル層と前記ゲート電極間の可変容量値との合計容量により発振周波数が制御される。

あるいは本発明の電圧制御発振器は、第２の構成のいずれかの可変容量素子と、負性抵抗回路と、インダクタ回路と、ＤＣカットコンデンサとを備える。前記可変容量素子の前記第２ウェル層と前記ＤＣカットコンデンサが直列に接続された可変容量回路と、前記負性抵抗回路と、前記インダクタ回路が各々並列に接続され、前記可変容量素子の前記第１ウェル層に発振周波数の発振バンドを切替えるための制御電圧が入力されるとともに、前記可変容量素子の前記ｎ個のゲート電極に各々異なる制御電圧が印加されて発振周波数が制御される。

この構成において、前記可変容量素子のｍ番目のゲート電極に印加する電圧と、ｍ＋１（ｍ＋１≦ｎ）番目のゲート電極に印加する電圧の差がＶｄである構成とすることができる。

あるいは本発明の電圧制御発振器は、第３の構成のいずれかの可変容量素子と、負性抵抗回路と、インダクタ回路と、ｉ個のＤＣカットコンデンサを備える。前記可変容量素子の前記ｉ個の第２ウェル層と前記ｉ個のＤＣカットコンデンサが各々直列に接続されたｉ個の可変容量回路と、前記負性抵抗回路と、前記インダクタ回路が各々並列に接続され、前記第２ウェル層の各々に異なる電圧が印加されるとともに、前記第１ウェル層に発振周波数の発振バンドを切替えるための制御電圧を印加し、前記ｉ個のゲート電極群に電圧を印加することにより発振周波数を制御する。

この構成において、前記ｉ個の第２ウェル層のｋ番目の第２ウェル層に印加される電圧と、ｋ＋１番目の第２ウェル層に印加される電圧の差がＶｄである構成とすることができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る可変容量素子について、図面を参照しながら説明する。

図１は本発明の可変容量素子の縦構造を示す断面図である。シリコン基板１に形成された第１ウェル層２の上面部に第２ウェル層３が形成され、第２ウェル層３の上面にゲート酸化膜４を介してゲート電極５が形成されている。第１ウェル層２と第２ウェル層３の間のＰＮ接合面に逆バイアスを印加することにより、空乏層の厚さを制御して可変ＰＮ接合容量を構成する。同時に、第２ウェル層３とゲート電極５の間にＭＯＳゲートを利用した可変ＭＯＳゲート容量を構成する。

この可変容量素子は、シリコン基板１をＰ型、第１ウェル層２をＮ型、第２ウェル層３をＰ型とすると、図２のような等価回路で記述することができる。６が可変ＰＮ接合容量、７が可変ＭＯＳゲート容量である。この可変容量素子の容量値Ｃは、式（２）のように表される。

Ｃ＝Ｃｊ＋Ｃｍ＋Ｃｓ ・・・（２）
Ｃｊ：第１ウェル層２と第２ウェル層３間のＰＮ接合容量
Ｃｍ：第２ウェル層３とゲート電極５間の容量
Ｃｓ：第１ウェル層２とシリコン基板１間の容量
第１ウェル層２と第２ウェル層３間の容量Ｃｊ、第１ウェル層２とシリコン基板１間の容量ＣｓはＰＮ接合容量なので、容量値は（３）式のように表される。

Ｃｊ＝ｄＱ／ｄＶ ・・・（３）
ｄＱ＝ＡｑＮ_AｄＷ ・・・（４）
Ｖ：接合間電圧
Ａ：接合断面積
ｑ：電荷素量（１．６Ｅ−１３Ｃ）
Ｎ_A:Ｐ型不純物濃度
Ｗ：ｎ型空乏層幅
一般的にウェルの不純物濃度はシリコン基板に比べて十分に大きいので、式（２）の接合容量Ｃｓは無視して考えると、可変容量素子の容量値は式（２ａ）のように表される。

Ｃ＝Ｃｊ＋Ｃｍ ・・・（２ａ）
式（２ａ）は、第１ウェル層２と第２ウェル層３間の電圧を制御することにより、第２ウェル層３とゲート電極５間の容量値Ｃｍの変化に基づく可変容量素子の容量変化領域をシフトできることを意味する。第１ウェル層２と第２ウェル層３間の電圧をＶｗ１とした場合の、可変容量素子の容量値は式（５）で表される。

Ｃ１＝Ｃｍ＋Ｃｊ（Ｖｗ１） ・・・（５）
Ｃｊ（Ｖｗ１）：第１ウェル層と第２ウェル層間の電圧がＶｗ１時の接合容量
同様に第１ウェル層２と第２ウェル層３間の電圧をＶｗ２とした場合の、可変容量素子の容量値は式（５ａ）で表される。

Ｃ１＝Ｃｍ＋Ｃｊ（Ｖｗ２） ・・・（５ａ）
Ｃｊ（Ｖｗ２）：第１ウェル層と第２ウェル層間の電圧がＶｗ２時の接合容量
すなわち、第１ウェル層２と第２ウェル層３間の電圧が（Ｖｗ１−Ｖｗ２）変化すると、第１ウェル層２と第２ウェル層間の容量値が[Ｃｊ（Ｖｗ１）−Ｃｊ（Ｖｗ２）]変化するため、可変容量素子の容量値は図３に示されるように変化する。

上記説明は、Ｐ型のシリコン基板と、Ｎ型の第１ウェル層と、Ｐ型の第２ウェル層で構成された可変容量素子の場合を例としたが、Ｎ型シリコン基板と、Ｐ型の第１ウェル層と、Ｎ型の第２ウェル層で構成された可変容量素子の場合でも同様の効果が得られる。

（第２の実施形態）
第２の実施の形態について、図４および図５を参照して説明する。図４は、第１の実施形態の可変容量素子を電圧制御発振器に適用した構成を示す回路図である。

同図において、可変容量素子１０は、第１の実施形態に示したものと同様であり、第１ウェル層と第２ウェル層間の可変ＰＮ接合容量６、および第２ウェル層とゲート電極間の可変ＭＯＳゲート容量７からなる。可変容量素子１０は、ＤＣカットのためのコンデンサ１３を介して、負性抵抗回路１１およびインダクタ１２に接続され、電圧制御発振器が構成されている。１４は、可変ＰＮ接合容量６の容量値を可変とする制御電圧を印加するための制御端子、１５は、可変ＭＯＳゲート容量７の容量値を可変とする制御電圧を印加するための制御端子である。

インダクタ１２のインダクタンス値をＬ［Ｈ］、可変ＭＯＳゲート容量７の容量値をＣｍ［Ｆ］、可変ＰＮ接合容量６の容量値をＣｖ［Ｆ］、ＤＣカットのためのコンデンサ１３の容量値をＣｍ、Ｃｖの値に比べて十分に大きいとすると、発振周波数は（６）式で表される。

ｆ＝１／（２×π×√（Ｌ×（Ｃｖ＋Ｃｍ））） ・・・（６）
容量値Ｃｖは第１ウェル層と第２ウェル層間の容量であり、制御端子１４の電圧を制御することにより可変できる。制御端子１４の電圧をＶ１、Ｖ２、Ｖ３と変化させた時、可変ＭＯＳゲート容量７の制御端子１５に印加される制御電圧と発振周波数の関係は、図５に示すようになり、ＶＣＯの発振周波数バンドを調整することができる。これにより、発振周波数バンドを調整するコンデンサとスイッチを削減でき、電圧制御発振器を小型化できる。

上述の説明では、制御端子１５に印加する制御電圧により周波数可変の制御を行い、制御端子１４の電圧を制御して発振周波数バンドを切替える例を示したが、逆に、制御端子１４に印加する制御電圧により周波数可変の制御を行い、制御端子１５の電圧を制御して発振周波数バンドを切替えても、同様の効果が得られる。

また、図１６に示した従来例と同様に、スイッチ群により切換えられる固定コンデンサ群を、可変容量素子１０と組合わせて使用することもできる。

（第３の実施形態）
図６は、本発明の第３の実施形態における可変容量素子の縦構造を示す断面図である。本実施の形態における可変容量素子の構成要素は、図１に示した第１の実施形態と同様であり、第１の実施形態と同様の構成要素については、同一の参照符号を付して、説明の繰り返しを省略する。

本実施の形態では、第１ウェル層２とゲート電極５とが接続されている。これは図７の等価回路に示すように、第１ウェル層２と第２ウェル層３間の可変ＰＮ接合容量６と、第２ウェル層３とゲート電極５間の可変ＭＯＳゲート容量７が並列に接続されていることと等価である。図８は、可変ＰＮ接合容量６と可変ＭＯＳゲート容量７の端子間電圧による可変容量素子の容量値の変化を示す。図８から明らかなように、第１ウェル層２とゲート電極５とを接続すれば、より大きな容量値の可変容量素子を構成することができる。

また、本実施形態の可変容量素子を電圧制御発振器に適用すれば、可変容量素子を小さく構成することができる。

また本実施形態の可変容量素子は、Ｐ型基板、Ｎ型の第１ウェル層、およびＰ型の第２ウェル層により構成されても、あるいは、Ｎ型基板、Ｐ型の第１ウェル層、およびＮ型の第２ウェル層により構成されても、同様の効果が得られる。

（第４の実施形態）
図９は、本発明の第４の実施形態における可変容量素子の縦構造を示す断面図である。

一般的に、ＭＯＳトランジスタのゲート容量を利用した可変容量素子では、閾値（Ｖｔｈ）近傍で容量値が急峻に変化する。そのため、このような素子を電圧制御発振器に適用した場合、電圧制御発振器の発振周波数が閾値近傍で急峻に変化する。その結果、ＰＬＬ周波数シンセサイザの過渡応答特性や雑音帯域特性が、周波数によって大きく変動する。本実施の形態は、そのような問題を解消するための構成を提供する。

図９の可変容量素子は、基本的は構造は図１に示した第１の実施形態と同様であり、シリコン基板１に形成された第１ウェル層２の上面部に第２ウェル層３が形成され、第２ウェル層３の上面に、ゲート酸化膜４−１〜４−ｎを介して、ゲート電極５−１〜５−ｎが形成されている。ゲート酸化膜４−１〜４−ｎは、別個ではなく一体に形成してもよい。第１ウェル層２と第２ウェル層３間のＰＮ接合面に逆バイアスを印加することにより空乏層の厚さを制御して可変ＰＮ接合容量を構成すると同時に、第２ウェル層３とゲート電極５−１、５−２、・・・、５−ｎ間に、ＭＯＳゲートを利用した複数個の可変ＭＯＳゲート容量を構成する。この可変容量素子は、図１０のような等価回路で記述することができる。７−１〜７−ｎは、可変ＭＯＳゲート容量である。

以下、ｎ＝３の場合について説明する。ゲート電極５−１、５−２、５−３と第２ウェル層３間で構成される可変ＭＯＳゲート容量７−１〜７−ｎの可変容量値を、それぞれ図１１に示す。ゲート電極５−１、５−２、５−３の制御電圧をそれぞれＶ_t-1、Ｖ_t-2、Ｖ_t-3として、それぞれ
Ｖ_t-1−Ｖ_t-2＝Ｖｄ
Ｖ_t-2−Ｖ_t-3＝Ｖｄ
の関係の制御電圧を印加すると、可変容量素子全体としての容量変化特性は、図１１の破線７Ａで示すように、制御電圧に対して緩やかに変化する。その結果、本実施形態の可変容量素子を電圧制御発振器に適用した場合、発振周波数を可変させる制御電圧Ｖｔに対して、広い制御電圧の範囲で周波数を緩やかに制御することができる。また第１ウェル層２の電圧を制御することにより第１ウェル層２と第２ウェル層３間の接合容量値を制御し、発振周波数バンドを変更して、電圧制御発振器を小さく構成することができる。電圧制御発振器の構成は図４と同様とし、可変容量素子１０に代えて、上記構成の可変容量素子を接続した構成にすることができる。

上記の例では、ゲート電極がｎ＝３の場合を説明したが、ゲート電極がｎ＝２、あるいはｎ＝４以上の場合でも、同様の効果が得られる。

（第５の実施形態）
図１２は、本発明の第５の実施形態における可変容量素子の縦構造を示す断面図である。

第４の実施形態では、電圧制御発振器の周波数を制御する際に、各ゲート電極の制御電圧Ｖ_t-1、Ｖ_t-2、Ｖ_t-3をそれぞれ異なる電位で制御する必要があり、制御方法が煩雑であった。

そこで本実施形態では、第１ウェル層上の上面部に、複数の第２ウェル層３−１、３−２、・・・、３−ｎがそれぞれ分離して形成され、各第２ウェル層毎に、ゲート酸化膜４−１〜４−ｎを介して、ゲート電極５−１〜５−ｎが形成された構成を用いる。

第１ウェル層と各第２ウェル層３−１、３−２、・・・、３−ｎ間の各々のＰＮ接合面に逆バイアスを印加することにより、各々の空乏層の厚さを制御して複数個の可変ＰＮ接合容量を構成すると同時に、第２ウェル層３−１、３−２、・・・、３−ｎとゲート電極５−１、５−２、・・・、５−ｎ間に、ＭＯＳゲートを利用した複数個の可変ＭＯＳゲート容量を構成する。この可変容量素子は、図１３のような等価回路で記述することができる。６−１〜６−ｎは可変ＰＮ接合容量、７−１〜７−ｎは可変ＭＯＳゲート容量である。可変ＰＮ接合容量６−１〜６−ｎと、可変ＭＯＳゲート容量７−１〜７−ｎのそれぞれの組み合わせにより、合成可変容量８−１〜８−ｎが構成される。合成可変容量８−１〜８−３の可変容量値がそれぞれ、図１４に示される。

以下、ｎ＝３の場合について説明する。第２ウェル層３−１、３−２、３−３の制御電圧Ｖ_w-1、Ｖ_w-2、Ｖ_w-3として、それぞれ
Ｖ_w-1−Ｖ_w-2＝Ｖｄ
Ｖ_w-2−Ｖ_w-3＝Ｖｄ
の関係の制御電圧を印加すると、可変容量素子全体としての容量変化特性は図１４の破線８Ａのように、制御電圧に対して緩やかに変化する。その結果、本実施形態の可変容量を電圧制御発振器に適用した場合、発振周波数を可変させる制御電圧Ｖ_tに対して、広い制御電圧の範囲で周波数を緩やかに制御することができる。また第１ウェル層２の電圧を制御することにより、第１ウェル層２と第２ウェル層３−１、３−２、３−３間の接合容量値を制御し、発振周波数バンドを変更することができ、電圧制御発振器を小さく構成することができる。電圧制御発振器の構成は図４と同様とし、可変容量素子１０に代えて、上記構成の可変容量素子を接続した構成にすることができる。

上記の例では、ゲート電極がｎ＝３の場合を説明したが、ゲート電極がｎ＝２、あるいはｎ＝４以上の場合でも、同様の効果が得られる。

本発明の可変容量素子は、小型、低コストでありながら広帯域に亘り容量値が可変であり、ＩＣに内臓するのに適した電圧制御発振器を構成するのに有用である。

本発明の第１の実施形態における可変容量素子の断面構造図 本発明の第１の実施形態における可変容量素子の等価回路図 本発明の第１の実施形態における可変容量素子の容量変化を示した図 本発明の第２の実施形態における電圧制御発振器の回路図 本発明の第２の実施形態における電圧制御発振器の周波数変化を示した図 本発明の第３の実施形態における可変容量素子の断面構造図 本発明の第３の実施形態における可変容量素子の等価回路図 本発明の第３の実施形態における可変容量素子の容量変化を示した図 本発明の第４の実施形態における可変容量素子の断面構造図 本発明の第４の実施形態における可変容量素子の等価回路図 本発明の第４の実施形態における可変容量素子の容量変化を示した図 本発明の第５の実施形態における可変容量素子の断面構造図 本発明の第５の実施形態における可変容量素子の等価回路図 本発明の第５の実施形態における可変容量素子の容量変化を示した図 従来の可変容量素子の断面構造図 従来の可変容量素子を用いた電圧制御発振器の図 従来の可変容量素子を用いた電圧制御発振器の周波数変化を示した図

符号の説明

１、２１ シリコン基板
２ 第１ウェル層
３、３−１、３−ｎ 第２ウェル層
４、４−１、４−ｎ、２３ ゲート酸化膜
５、５−１、５−ｎ、２４ ゲート電極
６、６−１、６−ｎ 可変ＰＮ接合容量
７、７−１、７−ｎ 可変ＭＯＳゲート容量
８−１、８−ｎ 合成可変容量
１０、３４ 可変容量素子
１１、３１ 負性抵抗回路
１２、３２ インダクタ
１３、３３、３５ａ、３５ｂ コンデンサ
１４、１５、１７、１８、３７ 制御端子
２２ ウェル層
３６ａ、３６ｂ スイッチ

Claims (18)

1. シリコン基板と、
   前記シリコン基板上に形成された当該シリコン基板とは異なる導電型の第１ウェル層と、
   前記第１ウェル層上に形成された当該第１ウェル層とは異なる導電型の第２ウェル層と、
   前記第２ウェル層上に形成されたゲート酸化膜と、
   前記ゲート酸化膜上に形成されたゲート電極とを備え、
   前記ゲート電極と前記第２ウェル層間の電位差に応じて容量値が可変であるとともに、
   前記第２ウェル層と前記第１ウェル層間の電位差に応じて容量値が可変であることを特徴とする可変容量素子。
2. 前記シリコン基板はＰ型、前記第１ウェル層はＮ型、前記第２ウェル層はＰ型である請求項１に記載の可変容量素子。
3. 前記シリコン基板はＮ型、前記第１ウェル層はＰ型、前記第２ウェル層はＮ型である請求項１に記載の可変容量素子。
4. 前記第１ウェル層と前記ゲート電極が接続され、そのノードと前記第２ウェル層間の１つの可変容量として構成された請求項１〜３のいずれか１項に記載の可変容量素子。
5. シリコン基板と、
   前記シリコン基板上に形成された当該シリコン基板とは異なる導電型の第１ウェル層と、
   前記第１ウェル層上に形成された当該第１ウェル層とは異なる導電型の第２ウェル層と、
   前記第２ウェル層上に形成されたゲート酸化膜と、
   前記ゲート酸化膜上に形成されたｎ個（ｎは２以上の整数）のゲート電極とを備え、
   前記ゲート電極の各々に異なった電位が印加されることにより、前記第２ウェル層と前記各ゲート電極間の各々の容量値が異なった容量変化領域に制御されることを特徴とする可変容量素子。
6. 前記シリコン基板はＰ型、前記第１ウェル層はＮ型、前記第２ウェル層はＰ型である請求項５に記載の可変容量素子。
7. 前記シリコン基板はＮ型、前記第１ウェル層はＰ型、前記第２ウェル層はＮ型である請求項５に記載の可変容量素子。
8. シリコン基板と、
   前記シリコン基板上に形成された当該シリコン基板とは異なる導電形の第１ウェル層と、
   前記第１ウェル層上に形成された当該第１ウェル層とは異なる導電型のｉ個の第２ウェル層と、
   前記ｉ個の第ウェル層上に各々形成されたｉ個のゲート酸化膜と、
   前記ｉ個のゲート酸化膜上に各々形成されたｉ個のゲート電極とを備え、
   前記ｉ個のゲート電極に同電位が印加されるとともに、前記ｉ個の第２ウェル層に異なる電圧が印加されることにより、前記第２ウェル層と前記ゲート電極間の各々の容量値が異なる容量変化領域に制御されることを特徴とする可変容量素子。
9. 前記シリコン基板はＰ型、前記第１ウェル層はＮ型、前記第２ウェル層はＰ型である請求項８に記載の可変容量素子。
10. 前記シリコン基板はＮ型、前記第１ウェル層はＰ型、前記第２ウェル層はＮ型である請求項８に記載の可変容量素子。
11. 請求項１〜３のいずれか１項に記載の可変容量素子と、負性抵抗回路と、インダクタ回路と、ＤＣカットコンデンサとを備え、
    前記可変容量素子の前記第２ウェル層と前記ＤＣカットコンデンサが直列に接続された可変容量回路と、前記負性抵抗回路と、前記インダクタ回路が各々並列に接続され、
    前記可変容量素子の前記ゲート電極に発振周波数を制御するための制御電圧が入力され、
    前記可変容量素子の前記第１ウェル層に発振周波数の発振バンドを切り替えるための制御電圧が入力されることを特徴とする電圧制御発振器。
12. 請求項１〜３のいずれか１項に記載の可変容量素子と、負性抵抗回路と、インダクタ回路と、ＤＣカットコンデンサとを備え、
    前記可変容量素子の前記第２ウェル層と前記ＤＣカットコンデンサが直列に接続された可変容量回路と、前記負性抵抗回路と、前記インダクタ回路が各々並列に接続され、
    前記可変容量素子の前記第１ウェル層に発振周波数を制御するための制御電圧が入力され、
    前記可変容量素子の前記ゲート電極に発振周波数の発振バンドを切り替えるための制御電圧が入力されることを特徴とする電圧制御発振器。
13. ｎ個の固定コンデンサ（ｎは１以上）とｎ個のスイッチとを備え、
    各々の前記固定コンデンサとスイッチが直列に接続された固定コンデンサ回路がｎ個形成され、
    前記ｎ個の固定コンデンサ回路は前記負性抵抗回路と並列に接続され、
    前記可変容量素子の発振バンドを切り替えるための制御電圧、および前記固定コンデンサ回路の各スイッチの切り替えにより、発振周波数の発振バンドが切り替えられる請求項１１または１２に記載の電圧制御発振器。
14. 請求項４に記載の可変容量素子と、負性抵抗回路と、インダクタ回路と、ＤＣカットコンデンサとを備え、
    前記可変容量素子の一端と前記ＤＣカットコンデンサが直列に接続された可変容量回路と、前記負性抵抗回路と、前記インダクタ回路が各々並列に接続され、
    前記可変容量素子の他端に発振周波数を制御するための制御電圧が入力され、
    前記可変容量素子の前記第１ウェル層と前記第２ウェル層間の可変容量値と、前記可変容量素子の前記第２ウェル層と前記ゲート電極間の可変容量値との合計容量により発振周波数が制御されることを特徴とする電圧制御発振器。
15. 請求項５〜７のいずれか１項に記載の可変容量素子と、負性抵抗回路と、インダクタ回路と、ＤＣカットコンデンサとを備え、
    前記可変容量素子の前記第２ウェル層と前記ＤＣカットコンデンサが直列に接続された可変容量回路と、前記負性抵抗回路と、前記インダクタ回路が各々並列に接続され、
    前記可変容量素子の前記第１ウェル層に発振周波数の発振バンドを切替えるための制御電圧が入力されるとともに、前記可変容量素子の前記ｎ個のゲート電極に各々異なる制御電圧が印加されて発振周波数が制御されることを特徴とする電圧制御発振器。
16. 前記可変容量素子のｍ番目のゲート電極に印加する電圧と、ｍ＋１（ｍ＋１≦ｎ）番目のゲート電極に印加する電圧の差がＶｄである請求項１５に記載の電圧制御発振器。
17. 請求項８〜１０のいずれか１項に記載の可変容量素子と、負性抵抗回路と、インダクタ回路と、ｉ個のＤＣカットコンデンサを備え、
    前記可変容量素子の前記ｉ個の第２ウェル層と前記ｉ個のＤＣカットコンデンサが各々直列に接続されたｉ個の可変容量回路と、前記負性抵抗回路と、前記インダクタ回路が各々並列に接続され、
    前記第２ウェル層の各々に異なる電圧が印加されるとともに、前記第１ウェル層に発振周波数の発振バンドを切替えるための制御電圧を印加し、前記ｉ個のゲート電極群に電圧を印加することにより発振周波数を制御することを特徴とする電圧制御発振器。
18. 前記ｉ個の第２ウェル層のｋ番目の第２ウェル層に印加される電圧と、ｋ＋１番目の第２ウェル層に印加される電圧の差がＶｄである請求項１７に記載の電圧制御発振器。
    
    

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