JP2004530305A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2004530305A5 JP2004530305A5 JP2003500982A JP2003500982A JP2004530305A5 JP 2004530305 A5 JP2004530305 A5 JP 2004530305A5 JP 2003500982 A JP2003500982 A JP 2003500982A JP 2003500982 A JP2003500982 A JP 2003500982A JP 2004530305 A5 JP2004530305 A5 JP 2004530305A5
- Authority
- JP
- Japan
- Prior art keywords
- region
- capacitance
- well
- insulating
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims description 43
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000000654 additive Substances 0.000 claims description 7
- 230000000996 additive Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims 1
- 230000003071 parasitic Effects 0.000 description 10
- 239000007943 implant Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 230000000875 corresponding Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000002730 additional Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000001419 dependent Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000149 penetrating Effects 0.000 description 1
- 230000001105 regulatory Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static Effects 0.000 description 1
Description
本発明は、集積型可調静電容量(Integrierte, abstimmbare Kapazitaet)に関するものである。
多数の(grossen Stueckzahlen)集積型可調静電容量が、発振回路を構成するために使用されている。このような発振回路は、例えば、LC発振器として構成されており、静電容量が周波数離調要素(frequenzverstimmendes Element)として形成されている。この場合、静電容量と共に発振回路周波数(Schwingkreis-Frequenz)を決定するインダクタンス(Induktivitaeten)は、通常はコイルの形状で実現され、一般的に、一定のインダクタンス値を有している。
電圧制御型発振器(VCO,Voltage Controlled Oscillator)は、出力信号として、周波数を調節できる(frequenzverstellbares)高周波数信号を有している。この高周波数信号とは、入力側に印加される電圧に応じて離調できるものである。可調範囲(Abstimmbereich)(英語ではtuning rangeという)を広くするために、通常は一定である既述のインダクタンスによって、静電容量の大きな変化率、すなわち設定可能な(einstellbarer)最大静電容量と最小静電容量との大きな比率を得ようとすることが必要である。
さらに、例えば集積型可調静電容量をVCOで使用することにより、品質係数(Guete)を高くすることが望ましい。なぜなら、LC発振回路の品質係数は、回路の位相ノイズに二次的に(quadrattisch)影響するからである。この場合、可調静電容量の品質係数は、可変(variablen)静電容量Cの直列接続と、設けられうる(eventuell vorhandenen)直列抵抗Rとから、式Q=1/ωRCを用いて決定される。ここで、ωは作動周波数(Betriebsfrequenz)、Rは直列抵抗、そしてCは可変静電容量である。従って、品質係数を高くするために、静電容量に対する直列抵抗をできるだけ小さくしようとすることが必要である。
集積型可調静電容量は、様々な技術において、あるいは、異なる構成において製造されてもよい。例えば、可調静電容量として形成される静電容量ダイオードが知られている。この静電容量ダイオードは、単一末端(single-ended-)または差動(differenziell)形成されている部品として集積できる(例えば、「A.-S. Porret, T. Melly, C. C. Enz, E. A. Vittoz “Design of High-Q varactors for Low-Power Wireless Applications Using a Standard CMOS Process” IEEE Journal of Solid-State Circuits、35巻、3号、2000年3月、337〜345ページ」を参照のこと)。
さらに、可調静電容量を、例えばN型井戸において短絡ソース/ドレイン領域を有する、NMOS電界効果トランジスタまたはPMOS電界効果トランジスタとして、形成できる(例えば、「P. Andreani、S. Mattisson ”On the Use of MOS Varactors in RF VCO's”IEEE Journal of Solid-State Circuits、35巻、6号、2000年6月、905〜910ページ」を参照のこと)。
NMOS可変容量ダイオードを有するVCOは、「M. Tiebout ”A Fully Integrated 1.3 GHz VCO for GSM in 0.25 μm Standard CMOS with a Phasenoise of -142 dBc/Hz at 3 MHz Offset”、 European Microwave Week 2000」という刊行物においても開示されている。
微分作動型の(differentiell arbeitender)PMOS-FET、n型井戸に位置するNMOS−FET、および、拡散領域が接続されていないn型井戸に位置するNMOS−FETは、Porret他の上記文献(Literaturstelle)により開示されている。
p+型抽出領域(p+-Extraktionsgebieten)を有するn型井戸に形成されているNMOS電界効果トランジスタは、「F. Svelto他 ”A Three Terminal Varactor for RFIC's in Standard CMOS Technology” IEEE Transactions on Electron Devices(47巻、4号、2000年4月、893〜895ページ)」という刊行物に記載されている。
バイポーラ製造技術により製造され、ベース−コレクタダイオードとしての役割を果たすPNダイオードは、「J. N. Burghartz,M. Soyuer、および、K. A. Jenkinsによる“Integrated RF and Microwave Components in BiCMOS Technology”IEEE Transactions on Electron Devices (43巻、9号、1996年9月)」という題名の論文に記載されている。
最後に、いわゆるゲート可変容量ダイオードは、「Wallace Ming Yip Wong他 “A Wide Tuning Range Gated Varactor” IEEE Journal of Solid-State Circuits(35巻、5号、2000年5月、773〜779ページ)」という論文に記載されている。
可調静電容量を提供する上記従来の解決法によって、ゲート可変容量ダイオードとして、および、p+型抽出領域を有するn型井戸に形成されているNMOS電界効果トランジスタとして、これらは、これまでのところ最大の可調範囲を備えている。この場合、高周波数信号が、一般的にはゲート端子に印加され、実施形態に応じて、第2端子が可調電圧を供給するために使用される。
このような部品の効果的な全静電容量は、反転(Inversion)、減衰(Verarmung)、蓄積(Akkumulation)、または濃縮(Anreicherung)といった各操作状態に応じており、上記ノードにおける電圧によって決定される。この場合、このような部品の一般的には一定である寄生静電容量(parasitaeren Kapazitaeten)は、一般的には常に追加的な影響を有している。
蓄積の場合と同様に、反転の際に、ゲート酸化物静電容量の合計として、最大静電容量が得られる。最大静電容量は、ゲートとソース/ドレイン領域との間の一定の寄生静電容量から、ゲート面、およびゲート酸化物層の厚さによって決定される。対照的に、減衰の際に、最小静電容量は、ゲート酸化物静電容量と、減衰静電容量または空乏静電容量(Depletion-Kapazitaet)との直列接続として得られる。この直接接続に並行して、一定の寄生静電容量が生じる。規定のゲート面、およびゲート酸化物層の厚さを決定する規定の技術では、最小静電容量および/または一定の静電容量を減少するだけで、可調範囲を拡大できる。
可調静電容量を例えばLC−VCOにおいて使用する場合に、VCOの許容できる位相ノイズを得るために、LC回路においても、直列抵抗を上記のように小さく維持しておくことが望ましい。
このために、高周波数トランジスタの場合に一般的なように、いわゆる指型構造(Fingerstrukturen)や、ゲート長の短いトランジスタを使用する。対照的に、寄生静電容量は、ほとんどゲート長に依存していない。静電容量の可変部分だけが、ゲート長と共に短くなる。つまり、ゲート長が短いほど、可変静電容量に比較して、寄生静電容量は、より大きくなる。従って、品質係数をより高くするためには、これまでのところ、可調範囲を狭くする必要がある。逆の結論もまた真実である。つまり、ゲート長が長いほど、寄生静電容量はあまり重要ではなくなる。従って、より大きな可調範囲を得ることができる。しかし、ゲート長がより長くなると、直列抵抗が上昇するため、品質係数が悪化してしまう。
本発明の目的は、可調範囲が広く、品質係数が改善された集積型可調静電容量を提供することである。
本発明によると、この目的は、井戸状に形成されている第1伝導型である半導体領域を有し、第2伝導型である半導体本体と、半導体本体に挿入されており、半導体領域に共通する井戸型の界面と、第1の層厚と有する、少なくとも1つの第1絶縁領域と、半導体領域に共通する界面と、第1絶縁領域に共通する界面とを備える第2絶縁領域と、第2絶縁領域上に配置されているゲート電極と、静電容量調節用の制御電圧を半導体領域に供給するための井戸端子領域(Wannenanschlussgebiet)であって、半導体領域よりも添加剤濃度(Dotierstoffkonzentration)が高く、第1の層厚よりも大きな第2の層厚を有している、少なくとも1つの井戸端子領域とを有する集積型可調静電容量によって達成される。
高ドープされた井戸端子領域は、半導体物質中で比較的高深度に達し、集積型可調静電容量の直列抵抗を低減させるとともに、高変化率(hohem Variationsverhaeltnis)を達成する。ここで、高変化率とは、可調静電容量において設定できる最大静電容量と最小静電容量との比率が比較的、大きいことを言う。
高ドープされた井戸端子領域は、本発明に基づく可変容量ダイオードと、調節電圧を供給する端子とを接続する役割を果たす。この調節電圧とは、可変容量ダイオードの静電容量を調節する電圧である。一方、ゲート電極は、高周波数端子として形成されていることが好ましい。
半導体本体は、基準グランド電位端子に接続されうるか、またはバイアス電圧を導入するための手段に接続されうる基板端子を備えていてもよい。
第1絶縁領域の下に位置する半導体本体の活性前面(aktiven Vorderseite)に対して平行な方向へ、井戸端子領域が横側に広がることにより、可変容量ダイオードの直列抵抗をさらに減少できる。しかし、この場合、井戸端子領域の広がりを第1絶縁領域の下側に沿ったものとし、ゲート酸化物領域として形成されることが好ましい第2絶縁領域には達しないものとするように注意しなければならない。
半導体本体に深く入り込んでいる、添加剤濃度が高い井戸端子領域は、例えば、通常はCMOS可変容量ダイオードの場合に備えられているソース/ドレイン領域の代わりに、いわゆるコレクタ深注入部(Kollektortiefimplantationen)として、例えば、BiCMOS製造技術によって実現されていてもよい。
集積型可調静電容量は、対称的に形成することが好ましい。すなわち、集積型可調静電容量を、各2つの第1絶縁領域と、この第1絶縁領域よりも深く達している各2つの隣り合う井戸端子領域とを有するように形成することが好ましい。この場合、第1絶縁領域は、第2絶縁領域に隣接し、井戸状に形成された第1伝導型の半導体領域を取り囲んでいる。
上記原則に基づく井戸端子領域の特徴は、ソース/ドレイン領域と比較して、ドーピング領域の非常に深いところまで達している点である。
本発明の好ましい実施形態では、添加剤濃度が高い第1伝導型の埋設層が、少なくとも1つの井戸端子領域に隣接している。
井戸状に形成されている半導体領域の下側にあり、少なくとも1つの井戸端子領域に隣接している埋設層(vergrabenen Schicht)(いわゆる、Buried Layer)によって、可調静電容量の品質係数がさらに改善される。なぜなら、直列抵抗がさらに減少するからである。
少なくとも1つの第1絶縁性領域のすぐ下側に、埋設層を配置することによって、この構造の品質係数をさらに改善できる。しかし、埋設層以外の最大空間電荷ゾーン(maximale Raumladungszone)が第1絶縁層よりも深くなるようなドーピングの割合(Dotierungsverhaeltnisse)では、第1絶縁層のすぐ下の埋設層によって、可調範囲が狭くなる。品質係数があまり改善されないときに、埋設層によって可調範囲が減少されない場合、埋設層は、(垂直方向に)最大限に広がった空間電荷ゾーンに直接隣接することが有利である。しかし、いずれにしろ、埋設層は、井戸端子領域に隣接することが好ましく、従って、より深くには位置していない。
可調静電容量を対称的に形成する場合、ゲート電極の下側に位置する、井戸状に形成された半導体領域は、断面において、井戸端子領域および埋設層に接続される。
本発明の他の好ましい実施形態では、少なくとも1つの井戸端子領域が、バイポーラ製造技術によって形成される。
井戸端子領域は、例えば、BiCMOS製造のバイポーラ処理工程(Prozessschrittenschritten)によって製造される、コレクタ深注入部として形成されていてもよい。
本発明の他の好ましい実施形態では、少なくとも1つの井戸端子領域が、第2絶縁領域とゲート電極の下側の半導体領域とに共通の各1つの界面を備えている。
このように、井戸端子領域を、第2絶縁領域と、そのすぐ下の半導体領域とに直接接続することにより、品質係数をさらに改善できる。しかし、可調静電容量が占める全チップ面積について考察すると、望ましくない寄生静電容量の上昇を防止するために、上記の直接接続が占める面積は比較的、小さい。
本発明の好ましい実施形態は、高周波数を適用する業務での電界効果トランジスタの場合に一般的なように、平行に伸びる複数のゲート電極経路を有する、いわゆる指型構造に形成されることが好ましい。
本発明の他の好ましい実施形態では、基準グランド電位の端子領域が備えられている。この領域は、第2伝導型であり、高ドープされており、第2絶縁領域とゲート電極の下側に位置する半導体領域とに共通する各一つの界面を備えている。
ゲート酸化物または第2絶縁領域に直接沿って、井戸端子領域を、井戸状に形成された半導体領域に直接接続する上記のような場合と同じく、可調静電容量のいくつかの位置(wenign Stellen)における第1絶縁領域を省くことによって、基準グランド電位との上記直接接続も、可調静電容量が占める全てのチップ面積に関しては、小さい面積を占めるか、もしくは、半導体の比較的少ない位置においてのみ影響される。
溝状に形成された半導体領域とは逆の伝導型である高ドープ領域を用いて、基準グランド電位と直接接続することによって、品質係数をさらに改善できる。
本発明の他の好ましい実施形態では、第2絶縁領域が、第3の層厚を有している。この第3の層厚は、第1絶縁領域の第1の層厚よりも著しく小さいものである。第2絶縁性領域は、いわゆるゲート酸化物層として、CMOS製造工程において形成されることが好ましい。これとは対照的に、第1絶縁領域は、例えば、改善された変化率を得るために、いわゆる厚い酸化物領域として、例えばいわゆるトレンチ分離(Shallow Trench Insulation, STI)として形成される。
本発明のさらなる詳細を、従属請求項に記載する。本発明を、以下に、図を参照にしながら、複数の実施例について詳しく説明する。
図1は、本発明に基づく静電容量の原理的な構造に関する、実施例の断面図を示す。図2は、溝状に形成された半導体領域が、ゲート酸化物に沿って、井戸端子領域と直接接続されている、さらに発展して形成された状態の図1に関する断面図を示す。図3は、図1または図2に基づく断面図の状態の、概略的な平面図を示す。図4は、基準グランド電位と直接接続する、発展して形成された図1に関する断面図を示す。図5は、図4に基づく断面を有する静電容量の、概略的な平面図を示す。図6は、CMOS参照可変容量ダイオードに関するゲート電圧に応じた、本発明に基づく静電容量の品質係数の1例を示すグラフである。
図1は、BiCMOS製造技術により製造される集積型可調静電容量を示す。この可調可変容量ダイオードは、添加剤濃度が低いP型基板として形成される半導体本体1を備えている。この半導体本体1には、井戸状に形成されており、N型ドープされている半導体領域2が存在している。さらに、半導体本体1には、2つの第1絶縁領域3が備えられている。これら第1絶縁領域3は、厚い酸化物領域として、いわゆるSTI(Shallow Trench Insulation)領域の形状で形成されるものである。これらは、井戸状に形成された半導体領域2に共通する界面をそれぞれ1つ有している。CMOS製造工程においてゲート酸化物層として塗布される第2絶縁領域4は、2つの第1絶縁領域3と、井戸状に形成された半導体領域2とに共通する各1つの界面を有している。このゲート酸化物層4上に、多結晶層として形成されるゲート電極5が配置される。
ゲート電極5は、上記可変容量ダイオードの場合、電気的に接触する2つの端子の一方であり、この端子に高周波数信号を供給できることが好ましい。可変容量ダイオードの、電気的に接触する端子の他方は、電気的に短絡している2つのN+井戸端子領域6により構成される。この端子は、バイポーラ製造工程において、いわゆるコレクタ深注入部として形成されるものであり、この端子に、可変容量ダイオードの静電容量を制御するための可調電圧を供給できることが好ましい。N+型井戸端子領域6の特徴は、半導体本体における厚さB(または深さ)が非常に大きい(深い)ことである。この厚さBは、隣接する厚い酸化物領域3の厚さAをはるかに上回るものである。N+型井戸端子領域6は、一方では、厚い酸化物領域3とそれぞれ隣接し、他方では、N型井戸2と隣接する。従って、井戸端子領域6の層厚Bと、第1絶縁領域3の層厚Aとには、B>Aが成立する。
井戸端子領域6の添加剤濃度は、井戸2の添加剤濃度よりも明らかに高いが、その伝導型は同一である。さらに、井戸端子領域6は、半導体本体1の深部へ大きく広がるように、厚い酸化物領域3の下側において、N型井戸2の方向に横側へとさらに広がる。この広がりは、横側への所望の拡散により生じさせることができる。この際、横側への広がりが、厚い酸化物領域の下側において、N型井戸2の方向にできるだけ広くまで達するが、厚い酸化物領域3を越えて、ゲート5の下側に位置するN型井戸領域2にまでは達しないように、厚い酸化物領域3の幅を調節する。
最後に、図示している集積型可調可変容量ダイオードは、対称的に配置される2つのN+型井戸端子領域6に隣接し、同じく、井戸端子領域6と同一の伝導型であり、同じく高ドープされる埋設層7を備えている。こうして、図示した断面において、N型井戸2は、ゲート酸化物4、厚い酸化物領域3、井戸端子領域6、および埋設層7によって、完全に取り囲まれる。この場合、埋設層7(いわゆる、Buried Layer)は、可調静電容量の品質係数をできるだけ高くするために、厚い酸化物領域3のできるだけ近くに配置される。しかし、ドーピングの状態が、埋設層7なしに、最大の空間電荷ゾーンが第1絶縁層3よりも深いような場合、第1絶縁層3のすぐ下側に位置する埋設層7によって、可調範囲が狭くなる。品質係数があまり良くなくて、可調範囲が、埋設層7によって狭くなるものでない場合、埋設層は、(垂直な方向に)最大限広がった空間電荷ゾーンに直接隣接することが有利である。しかし、埋設層は、井戸端子領域6に隣接すべきであり、すなわち、より深くに位置すべきではない。
埋設層7は、ゲート酸化物層4に対して平行に、半導体本体1の活性前面に沿って延びている。
集積型可調静電容量の電気的な状態をよりよく理解するために、所望の静電容量、および寄生的な電気的補償要素(parasitaeren elektrischen Ersatzelemente)を、図1に示す。これらは、一方では、可変容量ダイオードの直列抵抗を、他方では、可変(veraenderbaren)静電容量と寄生静電容量との比率、すなわち、静電容量の変化率を決定するものである。この場合、変化率は、設定可能な最大静電容量と最小静電容量との比率として定義される。
具体的には、Cjdは調節可能な空間電荷静電容量(Raumladungskapazitaet)を、Coxはゲート酸化物静電容量を、Crは縁静電容量(Randkapazitaeten)を、そしてCueは重複静電容量(Ueberlappungskapazitaet)を表している。抵抗RgおよびR1〜R4は、静電容量と共にその品質係数を定義する、可変容量ダイオードにおいて生じる直列抵抗を決定する。
大きな変化率を得るために、低く、一般的には固定されている容量CrおよびCueと同時に、空間電荷静電容量Cjdの大きな変化範囲を得ることが望ましい。品質係数を向上させるためには、直列抵抗はできる限り小さいことが望ましい。
上記構造の場合、CMOS可変容量ダイオードと比較して、抵抗R3およびR4が、高ドープされているコレクタ深注入領域6によって著しく減少されるという事実により、品質係数が改善される。同じく高ドープされている埋設層7を用いて、主に抵抗R2をさらに減少させることができる。
上記構造の場合、コレクタ深注入領域6は、一般的にCMOS可変容量ダイオードに備えられており、CMOS製造技術により製造されるソース/ドレイン領域の替わりとなる。従来のCMOSソース/ドレイン領域とは異なり、記載されたコレクタ深注入領域は、深さ、すなわち層厚Bが非常に大きく、既述したように横側へ広がっている。
STIとして形成される厚い酸化物領域3は、井戸端子領域6を通じてほぼ完全に下方拡散(Unterdiffusion)できるように、寸法決定される(dimensioniert)。
図2は、図1に基づく可調静電容量の発展形態を示す。この発展形態では、以下のようして、品質係数をさらに改善できる。すなわち、半導体本体1のいくつかの位置における厚い酸化物領域3を取り除くことで、可調静電容量のいくつかの位置において、N+型コレクタ深注入領域6を、ゲート酸化物4と、このゲート酸化物4のすぐ下側に位置するN型井戸2とに直接接続することによって、品質係数をさらに改善できる。従って、ゲート電極5の下側領域、すなわちゲート酸化物領域3の間の領域は、図1に一致するように、井戸端子領域6に直接接続される。その結果、可変容量ダイオードの直列抵抗がさらに減少する。
図3は、本発明に基づく指型構造に形成されるBiCMOS可変容量ダイオード構造を、図1および図2に対応する断面部分と共に、集積型可調静電容量の平面図で示す。この場合、縮尺通りではない図面により、寄生重複および縁静電容量(parasitaeren Ueberlappungs- und Randkapazitaeten)が認識できるほど上昇することを防止するために、例えば、どのようにすれば、ゲート電極5の下側において、領域2とコレクタ深注入領域6との上記のような直接接続が、可変容量ダイオードの全面積に関する小さい面積しか占めていないという状況を達成できるかが明らかになる。
この場合、記載された直接接続領域は、断面線IIに沿って示される。
図4は、品質係数をさらに改善する可能性を有する、図1〜3に関する可調静電容量の発展形態の断面を示す。この場合、可調静電容量のチップ面積に比例するいくつかの位置において、基準グランド電位に接続するための、P+にドープされている端子領域8が用意されている。基準グランド電位端子領域8は、通常はこの位置にある井戸端子領域6に関する逆のドーピングを有している。基準グランド電位接続領域は、N型井戸2に挿入され、ゲート酸化物層4に隣接する。基準グランド電位端子領域8が備えられている場所には、井戸端子領域6に加えて、絶縁性の厚い酸化物層3も除かれている。
図5は、図4に対応する断面部分と共に、集積型可調静電容量の平面図を示す。この図は、縮尺通りではないが、指型構造に形成される静電容量の全チップ面積に関するいくつかの位置においてのみ、P+型基準グランド電位端子領域8が如何にしてコレクタ深注入領域6を置き換えることができるかを示している。
図6は、本発明に基づくBiCMOS可変容量ダイオードによって達成できる品質係数の向上を、CMOS製造技術によって製造される参照の可変容量ダイオードと比較して示している。この図では、品質係数をゲート電圧の関数として表している。さらに、可変容量ダイオードの可調電圧を、分類パラメータ(Schar-Parameter)として、最初には0Vのときに、それから二番目には2.5Vのときに示している。本発明に基づくBiCMOS可変容量ダイオードの曲線には、参照番号9を付けている。CMOS可変容量ダイオードの曲線には、参照番号10を付けている。曲線9に関係する本発明に係るBiCMOS可変容量ダイオードは、この場合、図4および図5に基づく基準グランド電位と直接接続するためのP+型端子領域によって形成される。この状態のとき、最小品質係数を、低い井戸電圧の場合は16から34に改善でき、高い井戸電圧の場合は67から145に改善できることが分かる。
この場合、可調静電容量の品質係数は、可変静電容量Cの直列接続と、おそらく存在しうる直列抵抗Rとから、式Q=1/ω RC (ここで、ωは作動角周波数(Betriebs-Kreisfrequenz)であり、Qは品質係数である)を用いて算出される。
P型基板、N型井戸、およびN+コレクタ深注入領域を有する上記実施例の代わりに、上記原理は当然に、N型基板の製造工程に転用できる。その場合、Pドープ領域を、井戸状の領域2として使用でき、一方、コレクタ深注入領域および埋設層を、P+ドーピングして実現できる。従って、上述の直接接続を、同じく、逆の伝導型で、上記実施例のように行うことができる。
1 P型基板
2 N型井戸
3 厚い酸化物、STI
4 ゲート酸化物
5 ゲート電極
6 N+井戸端子領域
7 N+埋設層
8 基準グランド電位端子領域
9 品質係数
10 品質係数
A 厚さ
B 厚さ
D 厚さ
Cox ゲート酸化物静電容量
Cjd 空間電荷静電容量
Cr 縁静電容量
Cue 重複静電容量
R1 抵抗
R2 抵抗
R3 抵抗
R4 抵抗
RG 抵抗
2 N型井戸
3 厚い酸化物、STI
4 ゲート酸化物
5 ゲート電極
6 N+井戸端子領域
7 N+埋設層
8 基準グランド電位端子領域
9 品質係数
10 品質係数
A 厚さ
B 厚さ
D 厚さ
Cox ゲート酸化物静電容量
Cjd 空間電荷静電容量
Cr 縁静電容量
Cue 重複静電容量
R1 抵抗
R2 抵抗
R3 抵抗
R4 抵抗
RG 抵抗
Claims (9)
- 集積型可調静電容量であって、
第1伝導型(N)を有し、井戸状に形成された半導体領域(2)を備える、第2伝導型(P)の半導体本体(1)と、
上記半導体本体(1)に挿入されており、井戸状に形成された上記半導体領域(2)に共通する界面と第1の層厚(A)とを有する、少なくとも1つの第1絶縁領域(3)と、
上記半導体領域(2)に共通する界面、および上記第1絶縁領域(3)に共通する界面を有する第2絶縁領域(4)と、
上記第2絶縁領域(4)に配置されている制御電極(5)と、
静電容量を調節するための制御電圧を上記半導体領域(2)に供給するための井戸端子領域(6)であって、上記半導体領域(2)よりも添加剤濃度(N+)が高く、上記第1の層厚(A)よりも大きな第2の層厚(B)を有している、少なくとも1つの井戸端子領域(6)、とを備える集積型可調静電容量。 - 上記半導体領域(2)よりも添加剤濃度(N+)が高い第1伝導型(N)を有する埋設層(7)が、少なくとも1つの上記井戸端子領域(6)に隣接することを特徴とする、請求項1に記載の静電容量。
- 少なくとも1つの上記井戸端子領域(6)が、バイポーラ製造技術によって形成されていることを特徴とする、請求項1または2に記載の静電容量。
- 上記第1絶縁領域(3)は、上記井戸端子領域(6)と隣接しており、
少なくとも1つの上記井戸端子領域(6)は、上記制御電極(5)の下側に位置する上記第2絶縁領域(4)に直接接続されていることを特徴とする、請求項1〜3のいずれか1項に記載の静電容量。 - 基準グランド電位(8)に接続するための、第2伝導型(P)かつ高ドープ(P+)された領域が備えられており、この領域は、上記制御電極(5)の下側に位置する上記第2絶縁領域(4)と上記半導体領域(2)とに共通する各一つの界面を備えており、
さらに、この領域は、上記半導体領域(2)に挿入されており、かつ、上記第2絶縁領域(4)に隣接していることを特徴とする、請求項1〜4のいずれか1項に記載の静電容量。 - 上記第2絶縁領域(4)の層厚は、上記第1絶縁領域(3)の上記第1の層厚(A)より小さいことを特徴とする、請求項1〜5のいずれか1項に記載の静電容量。
- 上記第1絶縁領域(3)が、トレンチ分離領域であることを特徴とする、請求項1〜6のいずれか1項に記載の静電容量。
- 上記第2絶縁領域(4)が、酸化物層であることを特徴とする、請求項1〜7のいずれか1項に記載の静電容量。
- 上記制御電極(5)が、多結晶層によって形成されることを特徴とする、請求項1〜8のいずれか1項に記載の静電容量。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10126116A DE10126116A1 (de) | 2001-05-29 | 2001-05-29 | Integrierte, abstimmbare Kapazität |
PCT/DE2002/001993 WO2002097899A2 (de) | 2001-05-29 | 2002-05-29 | Integrierte, abstimmbare kapazität |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004530305A JP2004530305A (ja) | 2004-09-30 |
JP2004530305A5 true JP2004530305A5 (ja) | 2007-11-08 |
JP4191028B2 JP4191028B2 (ja) | 2008-12-03 |
Family
ID=7686504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003500982A Expired - Fee Related JP4191028B2 (ja) | 2001-05-29 | 2002-05-29 | 集積型可調静電容量 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6906904B2 (ja) |
EP (1) | EP1390986A2 (ja) |
JP (1) | JP4191028B2 (ja) |
DE (1) | DE10126116A1 (ja) |
WO (1) | WO2002097899A2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6879003B1 (en) * | 2004-06-18 | 2005-04-12 | United Microelectronics Corp. | Electrostatic discharge (ESD) protection MOS device and ESD circuitry thereof |
US7619273B2 (en) * | 2004-10-06 | 2009-11-17 | Freescale Semiconductor, Inc. | Varactor |
KR101146224B1 (ko) * | 2005-11-16 | 2012-05-15 | 매그나칩 반도체 유한회사 | Mos 바랙터 및 그를 포함하는 전압 제어 발진기 |
US20090102341A1 (en) * | 2007-10-23 | 2009-04-23 | Slam Brands, Inc. | Cable management apparatus, system, and furniture structures |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03147376A (ja) * | 1989-11-02 | 1991-06-24 | Nissan Motor Co Ltd | 可変容量素子 |
US5894163A (en) * | 1996-04-02 | 1999-04-13 | Motorola, Inc. | Device and method for multiplying capacitance |
US5965912A (en) * | 1997-09-03 | 1999-10-12 | Motorola, Inc. | Variable capacitor and method for fabricating the same |
US6034388A (en) * | 1998-05-15 | 2000-03-07 | International Business Machines Corporation | Depleted polysilicon circuit element and method for producing the same |
US6172378B1 (en) * | 1999-05-03 | 2001-01-09 | Silicon Wave, Inc. | Integrated circuit varactor having a wide capacitance range |
-
2001
- 2001-05-29 DE DE10126116A patent/DE10126116A1/de not_active Ceased
-
2002
- 2002-05-29 JP JP2003500982A patent/JP4191028B2/ja not_active Expired - Fee Related
- 2002-05-29 EP EP02748561A patent/EP1390986A2/de not_active Withdrawn
- 2002-05-29 WO PCT/DE2002/001993 patent/WO2002097899A2/de active Application Filing
-
2003
- 2003-11-13 US US10/712,664 patent/US6906904B2/en not_active Expired - Fee Related
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5965912A (en) | Variable capacitor and method for fabricating the same | |
US8013379B2 (en) | Semiconductor variable capacitor and method of manufacturing the same | |
US6100770A (en) | MIS transistor varactor device and oscillator using same | |
US7345334B2 (en) | Integrated circuit (IC) with high-Q on-chip discrete capacitors | |
US20020179977A1 (en) | Integrated radio frequency circuits | |
US20120319176A1 (en) | Gated-varactors | |
US7378327B2 (en) | Method for fabricating a junction varactor with high Q factor | |
EP1553636B1 (en) | Mos variable capacitive device | |
US10177045B2 (en) | Bulk CMOS RF switch with reduced parasitic capacitance | |
US10340395B2 (en) | Semiconductor variable capacitor using threshold implant region | |
US7091797B2 (en) | MOS-type variable capacitance element and voltage control oscillation circuit | |
US6864528B2 (en) | Integrated, tunable capacitor | |
US6465830B2 (en) | RF voltage controlled capacitor on thick-film SOI | |
JP4046634B2 (ja) | 電圧制御型容量素子及び半導体集積回路 | |
US20050067674A1 (en) | Integrated tuneable capacitance | |
US6987309B2 (en) | Semiconductor device applied to a variable capacitance capacitor and amplifier | |
JP4191028B2 (ja) | 集積型可調静電容量 | |
US7019384B2 (en) | Integrated, tunable capacitance device | |
US9236466B1 (en) | Analog circuits having improved insulated gate transistors, and methods therefor | |
JP2004530305A5 (ja) | ||
US10283650B2 (en) | Silicon on insulator (SOI) transcap integration providing front and back gate capacitance tuning | |
EP0318210B1 (en) | Voltage controlled variable capacitor and oscillator | |
JP2005019704A (ja) | Mos型可変容量素子及び電圧制御発振器 | |
CN111989782A (zh) | 背硅化可变电容器器件 | |
Tiebout | Capacitors |