WO2002097899A2 - Integrierte, abstimmbare kapazität - Google Patents

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    • H01L27/0805—Capacitors only
    • H01L27/0808—Varactor diodes

Definitions

  • N 0 rö X -H ⁇ ⁇ 4J -H rö ⁇ CQ -HU OJ C ⁇ Q) CD ß ß CQ ß 4- ) CD ß 4-> M XI rö s rH xi rH XI -H rH N ⁇ .
  • Integrated, tunable capacities can be manufactured in different technologies and with different structures. For example:
  • Capacitance diodes designed as tunable capacitors, which can be integrated either as single-ended or as differentially configured components, compare, for example, A.-S. Porret, T. Melly, C. C. Enz, E. A. Vittoz "Design of High-Q varactors for Low-Power ireless Applications Using a Standard CMOS Process", IEEE Journal of Solid-State Circuits, Vol. 35, No. 3, March 2000, pp. 337-345.
  • the tunable capacitances can also be designed as NMOS or PMOS field effect transistors with short-circuited source / drain regions, for example in N wells, see for example P. Andreani, S. Mattisson, "On the Use of MOS Varactors in RF VCO's ", IEEE Journal of Solid State Circuits, Vol. 35, No. 6, June 2000, pp. 905-910.
  • the total effective capacity of such a component depends on its particular operating state, such as inversion, depletion or accumulation or enrichment, and is determined by the voltages at the nodes mentioned.
  • the generally constant, parasitic capacitances of such a component are generally always additive.
  • the maximum achievable capacitance results as the sum of gate oxide capacitance, determined by the gate area and thickness of the gate oxide layer, and from the constant, parasitic capacitances between the gate and the source / drain regions.
  • the minimum achievable capacitance results in depletion as a series connection of the gate oxide capacitance and the depletion or depletion Capacitance and in parallel the constant, parasitic capacitances between the gate and the source / drain regions.
  • the object of the present invention is to provide an integrated, tunable capacitance which has a large tuning range and in which the quality is improved.
  • the object is achieved with an integrated, tunable capacity
  • a gate electrode which is arranged on the second insulating region and at least one well connection region for connecting the semiconductor region to a control voltage for tuning the capacitance, which has a higher dopant concentration than the semiconductor region and which has a second layer thickness greater than the first layer thickness Has.
  • the highly doped trough connection areas which extend to a relatively large depth in the semiconductor material, bring about a low series resistance of the integrated, tunable capacitance with a high variation ratio, that is to say with relatively large quotients of the maximum and minimum adjustable capacitance of the tunable capacitance.
  • the highly doped trough connection regions serve to connect the varactor according to the invention to a connection for supplying a tuning voltage for adjusting the capacitance of the varactor, while the gate electrode is preferably designed as a high-frequency connection.
  • the semiconductor body can have a substrate connection which can be connected to a reference potential connection or a means for supplying a bias voltage.
  • the series resistances of the varactor can be reduced further. There- In the case of, however, care must be taken to ensure that the extension of the trough connection region under the first insulating region does not extend below the second insulating region, which is preferably designed as a gate oxide region.
  • the well connection regions described with a high dopant concentration, which extend into the semiconductor body to a great depth, can be implemented, for example, in a BiCMOS production technology as so-called collector deep implantations instead of the source / drain regions usually provided for CMOS varactors.
  • the integrated, tunable capacitance is preferably of symmetrical design, that is to say with two first insulating regions each with two adjacent trough connection regions, each of which extends to a greater depth than the first insulating regions.
  • the first insulating regions border on the second insulating region and surround the trough-shaped semiconductor region of the first conductivity type.
  • the well connection regions according to the present principle are distinguished in that they reach a significantly greater depth of the doping regions in relation to source / drain regions.
  • a buried layer of the first conductivity type with the higher dopant concentration adjoins the at least one well connection region.
  • the quality of the tunable capacitance is further improved, since the series resistances are further reduced.
  • a still further improvement in the quality of the arrangement can be achieved in that the buried layer is arranged immediately below the at least one first insulating region.
  • the tuning range would be reduced by a buried layer directly below the first insulating layer.
  • the buried layer advantageously begins directly (in the vertical direction) adjacent to the maximally extended space charge zone. In any case, however, they preferably border on the tub connection areas, so they are not lower.
  • the trough-shaped semiconductor region below the gate electrode is enclosed by trough connection regions and the buried layer in cross section.
  • the at least one tub connection area is formed using bipolar manufacturing technology.
  • the trough connection areas can be designed, for example, as deep collector implants, produced in bipolar process step steps of a BiCMOS production.
  • the at least one well connection region has a common interface with the second insulating region and the semiconductor region under the gate electrode.
  • the tunable capacitance is preferably formed in a so-called finger structure with a plurality of gate electrode tracks running in parallel.
  • an area for connection to reference potential is provided which is of a second conductivity type and is highly doped and has a common interface with the second insulating area and the semiconductor area under the gate electrode.
  • the described direct connection also takes on reference potential with respect to the whole , of the tunable capacity occupied by the chip area takes up a small area or takes place only in relatively few places in the semiconductor.
  • the second insulating area has a third Layer thickness that is significantly smaller than the first layer thickness of the first insulating region.
  • the second insulating region is preferably formed as a so-called gate oxide layer in a CMOS manufacturing step.
  • the first insulating regions are preferably designed as so-called thick oxide regions, for example as a so-called shallow trench insulation, STI, in order to achieve an improved variation ratio.
  • FIG. 1 shows a cross section through an exemplary embodiment of a basic arrangement of a tunable capacitance according to the invention
  • FIG. 2 shows a cross section through an object developed with respect to FIG. 1 with a direct connection of the trough-shaped semiconductor region along the gate oxide to a trough connection region
  • FIG. 3 shows a schematic plan view of an object with cross sections according to FIGS. 1 and 2,
  • FIG. 4 shows a cross section through an object developed with respect to FIG. 1 with a direct connection to reference potential
  • FIG. 5 shows a schematic top view of a capacitance with a cross section according to FIG. 4,
  • FIG. 6 is a graph showing the quality of an exemplary capacitance according to the invention as a function of 4-> xi J
  • the buried layer 7 runs parallel to the gate oxide layer 4 along the active front side of the semiconductor body 1.
  • both the desired and the parasitic electrical replacement elements are shown in FIG. 1, which on the one hand show the series resistance of the varactor and on the other hand the ratio of the variable capacitance to the parasitic capacitances and thus that Determine the variation ratio of the capacity.
  • the variation ratio is defined as the quotient of the maximum and minimum adjustable capacitance value.
  • CHH denotes the adjustable space charge capacity
  • C ox the gate oxide capacity
  • C r edge capacities the overlap capacity.
  • the resistors Rg and R ⁇ _ to R4 determine the series resistance of the varactor which, together with the capacities, determines the quality of the varactor.
  • the quality is improved in that the resistors R3 and R are significantly reduced compared to a CMOS varactor due to the highly doped collector deep implantation regions 6.
  • the resistances R2 can be reduced in particular.
  • T Ai ⁇ 3 rH XI 4-1 J rö rö Cn 03 4-1 rH rö rö ß 4-1 u 4J CQ ⁇ rö -H ß 4-JH ⁇ TJ rö rH ⁇ CQ 4-> a rö ß ß CN ß TJ XI ⁇ ⁇ ⁇ -H ⁇ -H ⁇ rH Di - ß X rö -H ß rö Dl rö ⁇ ⁇ ⁇ rö ⁇ ß
  • P-doped area is to be used as trough-shaped area 2
  • the deep collector implantation areas and the buried layer are to be P + doped.
  • the described direct connections are then also to be provided with the opposite conductivity type with respect to the exemplary embodiments shown.

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Abstract

Es ist eine integrierte, abstimmbare Kapazität angegeben, bei der die Güte dadurch verbessert ist, daß anstelle von Source-/Drain-Gebieten hochdotierte Wannenanschlußgebiete (6) von großer Tiefe, beispielsweise als Kollektortiefimplantationsgebiete ausgebildet, vorgesehen sind. Hierdurch ist der Serienwiderstand der abstimmbaren Kapazität verringert. Die integrierte, abstimmbare Kapazität ist beispielsweise in integrierten, spannungsgesteuerten Oszillatorschaltungen anwendbar, bei denen eine hohe Güte gefordert ist.

Description

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her Güten anzustreben, den Serienwiderstand zur Kapazität möglichst klein zu machen.
Integrierte, abstimmbare Kapazitäten können in unterschiedli- chen Technologien und mit unterschiedlichem Aufbau hergestellt sein. Bekannt sind beispielsweise:
Als abstimmbare Kapazitäten ausgebildete Kapazitätsdioden, welche entweder als single-ended- oder als differenziell aus- gebildete Bauteile integriert sein können, vergleiche beispielsweise A.-S. Porret, T. Melly, C. C. Enz, E. A. Vittoz "Design of High-Q varactors for Low-Power ireless Applications Using a Standard CMOS Process", IEEE Journal of Solid- State Circuits, Vol. 35, No. 3, March 2000, pp . 337-345.
Weiterhin können die abstimmbaren Kapazitäten auch als NMOS- oder PMOS-Feldeffekttransistoren mit kurzgeschlossenen Sour- ce-/Drain-Gebieten, beispielsweise in N-Wannen ausgebildet sein, siehe beispielsweise P. Andreani , S. Mattisson, "On the Use of MOS Varactors in RF VCO's", IEEE Journal of Solid- State Circuits, Vol. 35, No. 6, June 2000, pp . 905-910.
Aus der Druckschrift von M. Tiebout, "A Fully Integrated 1.3 GHz VCO for GSM in 0.25 μm Standard CMOS with a Phasenoise of -142 dBc/Hz at 3 MHz Offset", European Microwave Week 2000, ist weiterhin ein VCO mit NMOS-Varaktoren bekannt.
Ein differentiell arbeitender PMOS-FET, ein NMOS-FET in einer n- anne sowie ein NMOS-FET in einer n- anne ohne verbundene Diffusionsgebiete sind aus der oben genannten Literaturstelle Porret et al bekannt .
Ein NMOS-Feldeffekttransistor gebildet in einer n-Wanne mit p+-Extraktionsgebieten ist in der Druckschrift F. Svelto et al : "A Three Terminal Varactor for RFIC's in Standard CMOS Technology", IEEE Transactions on Electron Devices, Band 47, Nr. 4, April 2000, Seiten 893-895 angegeben. In dem Aufsatz von J.N. Burghartz, M. Soyuer und K.A. Jenkins mit dem Titel "Integrated RF and Microwave Components in BiCMOS Technology", IEEE Transactions on Electron Devices, Vol. 43, No. 9, September 1996, sind PN-Dioden hergestellt in bipolarer Fertigungstechnik angegeben, die als Basis- Kollektor-Dioden arbeiten.
Schließlich ist in dem Aufsatz von Wallace Ming Yip Wong et al . "A Wide Tuning Range Gated Varactor", IEEE Journal of So- lid-State Circuits, Vol. 35, No. 5, May 2000, pp . 773-779 ein sogenannter Gated Varactor angegeben.
Von den genannten bisherigen Lösungen zur Bereitstellung ei- ner abstimmbaren Kapazität sind die als Gated Varaktor und als NMOS-Feldeffekttransistor in einer n-Wanne mit p+ Extraktionsgebieten gebildeten diejenigen mit dem bisher größtmöglichen Abstimmbereich. Dabei wird das Hochfrequenzsignal üblicherweise an den Gate-Anschluß angelegt und ein zweiter An- Schluß zum Zuführen der Abstimmspannung benutzt, je nach Ausführung .
Die gesamte, effektive Kapazität eines derartigen Bauelements hängt von seinem jeweiligen Betriebszustand, wie Inversion, Verarmung oder Akkumulation beziehungsweise Anreicherung, ab, und ist durch die Spannungen an den genannten Knoten bestimmt. Die im allgemeinen konstanten, parasitären Kapazitäten eines derartigen Bauteils gehen dabei im allgemeinen stets additiv ein.
In Inversion, wie auch in Akkumulation, ergibt sich die maximal erzielbare Kapazität als Summe von Gate-Oxid-Kapazität, bestimmt durch Gate-Fläche und Dicke der Gate-Oxid-Schicht, und aus den konstanten, parasitären Kapazitäten zwischen Gate und den Source- /Drain-Gebieten. Die minimal erzielbare Kapazität hingegen ergibt sich in Verarmung als Serienschaltung der Gate-Oxid-Kapazität und der Verarmungs- oder Depletion- Kapazität und parallel dazu den konstanten, parasitären Kapazitäten zwischen Gate und den Source-/Drain-Gebieten. Bei gegebener Gate-Fläche und gegebener Technologie, welche die Gate-Oxid-Schichtdicke bestimmt, kann eine Vergrößerung des Ab- Stimmbereichs folglich nur durch Verringerung der minimalen Kapazität und/oder der konstanten Kapazitäten erfolgen.
Um bei einer beispielsweisen Verwendung der abstimmbaren Kapazität in einem LC-VCO annehmbares Phasenrauschen des VCOs zu erhalten, ist es wünschenswert auch in dem LC-Kreis Serienwiderstände, wie oben erläutert, gering zu halten.
Hierfür werden, wie bei Hochfrequenztransistoren üblich, sogenannte Fingerstrukturen sowie Transistoren mit geringer Ga- te-Länge verwendet. Die parasitären Kapazitäten sind hingegen weitgehend unabhängig von der Gate-Länge. Lediglich der variable Teil der Kapazitäten sinkt mit der Gate-Länge. Je kleiner also die Gate-Länge, desto größer sind die parasitären Kapazitäten im Vergleich zu den variablen Kapazitäten. Zum Erzielen höherer Güten muß man daher bisher in Kauf nehmen, einen geringeren Abstimmbereich zu erhalten. Auch der Umkehrschluß gilt: Je größer die Gate-Länge ist, desto weniger fallen die parasitären Kapazitäten ins Gewicht und demnach ist ein größerer Abstimmbereich erzielbar. Eine größere Gate-Länge führt jedoch zu steigenden Serienwiderständen und damit zu einer schlechteren Güte.
Aufgabe der vorliegenden Erfindung ist es, eine integrierte, abstimmbare Kapazität anzugeben, welche einen großen Abstimm- bereich aufweist und bei der die Güte verbessert ist.
Erfindungsgemäß wird die Aufgabe gelöst mit einer integrierten, abstimmbaren Kapazität, aufweisend
- einen Halbleiterkörper, mit einem wannenförmig ausgebilde- ten Halbleitergebiet von einem ersten Leitfähigkeits-Typ, wobei der Halbleiterkörper von einem zweiten Leitfähigkeits-Typ ist, - zumindest ein erstes isolierendes Gebiet, das in den Halbleiterkörper eingebracht ist, eine gemeinsame Grenzfläche mit dem wannenförmig ausgebildeten Halbleitergebiet und eine erste Schichtdicke hat, - ein zweites isolierendes Gebiet, das eine gemeinsame Grenzfläche mit dem Halbleitergebiet und eine gemeinsame Grenzfläche mit dem ersten isolierenden Gebiet hat,
- eine Gate-Elektrode, die auf dem zweiten isolierenden Gebiet angeordnet ist, und - zumindest ein Wannenanschlußgebiet zum Anschluß des Halbleitergebiets an eine Steuerspannung zum Abstimmen der Kapazität, welches eine höhere Dotierstoffkonzentration als das Halbleitergebiet aufweist und welches eine zweite Schichtdicke größer als die erste Schichtdicke hat.
Die hoch dotierten Wannenanschlußgebiete, welche in eine verhältnismäßig große Tiefe im Halbleitermaterial reichen, bewirken einen geringen Serienwiderstand der integrierten, abstimmbaren Kapazität bei zugleich hohem Variationsverhältnis, das heißt bei verhältnismäßig großen Quotienten aus maximal und minimal einstellbarer Kapazität der abstimmbaren Kapazität.
Die hoch dotierten Wannenanschlußgebiete dienen zum Verbinden des erfindungsgemäßen Varaktors mit einem Anschluß zur Zuführung einer Abstimmspannung zum Einstellen der Kapazität des Varaktors, während die Gate-Elektrode bevorzugt als Hochfrequenz-Anschluß ausgebildet ist.
Der Halbleiterkörper kann einen Substratanschluß aufweisen, der mit einem Bezugspotentialanschluß oder einem Mittel zur Zuführung einer Vorspannung verbindbar ist.
Aufgrund von lateraler Ausdehnung der Wannenanschlußgebiete in einer Richtung parallel zur aktiven Vorderseite des Halbleiterkörpers unter das erste isolierende Gebiet können die Serienwiderstände des Varaktors weiter verringert werden. Da- bei ist jedoch darauf zu achten, daß die Ausdehnung des Wan- nenanschlußgebietes unter dem ersten isolierenden Gebiet entlang nicht unter das zweite isolierende Gebiet reicht, welches bevorzugt als Gate-Oxidgebiet ausgebildet ist.
Die beschriebenen Wannenanschlußgebiete mit hoher Dotierstoffkonzentration, welche in eine große Tiefe in den Halbleiterkörper hineinreichen, können beispielsweise in einer BiCMOS-Fertigungstechnik als sogenannte Kollektortiefimplan- tationen anstelle der üblicherweise bei CMOS-Varaktoren vorgesehenen Source-/Drain-Gebiete realisiert sein.
Bevorzugt ist die integrierte, abstimmbare Kapazität symmetrisch ausgebildet, das heißt mit je zwei ersten isolierenden Gebieten mit je zwei benachbarten Wannenanschlußgebieten, welche jeweils in eine größere Tiefe als die ersten isolierenden Gebiete reichen. Die ersten isolierenden Gebiete grenzen dabei an das zweite isolierende Gebiet und umgeben das wannenförmig ausgebildete Halbleitergebiet vom ersten Leitfä- higkeitstyp.
Die Wannenanschlußgebiete gemäß vorliegendem Prinzip zeichnen sich dadurch aus, daß sie im Verhältnis zu Source-/Drain- Gebieten eine deutlich größere Tiefe der Dotiergebiete errei- chen.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung grenzt eine vergrabene Schicht vom ersten Leitfähigkeitstyp mit der höheren Dotierstoffkonzentration an das zu- mindest eine Wannenanschlußgebiet an.
Mit einer vergrabenen Schicht, einem sogenannten Buried Lay- er, unterhalb des wannenförmig ausgebildeten Halbleitergebiets und angrenzend an das zumindest eine Wannenanschlußge- biet ist die Güte der abstimmbaren Kapazität weiter verbessert, da die Serienwiderstände weiter verringert sind. Eine noch weitere Verbesserung der Güte der Anordnung kann dadurch erreicht werden, daß die vergrabene Schicht unmittelbar unterhalb des zumindest einen ersten isolierenden Gebiets angeordnet ist. Sind jedoch die Dotierungsverhältnisse so, daß ohne die vergrabene Schicht die maximale Raumladunsgzone tiefer ist als die erste isolierende Schicht, so würde durch eine vergrabene Schicht direkt unterhalb der ersten isolierenden Schicht der Abstimmbereich verringert. Soll der Abstimmbereich nicht durch die vergrabene Schicht verringert werden bei etwas weniger stark verbesserter Güte, so beginnt die vergrabene Schicht vorteilhafterweise direkt (in vertikaler Richtung) angrenzend an die maximal ausgedehnte Raumladungszone. Jedoch grenzen sie in jedem Fall bevorzugt an die Wannenanschlußgebiete, liegen also nicht tiefer.
Bei symmetrischer Ausführung der abstimmbaren Kapazität ist im Querschnitt das wannenförmig ausgebildete Halbleitergebiet unterhalb der Gate-Elektrode von Wannenanschlußgebieten und vergrabener Schicht eingeschlossen.
In einer weiteren, bevorzugten Ausfuhrungsform der vorliegenden Erfindung ist das zumindest eine Wannenanschlußgebiet in bipolarer Fertigungstechnik gebildet.
Die Wannenanschlußgebiete können beispielsweise als Kollektortiefimplantationen, hergestellt in bipolaren Prozeßschrit- tenschritten einer BiCMOS-Fertigung, ausgebildet sein.
In einer weiteren, bevorzugten Ausfuhrungsform der vorliegenden Erfindung hat das zumindest eine Wannenanschlußgebiet je eine gemeinsame Grenzfläche mit dem zweiten isolierenden Gebiet und dem Halbleitergebiet unter der Gate-Elektrode.
Mit einer derartigen Direktanbindung der Wannenanschlußgebiete an das zweite isolierende Gebiet und das Halbleitergebiet direkt darunter ist eine weitere Verbesserung der Güte er- reicht. Betrachtet man jedoch die gesamte von der abstimmbaren Kapazität eingenommene Chipfläche, so nimmt die beschriebene Direktanbindung lediglich eine verhältnismäßig geringe Fläche ein, um eine unerwünschte Erhöhung der paraistären Ka- pazitäten zu vermeiden.
Die abstimmbare Kapazität ist, wie bei Feldeffekttransistoren für Hochfrequenzanwendungen üblich, bevorzugt in einer sogenannten Fingerstruktur mit mehreren, parallel verlaufenden Gate-Elektrodenbahnen ausgebildet.
In einer weiteren, bevorzugten Ausfuhrungsform der vorliegenden Erfindung ist ein Gebiet zum Anschluß an Bezugspotential vorgesehen, welches von einem zweiten Leitfähigkeitstyp sowie hochdotiert ist und je eine gemeinsame Grenzfläche mit dem zweiten isolierenden Gebiet und dem Halbleitergebiet unter der Gate-Elektrode hat.
Wie bei der bereits beschriebenen Direktanbindung der Wannen- anschlußgebiete an das wannenförmig ausgebildete Halbleitergebiet direkt entlang des Gate-Oxids beziehungsweise des zweiten isolierenden Gebiets durch Weglassen des ersten isolierenden Gebiets an wenigen Stellen der abstimmbaren Kapazität nimmt auch die beschriebene Direktanbindung an Bezugspo- tential bezüglich der gesamten, von der abstimmbaren Kapazität eingenommenen Chipfläche eine geringe Fläche ein beziehungsweise erfolgt nur an verhältnismäßig wenigen Stellen im Halbleiter.
Mit der beschriebenen Direktanbindung an Bezugspotential mittels eines hochdotierten Gebietes vom entgegengesetzten Leitf higkeitstyp bezüglich des wannenförmig ausgebildeten Halbleitergebiets kann eine noch weitere Verbesserung der Güte erzielt werden.
In einer weiteren, bevorzugten Ausfuhrungsform der vorliegenden Erfindung hat das zweite isolierende Gebiet eine dritte Schichtdicke, die deutlich kleiner als die erste Schichtdicke des ersten isolierenden Gebiets ist. Das zweite isolierende Gebiet ist bevorzugt als sogenannte Gate-Oxidschicht in einem CMOS-Fertigungsschritt gebildet. Die ersten isolierenden Ge- biete hingegen sind bevorzugt als sogenannte Dickoxidgebiete ausgebildet, beispielsweise als sogenanntes Shallow Trench Insulation, STI , zur Erzielung eines verbesserten Variationsverhältnisses .
Weitere Einzelheiten der Erfindung sind Gegenstand der Unteransprüche. Die Erfindung wird nachfolgend an mehreren Aus- führungsbeispielen anhand der Zeichnungen näher erläutert.
Es zeigen:
Figur 1 einen Querschnitt durch ein Ausführungsbeispiel einer prinzipiellen Anordnung einer erfindungsgemäßen abstimmbaren Kapazität,
Figur 2 einen Querschnitt durch einen bezüglich Figur 1 weitergebildeten Gegenstand mit Direktanbindung des wannenförmig ausgebildeten Halbleitergebiets entlang des Gateoxids an ein Wannenanschlußgebiet,
Figur 3 eine schematische Draufsicht auf einen Gegenstand mit Querschnitten gemäß Figuren 1 und 2,
Figur 4 einen Querschnitt durch einen bezüglich Figur 1 weitergebildeten Gegenstand mit Direktanbindung an Bezugspotential und
Figur 5 eine schematische Draufsicht auf eine Kapazität mit einem Querschnitt gemäß Figur 4,
Figur 6 anhand eines Schaubilds den Verlauf Güte einer beispielhaften erfindungsgemäßen Kapazität in Abhän- 4-> xi J
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sollten sie in jedem Fall an die Wannenanschlußgebiete 6 grenzen, also nicht tiefer liegen.
Die vergrabene Schicht 7 verläuft parallel zur Gateoxid- Schicht 4 entlang der aktiven Vorderseite des Halbleiterkörpers 1.
Zum besseren Verständnis der elektrischen Verhältnisse in der integrierten abstimmbaren Kapazität sind sowohl die gewünsch- ten als auch die parasitären elektrischen Ersatzelemente in Figur 1 eingezeichnet, welche zum einen den Serienwiderstand des Varaktors und zum anderen das Verhältnis der veränderbaren Kapazität zu den parasitären Kapazitäten und damit das Variationsverhältnis der Kapazität bestimmen. Das Variations- Verhältnis ist dabei definiert als Quotient aus maximal und minimal einstellbarem Kapazitätswert.
Im einzelnen bezeichnen CHH die einstellbare Raumladungskapazität, Cox die Gateoxidkapazität, Cr Randkapazitäten und Cu die Überlappungskapazität. Die Widerstände Rg und Rι_ bis R4 bestimmen den auftretenden Serienwiderstand des Varaktors, der zusammen mit den Kapazitäten die Güte desselben festlegt.
Um ein großes Variationsverhältnis zu Erhalten, ist es wün- sehenswert, einen großen Variationsbereich der Raumladungskapazität C-jd zu erhalten bei zugleich geringen, im allgemeinen festen Kapazitäten Cr und Cu. Zur Erhöhung der Güte ist ein möglichst geringer Serienwiderstand wünschenswert.
Bei vorliegender Anordnung ist die Güte dadurch verbessert, daß die Widerstände R3 und R aufgrund der hoch dotierten Kollektortiefimplantationsgebiete 6 im Vergleich zu einem CMOS-Varaktor deutlich verringert sind. Mit der vergrabenen Schicht 7, welche ebenfalls hoch dotiert ist, können zusätz- lieh vor allem die Widerstände R2 verringert werden. PQ l 4-) 4->
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daß mit vorliegendem Gegenstand die minimale Güte bei geringer Wannenspannung von 16 auf 34 und bei hoher Wannenspannung von 67 auf 145 verbessert werden konnte.
Die Güte der abstimmbaren Kapazität berechnet sich dabei aus der Serienschaltung der variablen Kapazität C sowie eventuell vorhandener Serienwiderstände R mit der Formel Q = 1 / ωRC mit ω = Betriebs-Kreisfrequenz und Q = Güte.
Anstelle der gezeigten Ausführungsbeispiele mit P-Substrat und N-Wanne sowie N+ Kollektortiefimplantationsgebiete kann vorliegendes Prinzip selbstverständlich auch auf Fertigungsprozesse mit N-Substrat übertragen werden. Dabei ist P- dotiertes Gebiet als wannenförmiges Gebiet 2 zu verwenden, während die Kollektortiefimplantationsgebiete sowie die vergrabene Schicht P+ dotiert auszuführen sind. Die beschriebenen Direktanbindungen sind dann ebenfalls mit umgekehrtem Leitfähigkeitstyp bezüglich der gezeigten Ausführungsbeispiele vorzusehen.
Bezugszeichenliste
1 P-Substrat
2 N-Wanne 3 Dickoxid, STI
4 Gateoxid
5 Gate-Elektrode
6 N+ Wannenanschlußgebiet
7 N+ Buried Layer 8 Bezugspotential-Anschlußgebiet
9 Güte
10 Güte A Dicke B Dicke D Dicke
Cox Gateoxid-Kapazität
Cjd Raumladungskapazität
Cr Randkapazität
Cü Überlappungskapazität Rx Widerstand
R2 Widerstand
R3 Widerstand
R4 Widerstand
RG Widerstand

Claims

Patentansprüche
1. Integrierte, abstimmbare Kapazität, aufweisend
- einen Halbleiterkörper (1), mit einem wannenförmig ausge- bildeten Halbleitergebiet (2) von einem ersten Leitfähigkeitstyp (N) , wobei der Halbleiterkörper (1) von einem zweiten Leitfähigkeitstyp (P) ist,
- zumindest ein erstes isolierendes Gebiet (3), das in den Halbleiterkörper (1) eingebracht ist, eine gemeinsame Grenzfläche mit dem wannenförmig ausgebildeten Halbleitergebiet (2) und eine erste Schichtdicke (A) hat,
- ein zweites isolierendes Gebiet (4), das eine gemeinsame Grenzfläche mit dem Halbleitergebiet (2) und eine gemeinsame Grenzfläche mit dem ersten isolierenden Gebiet (3) hat, - eine Steuer-Elektrode (5) , die auf dem zweiten isolierenden Gebiet (4) angeordnet ist, und
- zumindest ein Wannenanschlußgebiet (6) zum Anschluß des Halbleitergebiets (2) an eine SteuerSpannung zum Abstimmen der Kapazität, welches eine höhere Dotierstoffkonzentration (N+) als das Halbleitergebiet (2) aufweist und welches eine zweite Schichtdicke (B) größer als die erste Schichtdicke (A) hat .
2. Kapazität nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß eine vergrabene Schicht (7) vom ersten Leitfähigkeitstyp (N) mit der höheren Dotierstoffkonzentration (N+) vorgesehen ist, welche an das zumindest eine Wannenanschlußgebiet (6) angrenzt .
3. Kapazität nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß das zumindest eine Wannenanschlußgebiet (6) in bipolarer Fertigungstechnik gebildet ist.
4. Kapazität nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß das zumindest eine Wannenanschlußgebiet (6) je eine gemeinsame Grenzfläche mit dem zweiten isolierenden Gebiet (4) und dem Halbleitergebiet (2) unter der Steuer-Elektrode (5) hat.
5. Kapazität nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß ein Gebiet zum Anschluß an Bezugspotential (8) vorgesehen ist, welches von dem zweiten Leitfähigkeitstyp (P) sowie hochdotiert (P+) ist und je eine gemeinsame Grenzfläche mit dem zweiten isolierenden Gebiet (4) und dem Halbleitergebiet (2) unter der Steuer-Elektrode (5) hat.
6. Kapazität nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß das zweite isolierende Gebiet (4) eine dritte Schichtdik- ke (D) hat, die kleiner als die erste Schichtdicke (A) des ersten isolierenden Gebiets (3) ist.
7. Kapazität nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß das erste isolierende Gebiet (3) ein Shallow-Trench- Insulation-Gebiet ist.
8. Kapazität nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß das zweite isolierende Gebiet (4) eine Oxidschicht ist.
9. Kapazität nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, daß die Steuer-Elektrode (5) mittels einer polykristallinen Schicht gebildet ist.
PCT/DE2002/001993 2001-05-29 2002-05-29 Integrierte, abstimmbare kapazität WO2002097899A2 (de)

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