DE10136740A1 - Integriertes, induktives Bauelement - Google Patents
Integriertes, induktives BauelementInfo
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Abstract
Es ist ein integriertes, induktives Bauelement angegeben mit einer spiralförmigen Metallbahn (1), die oberhalb eines Halbleiterkörpers (3) angeordnet ist. Gemäß dem vorliegenden Prinzip sind im Halbleiterkörper (3) unterhalb der Spule (1) wannenförmige Gebiete (8) vorgesehen, welche bezüglich des Substrats (3) entgegengesetzte Leitfähigkeit (n) bei geringer Dotierung haben. Hierdurch können durch Bildung von Raumladungszonen (10) eine Verringerung der parasitären Kapazität zum Substrat (3) und eine Verringerung der Wirbelströme im Substrat (3) erzielt werden. Die vorliegende Anordnung ist kostengünstig, beispielsweise in CMOS-Fertigungstechnik herstellbar und vorteilhaft bei Hochfrequenzanwendungen wie spannungsgesteuerten Oszillatoren oder rauscharmen Verstärkern einsetzbar.
Description
Die vorliegende Erfindung betrifft ein integriertes, indukti
ves Bauelement.
Integrierte Spulen sind bei verschiedenen integrierten Schal
tungen erforderlich, beispielsweise bei spannungsgesteuerten
Oszillatoren, rauscharmen Verstärkern etc.
Integrierte Spulen werden beispielsweise in einer Metallisie
rungsebene innerhalb einer Oxidschicht angeordnet und so auf
ein Substrat aufgebracht. Bei derartigen integrierten Spulen
besteht jedoch das Problem, daß sich hochfrequente Ströme im
Substrat unterhalb der Spule ausbreiten können, welche durch
eine kapazitive Kopplung zwischen den die Spule bildenden Me
tallbahnen und dem Substrat über die dazwischen befindliche
isolierende Schicht gebildet sind. Ein weiteres Problem be
steht in der Induktion von Wirbelströmen, die vom Magnetfeld
der Spule verursacht sind, in das Substrat.
Zur Reduzierung der Wirbelstrom-Effekte oder der beschriebe
nen kapazitiven Kopplungen sind verschiedene Lösungsansätze
bekannt:
In dem Dokument C. P. Yue and S. S. Wong, "On-Chip Spiral In ductors With Patterned Ground Shields for Si-based RF ICs", IEEE JSSC, Vol. 33, No. 5, May 1998, pp. 743-752, sind zur Vermeidung oben genannter Effekte sogenannte ground shields angegeben, welche beispielsweise aus Aluminium oder Polysili zium bestehen. Dabei können derartige ground shields entweder durchgängig oder mit Mustern versehen sein.
In der Druckschrift M. Park et al., "High Q Microwave Induc tors In CMOS-Double Metal Technology And Its Substrate Bias Effects For 2 GHz RF ICs Application", IEDM, 1997, pp. 59-62, sind im Halbleiterkörper rund um das Spulengebiet n+- dotierte Gebiete vorgesehen. Ziel ist es, durch Anlegen einer Spannung an die n+ Gebiete im Substrat eine Raumladungszone zu erhalten, die sich unter die Spulenwindungen ausdehnt. Dies erfordert jedoch wesentlich niedrigere Dotierungen und/oder höhere Spannungen, als in Standard CMOS- oder BiCMOS-Halbleitertechnik zur Verfügung stehen.
In der Druckschrift J. N. Burghartz et al., "Novel Substrate Contact Structure for High-Q Silicon Integrated Spiral Induc tors", IEDM, 1997, pp. 55-58, sind nahe der Spule zusätzli che Substratkontakte vorgesehen.
In der Druckschrift H. B. Erzgräber et al., "A Novel Buried Oxide Isolation for Monolithic RF Inductors On Silicon", IEDM, 1998, pp. 535-539, sind vergrabene Oxid-Schichten zur Isolation unterhalb der Spule angeordnet. In Standard-CMOS- oder BiCMOS-Herstellungsverfahren sind derartige Gebiete je doch nicht herstellbar.
In der Druckschrift H. Jiang et al., "Electromagnetically Shielded High-Q CMOS-Compatible Copper Inductors", ISSCC, 2000, pp. 330-331, wird das Substrat unterhalb der spulen förmigen Induktivität weggeätzt. Auch dies ist in Standard- CMOS- beziehungsweise BiCMOS-Herstellungsverfahren nicht mög lich.
In der Druckschrift J. N. Burghartz, "Process in RF Inductors On Silicon-Understanding Substrate Losses", IEDM, 1998, pp. 523-526, ist ebenfalls ein sogenanntes Ground Shield unter halb der spiralförmigen Induktivität vorgesehen. Dabei ist eine Metallschicht mit verschiedenen Mustern als Ground Shield eingesetzt. Ein Silizium-Substrat kann dabei entweder auf eine elektrische Metallplatte oder einen verlustfreien Quartz aufgebracht werden.
In dem Dokument C. P. Yue and S. S. Wong, "On-Chip Spiral In ductors With Patterned Ground Shields for Si-based RF ICs", IEEE JSSC, Vol. 33, No. 5, May 1998, pp. 743-752, sind zur Vermeidung oben genannter Effekte sogenannte ground shields angegeben, welche beispielsweise aus Aluminium oder Polysili zium bestehen. Dabei können derartige ground shields entweder durchgängig oder mit Mustern versehen sein.
In der Druckschrift M. Park et al., "High Q Microwave Induc tors In CMOS-Double Metal Technology And Its Substrate Bias Effects For 2 GHz RF ICs Application", IEDM, 1997, pp. 59-62, sind im Halbleiterkörper rund um das Spulengebiet n+- dotierte Gebiete vorgesehen. Ziel ist es, durch Anlegen einer Spannung an die n+ Gebiete im Substrat eine Raumladungszone zu erhalten, die sich unter die Spulenwindungen ausdehnt. Dies erfordert jedoch wesentlich niedrigere Dotierungen und/oder höhere Spannungen, als in Standard CMOS- oder BiCMOS-Halbleitertechnik zur Verfügung stehen.
In der Druckschrift J. N. Burghartz et al., "Novel Substrate Contact Structure for High-Q Silicon Integrated Spiral Induc tors", IEDM, 1997, pp. 55-58, sind nahe der Spule zusätzli che Substratkontakte vorgesehen.
In der Druckschrift H. B. Erzgräber et al., "A Novel Buried Oxide Isolation for Monolithic RF Inductors On Silicon", IEDM, 1998, pp. 535-539, sind vergrabene Oxid-Schichten zur Isolation unterhalb der Spule angeordnet. In Standard-CMOS- oder BiCMOS-Herstellungsverfahren sind derartige Gebiete je doch nicht herstellbar.
In der Druckschrift H. Jiang et al., "Electromagnetically Shielded High-Q CMOS-Compatible Copper Inductors", ISSCC, 2000, pp. 330-331, wird das Substrat unterhalb der spulen förmigen Induktivität weggeätzt. Auch dies ist in Standard- CMOS- beziehungsweise BiCMOS-Herstellungsverfahren nicht mög lich.
In der Druckschrift J. N. Burghartz, "Process in RF Inductors On Silicon-Understanding Substrate Losses", IEDM, 1998, pp. 523-526, ist ebenfalls ein sogenanntes Ground Shield unter halb der spiralförmigen Induktivität vorgesehen. Dabei ist eine Metallschicht mit verschiedenen Mustern als Ground Shield eingesetzt. Ein Silizium-Substrat kann dabei entweder auf eine elektrische Metallplatte oder einen verlustfreien Quartz aufgebracht werden.
Hierbei werden zwar Wirbelströme reduziert, jedoch parasitäre
Kapazitäten vergrößert.
Schließlich zeigt die Druckschrift T. Yoshitomi et al., "On-
Chip Spiral Inductors with Diffused Shields Using Channel-
Stop Implant", IEDM, 1998, pp. 540-543, eine hochdotierte,
aber dünne und deshalb hochohmige Schicht unterhalb des Fel
doxids im Substrat unter der Spule.
Die genannten Bauelemente sind zum Teil nicht in Standard
CMOS- oder BiCMOS-Halbleitertechnik herstellbar. Außerdem
führen Maßnahmen zur Verringerung der Wirbelströme oft zu hö
heren parasitären Kapazitäten.
Aufgabe der vorliegenden Erfindung ist es, ein integriertes,
induktives Bauelement anzugeben, welches in einem Standard-
CMOS-Verfahren herstellbar ist und eine hohe Güte, eine ge
ringe kapazitive Kopplung zwischen Metallbahnen und Substrat
sowie eine verringerte Induktion von Wirbelströmen aufweist.
Erfindungsgemäß wird die Aufgabe gelöst durch ein integrier
tes, induktives Bauelement, aufweisend
- - einen Halbleiterkörper, der von einem ersten Leitfähig keitstyp sowie gering dotiert ist,
- - eine oberhalb des Halbleiterkörpers angeordnete Leiterbahn mit einem Leiterverlauf, der eine induktive Wirkung hat, und
- - zumindest ein Gebiet von einem zweiten Leitfähigkeitstyp, welches in den Halbleiterkörper eingebracht und ebenfalls gering dotiert ist, und welches unterhalb eines von der Leiterbahn eingenommenen Gebiets angeordnet ist.
Gemäß dem vorliegenden Prinzip kann durch Beaufschlagen der
Anordnung mit geeigneten Spannungen die Ausbildung einer
Raumladungszone um das zumindest eine Gebiet vom zweiten
Leitfähigkeitstyp herum erzielt werden, welche eine Ladungs
trägerverarmung im Halbleiterkörper unterhalb der Leiterbahn,
die induktive Eigenschaften hat, bewirkt. Je größer die Raum
ladungszone und je höher der Grad der Verarmung an Ladungs
trägern, desto geringer wird die parasitäre Kapazität der In
duktivität zum Substrat. Durch die verringerte parasitäre Ka
pazität nimmt auch der kapazitiv induzierte Strom im Sub
strat, das heißt im Halbleiterkörper ab, da sich der Abstand
zwischen der Induktivität, beispielsweise gebildet als Metal
lisierungsschicht in Spiralform, und dem Substratbereich, in
dem sich bewegliche Ladungsträger befinden, deutlich vergrö
ßert. Die beweglichen Ladungsträger sind dabei entscheidend
für die Kleinsignalkapazität. Die parasitäre Kapazität zum
Substrat nimmt ihren minimalen Wert bei völliger Verarmung
des Halbleiterkörpers unterhalb der Induktivität an. Der Ab
stand zwischen der Spule und dem leitfähigen Substratbereich,
in dem sich noch bewegliche Ladungsträger befinden, vergrö
ßert sich demnach um die Tiefe des zumindest einen Gebietes
zuzüglich der Raumladungszone, die sich unterhalb dieses zu
mindest einen Gebietes vom zweiten Leitfähigkeitstyp ausbil
det.
Neben der Verringerung der parasitären Kapazität, wie be
schrieben, werden auch induktiv induzierte Wirbelströme mit
dem beschriebenen integrierten, induktiven Bauelement verrin
gert. Sperrschichtkapazitäten zwischen dem zumindest einen
Gebiet vom zweiten Leitfähigkeitstyp und dem Halbleiterkörper
vom ersten Leitfähigkeitstyp verringern den induktiv indu
zierten Wirbelstromfluß. Verbleibende Wirbelströme werden von
der Oberfläche des Halbleiterkörpers, nämlich der Hauptseite,
auf der die Induktivität angeordnet ist, in das Gebiet unter
halb der Raumladungszonen gedrängt. Dabei wirkt sich zusätz
lich in vorteilhafter Weise aus, daß in der größeren Tiefe im
Halbleiterkörper auch das Wirbelströme verursachende Magnet
feld der stromdurchflossenen Induktivität geringer ist als an
der Oberfläche des Halbleiterkörpers.
Die frequenzabhängigen Eigenschaften der Spule, beispielswei
se deren Resonanzfrequenz, die Frequenz bei maximaler Güte,
die maximale Güte selbst et cetera, ergeben sich aus der In
duktivität des Bauelements sowie aller auftretender Wider
stände und Kapazitäten. Mit dem beschriebenen, zumindest ei
nen Gebiet vom zweiten Leitfähigkeitstyp ist es möglich, die
frequenzabhängigen Eigenschaften des Bauelements in gewünsch
ter Weise zu beeinflussen. Dies ermöglicht anwendungsabhängi
ge Anpassungsverfahren des Bauelements beim Entwurf inte
grierter Schaltungen.
Insgesamt kann sich eine höhere, maximale erreichbare Güte
ergeben, die zudem einstellbar ist. Hierdurch können mit dem
beschriebenen, induktiven Bauelement integrierte Schaltungen
mit deutlichen verbessertem Rauschverhalten aufgebaut werden,
beispielsweise spannungsgesteuerte Oszillatoren (VCO, Volta
ge-Controlled Oscillators), rauscharme Verstärker (LNA, Low-
Noise Amplifier), und andere Hochfrequenzschaltungen. In
Standard-CMOS(Complementary Metal Oxide Semiconductor)- sowie
Standard-BiCMOS(Bipolar-CMOS)-Herstellungsverfahren sind zur
Herstellung des beschriebenen, integrierten induktiven Bau
elementes keine zusätzlichen Prozeßschritte erforderlich, so
daß das integrierte, induktive Bauelement gemäß dem vorlie
genden Prinzip in einfacher Weise und kostengünstig in Mas
senherstellungsverfahren produziert werden kann.
In einer bevorzugten Ausführungsform der vorliegenden Erfin
dung weist das zumindest eine Gebiet vom zweiten Leitfähig
keitstyp einen Anschluß zum Zuführen einer Steuerspannung
auf, in deren Abhängigkeit sich eine Verarmungszone unterhalb
der Induktivität ausbildet.
Das Anlegen einer Steuerspannung ermöglicht eine gezielte Be
einflussung der Ausbildung der Raumladungszone zur Verarmung
des Gebiets unterhalb der Spule und das Ausräumen desselben
von beweglichen Ladungsträgern gemäß dem beschriebenen Prin
zip in gewünschter Weise. Da sich mit Hilfe der veränderli
chen Spannung des zumindest einen Gebiets vom zweiten Leitfä
higkeitstyp die parasitäre Kapazität sowie der Substratwiderstand,
beziehungsweise der Widerstand des Halbleiterkörpers,
und gegebenenfalls auch der frequenzabhängige Induktivitäts
wert selbst gezielt beeinflussen lassen, können auch die fre
quenzabhängigen Eigenschaften der Spule in gewünschter Weise
beeinflußt werden.
Die Ausbreitung einer Raumladungszone in Abhängigkeit von der
am Gebiet vom zweiten Leitfähigkeitstyp anliegenden Steuer
spannung hängt weiterhin vom Dotierungsprofil der Vordotie
rung des Halbleiterkörpers ab.
In einer weiteren, bevorzugten Ausführungsform der vorliegen
den Erfindung ist das zumindest eine Gebiet vom zweiten Leit
fähigkeitstyp ein wannenförmiges Gebiet.
In CMOS- sowie BiCMOS-Herstellungstechniken sind Wannen-
Gebiete, welche eine verhältnismäßig geringe Dotierung auf
weisen, besonders einfach herstellbar.
Die Wannen-Gebiete sind bevorzugt schmal ausgeführt.
Die Wannen sind bevorzugt niedrig dotiert.
Der Halbleiterkörper selbst ist ebenfalls bevorzugt niedrig
dotiert.
Es sind bevorzugt mehrere Gebiete vom zweiten Leitfähigkeits
typ vorgesehen, welche wannenförmig ausgebildet sein können.
Der Abstand zwischen den mehreren Gebieten vom zweiten Leit
fähigkeitstyp ist bevorzugt so eingestellt, daß er nicht grö
ßer als die doppelte Breite der Ausdehnung der Verarmungszone
um das Gebiet bei maximal einstellbarer, angelegter Steuer
spannung ist.
In einer weiteren, bevorzugten Ausführungsform der vorliegen
den Erfindung ist eine Vielzahl langgestreckter, parallel zueinander
angeordneter Gebiete vom zweiten Leitfähigkeitstyp
vorgesehen, welche im Halbleiterkörper unterhalb der Indukti
vität angeordnet sind.
Mit der Vielzahl langgestreckter, parallel zueinander ange
ordneter Gebiete vom zweiten Leitfähigkeitstyp ist in einfa
cher Weise eine völlige Verarmung des Halbleiterkörpers zwi
schen den Gebieten vom zweiten Leitfähigkeitstyp unterhalb
der Induktivität ermöglicht.
Die parallelen Gebiete können bevorzugt elektrisch miteinan
der verbunden sein.
Ein Anschluß der Steuerspannung erfolgt bevorzugt außerhalb
des direkt unterhalb der Leiterbahn mit induktiver Wirkung
befindlichen Halbleiter-Gebietes.
Anstelle der parallelen Anordnung können auch andere Struktu
ren des oder der Gebiete vom zweiten Leitfähigkeitstyp einge
setzt sein, beispielsweise eine sternförmige Anordnung.
In einer weiteren, bevorzugten Ausführungsform der vorliegen
den Erfindung ist das zumindest eine Gebiet vom zweiten Leit
fähigkeitstyp so im Halbleiterkörper angeordnet, daß in Ab
hängigkeit von einer angelegten Spannung an dieses Gebiet der
unterhalb der Induktivität angeordnete Teil des Halbleiter
körpers zwischen den Gebieten vom zweiten Leitfähigkeitstyp
vollständig von beweglichen Ladungsträgern verarmt ist.
Die Verarmung des Halbleiterkörpers erstreckt sich zumindest
teilweise auch auf die Gebiete vom zweiten Leitfähigkeitstyp.
Die Gebiete vom zweiten Leitfähigkeitstyp sind nicht notwen
digerweise genau unterhalb von Metallbahnen angeordnet, wel
che das induktive Bauelement bilden.
In einer weiteren, bevorzugen Ausführungsform der vorliegen
den Erfindung ist die Induktivität spulenförmig ausgebildet.
In einer weiteren, bevorzugten Ausführungsform der vorliegen
den Erfindung ist zwischen Induktivität und Halbleiterkörper
eine isolierende Schicht vorgesehen.
Die isolierende Schicht kann bevorzugt als Oxidschicht ausge
bildet sein, welche die Induktivität umgibt, die üblicherwei
se mit spiralförmig angeordneten Metallbahnen gebildet ist.
Weitere Einzelheiten der Erfindung sind Gegenstand der Un
teransprüche.
Die Erfindung wird nachfolgend anhand eines Ausführungsbei
spiels anhand der Zeichnungen näher erläutert.
Es zeigen:
Fig. 1 eine spulenförmige, integrierte Induktivität in ei
ner Draufsicht in einer vereinfachten Darstellung,
Fig. 2 das vereinfachte, elektrische Ersatzschaltbild ei
ner integrierten Induktivität in einem Querschnitt,
Fig. 3 ein Ausführungsbeispiel des vorliegenden Prinzips
mit n-dotierten Wannen in einem Querschnitt,
Fig. 4 den Gegenstand gemäß Fig. 3 in Verarmung,
Fig. 5 eine Draufsicht auf einen Gegenstand mit einem Sub
strat gemäß Fig. 3 und einer Spule gemäß Fig. 1
gemäß dem vorliegenden Prinzip,
Fig. 6 ein bezüglich Fig. 2 vereinfachtes Ersatzschalt
bild einer Spule über einem Substrat, und
Fig. 7 das vereinfachte, elektrische Ersatzschaltbild ei
ner Anordnung gemäß dem vorliegenden Prinzip anhand
eines Querschnitts gemäß Fig. 5.
Fig. 1 zeigt ein integriertes, spulenförmig ausgebildetes
Element in einer Draufsicht. Dabei ist die Spule mit einer
Metallbahn 1 ausgebildet, welche im vorliegenden, vereinfach
ten Beispiel mit lediglich zwei Windungen dargestellt ist.
Eine derartige Induktivität ist üblicherweise auf einem nicht
eingezeichneten Substrat und in einer Oxidschicht angeordnet.
Die Metallbahnen, wie sie in Fig. 1 in einer Draufsicht ge
zeigt sind, sind üblicherweise in zumindest einer Metallisie
rungsebene gebildet.
Fig. 2 zeigt den in einer isolierenden Schicht 2 angeordne
ten Gegenstand gemäß Stand der Technik von Fig. 1, der hier
zusätzlich auf einem Substrat 3 angeordnet ist, in einem
Querschnitt.
Dabei ist im Einzelnen die Spule 1 gemäß Fig. 1 in einem
Isolator 2 eingebettet, welcher auf einem Halbleitersubstrat
3 aufgebracht ist.
Gemäß dem vereinfachten elektrischen Ersatzschaltbild der be
schriebenen Anordnung von Fig. 2 ist die Spule 1 mit einer
Induktivität 4, die mit einem parasitären Serienwiderstand 5
gekoppelt ist, eingezeichnet. Zwischen den beiden Anschlüssen
der Spule 1 und einem Bezugspotentialanschluß ist jeweils ei
ne Serienschaltung aus einer parasitären Kapazität 6 und ei
nem Substratwiderstand 7 gebildet. Die parasitäre Kapazität 6
beschreibt die parasitäre Kapazität zwischen den Metallbahnen
der Spule 1 und dem Substrat 3 und ist bestimmt durch die
Fläche der Metallbahnen 1 und durch ihren Abstand zum Sub
strat 3. Der Substratwiderstand 7 beschreibt die Verluste im
Substrat oder Halbleiterkörper 3 durch kapazitive Kopplung.
Die parasitäre Kapazität 6 bewirkt bei Wechselströmen durch
die Spule 1 im Betrieb hochfrequente Ströme, die im Substrat
3 fließen. Zusätzlich werden induktiv vom Magnetfeld der Spu
le 1 Wirbelströme im Substrat induziert.
Fig. 3 zeigt ein Substrat 3, welches gering p-vordotiert
ist, mit gemäß dem vorliegenden Prinzip in den Halbleiterkör
per 3 eingebrachten, gering n-dotierten Wannengebieten 8, die
an die Vorderseite 9 des Halbleiterkörpers 3 angrenzen.
Die Dimensionierung der n-Wannen 8 hängt von der maximal mög
lichen Steuerspannung sowie dem Dotierungsprofil des Halblei
terkörpers 3 und der Dotierung der Wannen 8 selbst ab. Die
Tiefe sowie die technologisch minimal mögliche Breite ist be
stimmt durch den Herstellungsprozeß.
Die tatsächlich verwendete Breite ist bevorzugt nicht größer
als die doppelte, maximale Ausdehnung der Raumladungszone,
die sich innerhalb der Wannen 8 ausbildet, so daß es möglich
ist, daß auch die Raumladungszonen innerhalb der Wannen 8 zu
sammenwachsen.
Der Abstand der Wannen 8 voneinander ist so zu wählen, daß
Raumladungszonen, die sich um die Wannen 8 herum ausbilden,
in Abhängigkeit von der anlegbaren Spannung zusammenwachsen
können. Die Tiefe der Wannen 8 in den Halbleiterkörper 3 hin
ein bewirkt mit zunehmender Tiefe eine verbesserte Reduzie
rung der parasitären Kapazitäten einer auf den Halbleiterkör
per 3 auf einer Vorderseite 9 beispielsweise in einer Oxid
schicht anzubringenden Spule, die hier nicht eingezeichnet
ist.
Die in Fig. 3 nicht eingezeichnete Spule 1 ist durch eine
Oxidschicht 2, ebenfalls nicht eingezeichnet, vom Halbleiter
körper 3 und den Wannen 8 beabstandet.
Weiterhin zeigt Fig. 3 ein Wannenanschlußgebiet 12, welches
vom zweiten Leitfähigkeitstyp n ist, jedoch von höherer Do
tierstoffkonzentration als die Wanne 8. Das Wannenanschlußgebiet
12 ist in der Wanne 8 eingebettet und grenzt an die Vor
derseite 9 des Substrats 3 an. Das Wannenanschlußgebiet dient
zum Kontaktieren der Wannen 8 zum Anlegen einer Steuerspan
nung an die Wannengebiete 8. Die Wannen 8 sind bevorzugt mit
einander verbunden.
Die Verbindung der Wannen 8 miteinander, die Wannenanschluß
gebiete 12 und deren elektrischer Anschluß sind bevorzugt au
ßerhalb desjenigen Gebietes angeordnet, welches sich direkt
unterhalb der induktiv wirkenden Metallbahn 1 befindet.
Die Dotierung der Wannengebiete 8 hängt von dem verwendeten
Fertigungsprozeß und der verwendeten Integrationstechnik ab.
Bevorzugt sind die Wannengebiete 8 mit einer Dotierstoffkon
zentration vordotiert, die den im jeweiligen Fertigungsprozeß
verwendeten Dotierungszahlen zur Bildung von Wannengebieten
für Transistoren, bevorzugt Feldeffekttransistoren, verwendet
wird.
Im Verhältnis dazu sind die Source-/Drain-Gebiete zur Bildung
von Transistoren bei der jeweiligen Fertigungstechnik hoch
dotiert und von geringer Tiefe.
Fig. 4 zeigt die Anordnung von Fig. 3 mit dem Halbleiter
körper 3, der als p-Substrat ausgebildet ist, mit der Vorder
seite 9 und den im Halbleiterkörper 3 angeordneten Gebieten
von einem zweiten Leitfähigkeitstyp 8, die als n-Wannen 8
ausgebildet sind. Weiterhin ist in Fig. 4 um jede n-Wanne 8
eine Raumladungszone 10 eingezeichnet, welche sowohl in das
p-Substrat des Halbleiterkörpers 3, als auch in das n-
dotierte Wannengebiet 8 selbst hineinreicht.
Die Ausdehnung der Raumladungszone 10 in den Wannengebieten 8
hängt ab von deren Dotierung. In Fig. 4 ist angenommen, daß
die Dotierung der n-Wannen 8 höher ist als die des Sub
strats 3. Bei niedrigerer Wannendotierung ist demnach die
Ausdehnung der Raumladungszonen 10 innerhalb der Wannen 8
größer.
In der Raumladungszone 10 sind der Halbleiterkörper 3 und die
Wannengebiete 8 verarmt an beweglichen Ladungsträgern. Hier
durch ist die parasitäre Kapazität zwischen einer über dem
Halbleiterkörper 3 anzubringenden Spule 1 und dem Substrat 3
deutlich reduziert.
Fig. 5 zeigt eine Weiterbildung des Gegenstands, der in
Fig. 4 anhand eines Querschnitts dargestellt ist, in einer
Draufsicht. Über dem Halbleiterkörper 3 mit den n-Wannen
gebieten 8 ist in einem nicht eingezeichneten, isolierenden
Gebiet ein spulenförmiger Metallkörper 1 gemäß Fig. 1 ange
ordnet. Die n-dotierten Wannengebiete 8 sind gemäß Fig. 5
als langgestreckte Gebiete ausgebildet, die in einer Vielzahl
vorgesehen und parallel zueinander angeordnet sind. Die Wan
nengebiete 8 sind dabei so angeordnet, daß das gesamte, vom
spiralförmigen Körper 1 eingenommene Gebiet einschließlich
der Zwischenräume zwischen den Metallbahnen, in einer Projek
tion in den Halbleiterkörper 3, zumindest bis zur Tiefe der
Wannen 8 vollständig von beweglichen Ladungsträgern verarmt
werden kann.
Die Wannengebiete 8 sind miteinander verbunden durch
n+dotierte Wannenanschluß-Gebiete 12, welche außerhalb des
Gebiets unterhalb der Spule 1 eingebracht sind, und zum An
schluß an die Steuerspannung dienen können.
Fig. 6 und Fig. 7 zeigen ein bezüglich Fig. 2 weiter ver
einfachtes elektrisches Ersatzschaltbild einer Anordnung mit
einem Halbleiterkörper 3, einem darüber aufgebrachten isolie
renden Körper 2 sowie einer im isolierenden Körper 2 angeord
neten, eine Spule bildenden Metallbahn 1 in einem Quer
schnitt. Das elektrische Ersatzschaltbild gemäß Fig. 7 ist
dabei in einen Gegenstand eingezeichnet, der dem Gegenstand
von Fig. 5, jedoch dargestellt in einem Querschnitt, entspricht.
Bei dem Gegenstand gemäß Fig. 6 sind keine, bei dem
Gegenstand gemäß Fig. 7 sind wannenförmige Gebiete 8 vom
zweiten Leitfähigkeitstyp n im Halbleiterkörper 3 angeordnet.
Gemäß Fig. 7 ist an die Wannengebiete 8 eine Steuerspannung
anlegbar, in deren Abhängigkeit sich um die Wannengebiete 8
Raumladungszonen 10 ausbilden. Mit diesen Raumladungszo
nen 10, deren Ausdehnung in den Halbleiterkörper 3 und in die
Wannengebiete 8 hinein einstellbar ist, ist eine Raumladungs
kapazität 11 gebildet. Die Raumladungskapazität 11 im Halb
leiterkörper ist dabei mit der an die Wannen 8 anlegbaren
Steuerspannungen einstellbar.
Gemäß Fig. 7 sind die einstellbaren Raumladungskapazitä
ten 11 jeweils in Serie zu einer parasitären Kapazität 6,
nämlich der Oxidkapazität der isolierenden Schicht 2 zwischen
Metallbahn 1 und Halbleiterkörper 3 geschaltet. Die resultie
rende Gesamtkapazität ist dabei, abhängig von einer angeleg
ten Spannung, deutlich gegenüber der Gesamtkapazität des Ge
genstands gemäß Fig. 6 verringert.
Mit den Wannengebieten 8 und den Raumladungszonen 10 ist ne
ben der Kapazität 6 auch der Widerstand einstellbar, der im
Gebiet unterhalb der Spule 1 die Entstehung von Wirbelströmen
beeinflußt. Dieser Widerstand ist jedoch im vereinfachten Er
satzschaltbild gemäß Fig. 7 nicht eingezeichnet.
Mit den einstellbaren Raumladungskapazitäten 11 und dem ein
stellbaren Widerstand sind insgesamt die frequenzabhängigen
Eigenschaften der Spule gemäß Fig. 5 und Fig. 7, wie bei
spielsweise Resonanzfrequenz, Frequenz bei maximaler Güte,
maximale Güte etc. einstellbar.
Mit dem Gegenstand gemäß Fig. 5 und Fig. 7 sind neben den
verringerten parasitären Kapazitäten und den verringerten,
kapazitiv induzierten Strömen im Substrat auch die induktiv
induzierten Wirbelströme im Substrat verringert.
Bei dem Gegenstand gemäß Fig. 7 kann sich die maximal er
reichbare Güte erhöhen, was sich positiv auf das Rauschver
halten verschiedener integrierter Schaltungen, beispielsweise
spannungsgesteuerte Oszillatoren, rauscharme Verstärker etc.
auswirkt.
In alternativen Ausführungsformen kann der Gegenstand gemäß
Fig. 5 auch in einem Halbleiterkörper 3, der vom n-
Leitfähigkeitstyp ist, ausgebildet sein, mit Wannengebieten,
welche in diesem Fall gering p-dotiert sind.
In weiteren, alternativen Ausführungsformen kann anstelle der
in Fig. 5 gezeigten Parallelstruktur auch eine sternförmige,
H-förmige, U-förmige oder auch spulenförmige Struktur der
Wannengebiete 8 vorgesehen sein. Ebenso kann jede andere
Struktur der Wannengebiete 8 vorgesehen sein, welche bewirkt,
daß im Halbleiterkörper 3 unterhalb der Spule 1 eine Verar
mung von beweglichen Ladungsträgern erzielbar ist.
Claims (11)
1. Integriertes, induktives Bauelement, aufweisend
einen Halbleiterkörper (3), der von einem ersten Leitfähig keitstyp (p) sowie gering dotiert ist,
eine oberhalb des Halbleiterkörpers (3) angeordnete Leiter bahn (1) mit einem Leiterverlauf, der eine induktive Wir kung hat, und
zumindest ein Gebiet von einem zweiten Leitfähigkeits typ (8), welches in den Halbleiterkörper (3) eingebracht und ebenfalls gering dotiert (n) ist, und welches unterhalb eines von der Leiterbahn (1) eingenommenen Gebiets angeord net ist.
einen Halbleiterkörper (3), der von einem ersten Leitfähig keitstyp (p) sowie gering dotiert ist,
eine oberhalb des Halbleiterkörpers (3) angeordnete Leiter bahn (1) mit einem Leiterverlauf, der eine induktive Wir kung hat, und
zumindest ein Gebiet von einem zweiten Leitfähigkeits typ (8), welches in den Halbleiterkörper (3) eingebracht und ebenfalls gering dotiert (n) ist, und welches unterhalb eines von der Leiterbahn (1) eingenommenen Gebiets angeord net ist.
2. Bauelement nach Anspruch 1,
dadurch gekennzeichnet, daß
das zumindest eine Gebiet vom zweiten Leitfähigkeitstyp (8)
einen Anschluß (12) zum Zuführen einer Steuerspannung auf
weist, in deren Abhängigkeit sich eine Verarmungszone (10)
unterhalb der Leiterbahn (1) ausbildet.
3. Bauelement nach Anspruch 2,
dadurch gekennzeichnet, daß
der Anschluß (12) zum Zuführen der Steuerspannung außerhalb
eines Halbleitergebietes unterhalb der Leiterbahn (1) ange
ordneten ist.
4. Bauelement nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß
das zumindest eine Gebiet vom zweiten Leitfähigkeitstyp (8)
ein wannenförmiges Gebiet ist.
5. Bauelement nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß
eine Vielzahl von Gebieten (8) vom zweiten Leitfähigkeitstyp
vorgesehen ist, welche in den Halbleiterkörper (3) einge
bracht und ebenfalls gering dotiert (n) sind, und welche unterhalb
eines von der Leiterbahn (1) eingenommenen Gebiets
angeordnet sind.
6. Bauelement nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß
eine Vielzahl langgestreckter, parallel zueinander angeordne
ter Gebiete vom zweiten Leitfähigkeitstyp (8) im Halbleiter
körper (3) unterhalb der Leiterbahn (1) angeordnet ist.
7. Bauelement nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß
das zumindest eine Gebiet vom zweiten Leitfähigkeitstyp (8)
so im Halbleiterkörper (3) angeordnet ist, daß in Abhängig
keit von einer angelegten Spannung an dieses Gebiet der un
terhalb der Leiterbahn (1) angeordnete Teil des Halbleiter
körpers (3) zumindest bis zur Tiefe der Gebiete vom zweiten
Leitfähigkeitstyp (8) vollständig von beweglichen Ladungsträ
gern verarmt ist.
8. Bauelement nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet, daß
das zumindest eine Gebiet vom zweiten Leitfähigkeitstyp (8)
eine Breite aufweist derart, daß bei Anliegen einer maximal
einstellbaren Steuerspannung an diesem Gebiet das zumindest
eine Gebiet vom zweiten Leitfähigkeitstyp (8) vollständig von
beweglichen Ladungsträgern verarmt ist.
9. Bauelement nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, daß
das zumindest eine Gebiet vom zweiten Leitfähigkeitstyp (8)
eine Tiefe aufweist, die größer ist als die Tiefe eines zum
Anschluß an eine Steuerspannung vorgesehenen Gebietes (12).
10. Bauelement nach einem der Ansprüche 1 bis 9,
dadurch gekennzeichnet, daß
die Leiterbahn (1) als spiralförmige Metallbahn ausgebildet
ist.
11. Bauelement nach einem der Ansprüche 1 bis 10,
dadurch gekennzeichnet, daß
zwischen Leiterbahn (1) und Halbleiterkörper (3) eine isolie
rende Schicht (2) vorgesehen ist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2001136740 DE10136740A1 (de) | 2001-07-27 | 2001-07-27 | Integriertes, induktives Bauelement |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2001136740 DE10136740A1 (de) | 2001-07-27 | 2001-07-27 | Integriertes, induktives Bauelement |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10136740A1 true DE10136740A1 (de) | 2002-10-24 |
Family
ID=7693365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2001136740 Ceased DE10136740A1 (de) | 2001-07-27 | 2001-07-27 | Integriertes, induktives Bauelement |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE10136740A1 (de) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5770509A (en) * | 1996-12-06 | 1998-06-23 | Electronics & Telecommunications Research Institute | Method for forming an inductor devices using substrate biasing technique |
US6008713A (en) * | 1996-02-29 | 1999-12-28 | Texas Instruments Incorporated | Monolithic inductor |
US6225677B1 (en) * | 1998-03-11 | 2001-05-01 | Fujitsu Limited | Inductance device formed on semiconductor substrate |
-
2001
- 2001-07-27 DE DE2001136740 patent/DE10136740A1/de not_active Ceased
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6008713A (en) * | 1996-02-29 | 1999-12-28 | Texas Instruments Incorporated | Monolithic inductor |
US5770509A (en) * | 1996-12-06 | 1998-06-23 | Electronics & Telecommunications Research Institute | Method for forming an inductor devices using substrate biasing technique |
US6225677B1 (en) * | 1998-03-11 | 2001-05-01 | Fujitsu Limited | Inductance device formed on semiconductor substrate |
Non-Patent Citations (1)
Title |
---|
SMITHHISLER, C., u.a.: "Design considerations for integrated inductors in conventional CMOS techno- logies" In: Solid-State Electronics,vol. 42, no.5,1998, S. 699-704 * |
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