DE102004047002A1 - Vertikale DMOS- Transistor- Vorrichtung, integrierter Schaltkreis und Verfahren zur Herstellung dieser - Google Patents

Vertikale DMOS- Transistor- Vorrichtung, integrierter Schaltkreis und Verfahren zur Herstellung dieser Download PDF

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Abstract

Eine monolithisch integrierte vertikale Hochfrequenz-DMOS-Transistor-Vorrichtung umfasst ein Drain, umfassend einen vergrabenen Drain-Bereich (13) und einen Drain-Kontakt (21). Das Drain umfasst einen schwach dotierten Drain-Bereich (23) und ein Kanalbereich (29) und der schwach dotierte Drain-Bereich (23) sind in einem dotierten Wannenbereich (17) angeordnet, wobei der schwach dotierte Drain-Bereich einen höheren Dotiergrad als der Wannenbereich besitzt und dadurch die Hochfrequenz-Eigenschaften der vertikalen Hochfrequenz-DMOS-Transistor-Vorrichtung verbessert.

Description

  • TECHNISCHES GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein das Gebiet der integrierten Schaltkreistechnologie und insbesondere betrifft die Erfindung jeweils eine vertikale DMOS-(double diffused MOS)-Transistor-Vorrichtung, einen integrierten Schaltkreis, welcher die DMOS-Transistor-Vorrichtung umfasst, und ein Verfahren zur Herstellung des integrierten Schaltkreises mit der DMOS-Transistor-Vorrichtung.
  • BESCHREIBUNG DES STANDES DER TECHNIK UND HINTERGRUND DER ERFINDUNG
  • Der ständig wachsende Markt für Mikrowellen-Leistungsverstärker in PCS-, CDMA- und WCDMA-Systemen erfordert eine preiswerte und einfach zu verwendende Technologie, welche eine hohe Leistung und gute Linearitäts-Eigenschaften zur Verfügung stellt. Vor drei bis vier Jahren begannen LDMOS-Vorrichtungen, bipolare Vorrichtungen für Anwendungen in Basisstationen zu ersetzen, und LDMOS wurde aus mehreren Gründen die führende Technologie für Leistungsverstärker-Anwendungen in Basisstationen. Die LDMOS-Vorrichtung besitzt eine hohe Verstärkung und zeigt exzellente back-off-Linearität. Die Durchbruchspannung (breakdown voltage) BVdes kann durch den Schaltungsentwurf (layout) leicht angepasst werden, um für verschiedene Anwendungsspannungen geeignet zu sein.
  • Die Integration von LDMOS-Transistoren in einen Funkfrequenz-BiCMOS-Prozess ohne, dabei andere Vorrichtungen zu beeinflussen, wird in O. Bengtsson, A. Litwin und J. Olsson, "Small-Signal and Power Evaluation of Novel BiCMOS-Compatible Short Channel LDMOS Technology", IEEE Transactions on Microwave Theory and Techniques, Vol. 51, Nr. 3, März 2003, und in der veröffentlichten US-Patentanmeldung Nr. 20020055220 A1 be schrieben. Dies eröffnet einen Weg zu preiswerten und effizienteren linearen integrierten Funkfrequenz-Leistungsverstärkern mit multiplen Verstärkungs-Schritten auf demselben Chip.
  • Um die Hochfrequenzeigenschaften eines LDMOS-Transistors zu optimieren, sollte der Drain-Drift-Bereich eine nichtkonforme Verteilung der Dotierkonzentration entlang des Strompfades besitzen, mit der höchsten Konzentration an dem Drain-Kontakt. Ein Beispiel eines hochentwickelten Verfahrens, um dieses Ziel zu erreichen, kann in T. M. L. Lai et al., "Implementation of linear doping profiles for high voltage thin-film SOI devices", Proceedings of the 7th International Symposium on Power Semiconductor Devices and ICs, ISPSD '95 (IEEE Cat. Nr. 95CH35785), 1995, Seiten 315–320 gefunden werden.
  • In konventionelleren Hochfrequenz-LDMOS-Transistoren ist der Drift-Bereich in zwei Segmente unterteilt, wobei das dem Gate-Bereich am nächsten liegende Segment mit der niedrigsten Dotierdosis vom n-Typ implantiert ist.
  • Weiterhin ist ein vertikaler DMOS-Transistor in dem an Hutter et al. ausgestellten US-Patent 5,071,778 beschrieben.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Der LDMOS-Transistor als solcher bedeckt eine ziemlich große Fläche. Weiterhin ist es entweder schwierig, einen für den Hochfrequenz-Betrieb optimierten LDMOS-Transistor in einen Standard-BiCMOS-Prozess zu integrieren, oder er erhöht die Komplexität des Prozesses wesentlich. Besonders die Optimierung des erweiterten Drain-Bereiches ist schwierig durchzuführen, was höhere Kosten verursacht.
  • Der aus dem Stand der Technik bekannte vertikale DMOS-Transistor ist für den Hochfrequenz-Betrieb nicht optimiert.
  • Die Dotiergrade des Wannenbereiches sind für den Hochfrequenz-Betrieb nicht geeignet. Wenn die Dotiergrade in dem Wannenbereich erhöht werden würden, würden die parasitären Sperrschicht-Kapazitäten pro Flächeneinheit erhöht werden.
    •
  • Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, eine vertikale DMOS-Transistor-Vorrichtung in einem integrierten Schaltkreis, insbesondere in einem integrierten Schaltkreis für Funkfrequenz-Anwendungen, anzugeben, wobei die DMOS-Transistor-Vorrichtung die zuvor beschriebenen mit dem Stand der Technik verbundenen Probleme überwindet.
  • Weiterhin ist es ein Ziel der Erfindung, einen integrierten Schaltkreis, welcher eine solche DMOS-Transistor-Vorrichtung umfasst, anzugeben.
  • Zudem ist es ein Ziel der Erfindung, ein Verfahren für die Herstellung eines integrierten Schaltkreises, insbesondere eines integrierten Schaltkreises für Funkfrequenzanwendungen, anzugeben, welches einen vertikalen DMOS-Transistor umfasst, welcher das oben genannte Ziel erreicht.
  • Diese Aufgaben werden gemäß der vorliegenden Erfindung durch vertikale DMOS-Transistor-Vorrichtungen, integrierte Schaltkreise und Herstellungsmethoden, wie sie in den angehängten Ansprüchen beansprucht werden, gelöst.
  • Durch das Vorsehen eines monolithisch integrierten vertikalen DMOS-Transistors, umfassend ein Halbleiter-Substrat, ein Gate mit einem Gate-Halbleiter-Schichtbereich auf einem Gate-Isolations-Schichtbereich, ein Source, ein Drain mit einem vergrabenen Drain-Bereich und einem Drain-Kontakt, und einen unterhalb des Gate-Bereiches angeordneten Kanalbereich, in welchem das Drain weiterhin einen schwach dotierten Drain-Bereich umfasst, welcher sich unter dem DMOS-Gate von dem vergrabenen Drain-Bereich nach oben erstreckt, und in welchem der Kanalbereich und der schwach dotierte Drain-Bereich in einem dotierten Wannenbereich angeordnet sind, welcher einen niedrigeren, vorzugsweise mehrfach niedrigeren, Dotiergrad als der schwach dotierte Drain-Bereich aufweist, wird eine DMOS-Transistor-Vorrichtung mit verbesserten Hochfrequenzeigenschaften erzielt.
  • Mit schwach dotiertem Drain-Bereich ist gemeint, dass der Dotiergrad niedriger als der des vergrabenen Drain-Bereichs ist, aber höher als der eines Wannenbereiches, in welchem sich der Kanalbereich und der schwach dotierte Drain-Bereich befinden.
  • Vorzugsweise besitzt der schwach dotierte Drain-Bereich ein sich änderndes, insbesondere rückläufiges Dotierprofil. Der vertikale DMOS-Transistor kann in einem BiCMOS- oder einem reinen CMOS-Prozess hergestellt werden, wobei der schwach dotierte Drain-Bereich mittels selektiver Implantation ausgebildet werden kann, z.B. simultan mit der Implantation eines sekundären implantierten Kollektors (SIC, secondary implanted collector) für Bipolar-Transistoren oder simultan mit der Implantation von CMOS-Wannenbereichen oder simultan mit beiden.
    •
  • Weitere Eigenschaften der Erfindung und Vorteile dieser werden aus der im Folgenden angegebenen detaillierten Beschreibung von bevorzugten Ausführungsbeispielen der vorliegenden Erfindung und den begleitenden Zeichnungsfiguren 1 bis 5 ersichtlich. Die Zeichnungsfiguren dienen lediglich der Illustration und sind daher für die vorliegende Erfindung nicht einschränkend.
  • KURZBESCHREIBUNG DER ZEICHNUNGSFIGUREN
  • 1 ist eine stark vergrößerte Querschnitts-Ansicht einer monolithisch integrierten vertikalen DMOS-Transistor-Vorrichtung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
  • 2–5 sind stark vergrößerte Querschnitts-Ansichten eines Teiles einer Halbleiter-Struktur während der Herstellung gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
  • In 1 ist in einer vergrößerten Querschnitts-Ansicht eine vertikale Silizium-LDMOS-Transistor-Vorrichtung gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung dargestellt. Die DMOS-Transistor-Vorrichtung, welche besonders für Hochleistungs-Funkfrequenz-Anwendungen ausgelegt ist, umfasst ein p-dotiertes Halbleiter-Substrat 11, in welchem ein n+-dotierter vergrabener DMOS-Drain-Bereich 13 ausgebildet ist. Auf dem Substrat 11 ist eine Epitaxie-Schicht 15 vorgesehen, in welcher ein n-dotierter Wannenbereich 17 ausgebildet ist.
  • Ein DMOS-Gate umfassend einen polykristallinen Gate-Silizium-Schichtbereich 27 auf einem Gate-Oxid-Schichtbereich 25 ist auf der Struktur und seitlich ausreichend innerhalb des n-dotierten Wannenbereiches 17 vorgesehen. Ein p-dotierter diffundierter Wannenbereich oder eine Kanaltasche (channel pocket) 29 ist in dem n-dotierten Wannenbereich 17 derart ausgebildet, dass diese das DMOS-Gate 25, 27 umschließt und teilweise darunter liegt. Ein n+-dotierter DMOS-Source-Bereich 31 ist in der Tasche 29 am Rand des DMOS-Gates ausgebildet. Ein n+-dotierter DMOS-Drain-Kontakt 21 stellt eine Verbindung von der Oberfläche der Struktur hinunter zu dem n+-dotierten vergrabenen DMOS-Drain-Bereich 13 bereit. Isolationsbereiche, wie die flachen Graben-Isolationsbereiche 19, bilden elektrische Isolierung in einer seitlichen Richtung des DMOS-Gate/Source-Bereichs 25, 27, 31 und des DMOS-Drain-Kontakts 21 in konventioneller Art und Weise.
  • Gemäß der vorliegenden Erfindung umfasst das Drain der vertikalen DMOS-Transistor-Vorrichtung einen schwach n-dotierten Drain-Bereich 23, welcher sich unter dem DMOS-Gate von dem n+-dotierten vergrabenen DMOS-Drain-Bereich 13 nach oben erstreckt. Der schwach n-dotierte Drain-Bereich 23 kann seitlich mit einem gewissen Abstand von der Tasche 29 beabstandet angeordnet sein, so dass die Kanallänge durch die Tasche 29 und den Source-Bereich 31 und nicht durch den schwach n-dotierten Drain-Bereich 23 festgelegt wird. Alternativ kann der schwach n-dotierte Drain-Bereich 23 mit dem n+-dotierten DMOS-Source-Bereich 31 wegen Seitendiffusion der implantierten n-Typ-Partikel des Drain-Bereichs 23 etwas überlappen. Dieser Überlapp sollte vorzugsweise jedoch minimal gehalten werden, da er die parasitäre Source-Drain-Kapazität erhöht.
  • Ein Zweck des schwach n-dotierten Drain-Bereichs 23 ist es, ein sich änderndes Dotierprofil des Drift-Bereiches des DMOS-Drains bereitzustellen, um die Hochfrequenz-Eigenschaften der DMOS-Transistor-Vorrichtung zu verbessern. Der schwach n-dotierte Drain-Bereich 23 hat vorzugsweise daher ein rückläufiges Dotierprofil.
  • Der schwach n-dotierte Drain-Bereich 23 hat einen höheren Dotiergrad als der n-dotierte Wannenbereich 17, wobei der Drain-Bereich 23 wie ein gewöhnlicher Kollektorbereich eines Bipolar-Transistors dotiert werden kann. Da der im Wesentlichen unterhalb der Tasche 29 liegende Bereich einen sehr niedrigen Dotierungsgrad vom n-Typ besitzt, wird die parasitäre Source-Drain-Kapazität minimiert.
  • Der vertikale DMOS-Transistor, wie er oben beschrieben wurde, bildet eine sehr kompakte Hochspannungs- und Hochfrequenz-Vorrichtung zur Verwendung in Funkfrequenz- und Mikrowellenschaltkreisen. Die Herstellung der Vorrichtung kann in einem Tief-Submikrometer-BiCMOS-Prozess (deep submicron BiCMOS process) mit nur sehr geringer zusätzlicher Prozess-Komplexität implementiert werden. Alternativ wird der erfindungsgemäße vertikale DMOS-Transistor in einem Funkfrequenz-CMOS-Prozess implementiert, zu welchem wenige zusätzliche Prozess-Schritte hinzugefügt werden müssen.
  • Weiterhin führt die Kombination des erfindungsgemäßen vertikalen DMOS-Transistors mit LDMOS-Leistungstransistoren und analogen Mischsignal- und Funkfrequenz-BiCMOS- oder -CMOS-Vorrichtungen, welche auf einem einzelnen Chip leicht erreicht werden kann, zu einer attraktiven Vielfalt von Schaltkreis-Entwurfs-Optionen, welche anders nicht leicht zu erreichen ist.
  • Es wird darauf hingewiesen, dass der Entwurf der Transistor-Vorrichtung aus 1 einen zentral angeordneten Gate-Bereich 25, 27 vorsieht, welcher auf zwei Seiten von dem Source-Bereich 31 umgeben ist. Der DMOS-Drain-Kontakt 21 existiert nur auf einer Seite des Source-Bereichs 31. Nichtsdestotrotz ist die vorliegende Erfindung nicht auf einen solchen Entwurf begrenzt, sondern sie ist vielmehr auf alle Arten von vertikalen DMOS-Transistor-Strukturen anwendbar.
  • Es wird weiter darauf hingewiesen, dass, während das dargestellte bevorzugte Ausführungsbeispiel des vertikalen DMOS Transistors eine n-Kanal-Vorrichtung ist, die vorliegende Erfindung in dieser Hinsicht nicht beschränkt ist. Die Erfindung ist gleichfalls auf p-Kanal-Vorrichtungen anwendbar.
  • Es wird auch noch darauf hingewiesen, dass, während die vorliegende Erfindung primär auf Funkfrequenz-Leistungs-Silizium-DMOS-Vorrichtungen gerichtet ist, sie ebenso für kleinere Vorrichtungen in Silizium-basierten integrierten Funkfrequenzschaltkreisen nützlich sein kann. Weiterhin kann die DMOS Vorrichtung der vorliegenden Erfindung mit anderen Materialien, wie beispielsweise SiC, GaAs, etc., realisiert werden.
  • Im Folgenden wird ein bevorzugtes Ausführungsbeispiel zur Herstellung einer integrierten vertikalen DMOS-Transistor-Vorrichtung der vorliegenden Erfindung beschrieben. Die Herstellung kann in einem BiCMOS-Prozess oder in einem reinen CMOS-Prozess, zu welchem nur wenige Prozess-Schritte hinzugefügt werden, durchgeführt werden. Viele der Prozess-Schritte, welche beispielsweise Ionen-Implantierungs-Schritte zum Ausbilden von Wannen und Source- und Drain-Bereichen umfassen, sind dem Durchschnittsfachmann wohl bekannt und diese Schritte werden hier daher überhaupt nicht beschrieben werden oder werden nur schematisch angedeutet. Das Haupt-Augenmerk ist darauf gerichtet, wie das Drain des vertikalen DMOS-Transistors ausgebildet wird.
  • 2 zeigt einen Querschnitt einer Halbleiter-Struktur mit einem teilweise hergestellten vertikalen DMOS-Transistor. Bezugzeichen 11 bezeichnet das p-dotierte Silizium-Substrat, 13 bezeichnet den vergrabenen n+-dotierten Schichtbereich, und 15 bezeichnet die Epitaxie-Siliziumschicht.
  • In der Epitaxie-Siliziumschicht 15 wird die n-dotierte Wanne 17 durch Ionen-Implantation ausgebildet. Flache Graben-Isolations-Bereiche 19 werden so ausgebildet, dass diese jeweils einen Gate/Source-Bereich und einen Drain-Kontaktbereich umschließen. Die n+-dotierte Drain-Kontaktregion 21 wird in dem Drain-Kontaktbereich zur Verbindung des vergrabenen n+-dotierten Schichtbereiches mit der Oberfläche der Struktur ausgebildet. In einem BiCMOS- oder einem anderen bipolaren Prozess wird der n+-dotierte Drain-Kontakt simultan mit den Kollektor-Kontaktanschlüssen für npn-Bipolar-Transistoren ausgebildet. Die resultierende Struktur ist in 3 dargestellt.
  • Als Nächstes wird ein Oxid 33 auf der Struktur ausgebildet – durch Abscheiden oder Aufwachsen. In 4 ist eine abgeschiedene Oxidschicht dargestellt. Ein Fotolack wird abgeschieden, strukturiert und geätzt, um eine Maske 35 zur Im plantation des Dotiermittels vom n-Typ 37 auszubilden, um den schwach n-dotierten Drain-Bereich 23 mit rückläufigem Dotierprofil zu erzeugen. Die notwendige Dotiermittel-Implantation in den Drain-Bereich 33 wird nur in dem Drain-Strompfad durchgeführt.
  • Die Maske 35 und das Oxid 33 werden dann entfernt und eine Gate-Oxidschicht und eine polykristalline Gate-Siliziumschicht werden abgeschieden, strukturiert und geätzt, um den Gate-Oxidbereich 25 und den polykristallinen Silizium-Gate-Bereich 27 auszubilden.
  • Als nächstes wird die p-dotierte Wanne 29, welche die Kanallänge definiert, durch Implantation mit einem Dotiermittel vom p-Typ 39 ausgebildet, welche vorzugsweise in einem gewissen Winkel gegenüber der Normalen der Substratoberfläche geneigt ist, wie dies in 5 dargestellt ist. Dadurch wird die p-dotierte Wanne 29 teilweise unterhalb des Gate-Bereichs des vertikalen DMOS-Transistors erzeugt. Die Ionen-Implantation kann durch eine (nicht dargestellte) Maske durchgeführt werden.
  • Der Source-Bereich 31 wird dann in konventioneller Art und Weise mittels Ionen-Implantation durch eine (nicht dargestellten) Maske ausgebildet. Die resultierende Struktur ist in 1 dargestellt. Die Struktur kann dann in einer wohlbekannten Art und Weise hergestellt werden.
  • Die selektive Implantation des schwach n-dotierten Drain-Bereichs 23 kann mit der Implantation von sekundären implantierten Kollektoren für Bipolar-Transistoren in einem BiCMOS-Prozess oder in einem bipolaren Prozess oder mit der Implantation von n-dotierten CMOS-Wannenbereichen identisch sein. Alternativ werden mehrere Implantationsschritte, beispielsweise die beiden oben genannten, zur Ausbildung des schwach n-dotierten Drain-Bereichs 23 in einem BiCMOS-Prozess verwendet.
  • Durch die Verwendung der oben genannten selektiven Implantationsschritte zum Ausbilden des schwach n-dotierten Drain-Bereichs 23 wird das gewünschte, sich ändernde Dotierprofil erreicht, da beide – der sekundäre implantierte Kollektor und der n-dotierte CMOS-Wannenbereich – in einem Tief-Submikrometer-BiCMOS-Prozess ein sogenanntes rückläufiges (retrograde) Dotierprofil besitzen.
  • Angaben zu Prozessen, in welchen die vorliegende Erfindung nach nur geringen Modifikationen implementiert werden kann, sind in dem Artikel von O. Bengtsson, A. Litwin und J. Olsson, in der veröffentlichten US-Patentanmeldung Nr. 20020055220 A1 und in WO 02/091463 A1 angegeben, deren Inhalt hiermit in den Offenbarungsgehalt der vorliegenden Patentanmeldung einbezogen wird.
  • Wenn die Erfindung in einen gewöhnlichen BiCMOS-Prozess implementiert wird, muss nur ein Implantationsschritt zum Ausbilden der Kanaltasche dem Prozess hinzugefügt werden. Wenn ein BiCMOS-Prozess, wie er in dem Artikel von O. Bengtsson, A. Litwin und J. Olsson offenbart wird, verwendet wird, kann die Erfindung ohne zusätzliche Prozess-Schritte implementiert werden.
  • Wenn die Erfindung in einem reinen CMOS-Prozess, wie er in der oben genannten US-Patentanmeldung offenbart ist, implementiert wird, müssen die Schritte des Ausbildens des vergrabenen n+-dotierten Drain-Bereichs, des Ausbildens des n-dotierten Wannenbereichs, des Ausbildens des n+-dotierten Drain-Kontakts und des Implantierens der Kanaltasche dem Prozess hinzugefügt werden.

Claims (16)

  1. Monolithisch integrierte vertikale Hochfrequenz-DMOS-Transistor-Vorrichtung umfassend: – ein Halbleiter-Substrat (11), – ein Gate umfassend einen Gate-Halbleiter-Schichtbereich (27) auf einem Gate-Isolations-Schichtbereich (25), – ein Source (31), – ein Drain umfassend einen vergrabenen Drain-Bereich (13) und einen Drain-Kontakt (21), und – einen unterhalb des Gate-Bereichs angeordneten Kanalbereich (29), dadurch gekennzeichnet, dass – das Drain einen schwach dotierten Drain-Bereich (23) umfasst, welcher zwischen dem Gate und dem vergrabenen Drain-Bereich angeordnet ist, und – das Source (31), der Kanalbereich (29) und der schwach dotierte Drain-Bereich (23) in einem dotierten Wannenbereich (17) angeordnet sind, wobei der schwach dotierte Drain-Bereich einen höheren Dotiergrad als der Wannenbereich besitzt.
  2. Vertikale DMOS-Transistor-Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der schwach dotierte Drain-Bereich (23) mit Abstand von dem Kanalbereich angeordnet ist.
  3. Vertikale DMOS-Transistor-Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der schwach dotierte Drain-Bereich (23) ein rückläufiges Dotierprofil besitzt.
  4. Vertikale DMOS-Transistor-Vorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der schwach dotierte Drain-Bereich (23) ein selektiv implantierter Bereich ist.
  5. Vertikale DMOS-Transistor-Vorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Drain n-dotiert ist.
  6. Vertikale DMOS-Transistor-Vorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der vertikale DMOS-Transistor ein Funkfrequenz-Leistungstransistor ist.
  7. Monolithisch integrierter Schaltkreis umfassend die vertikale DMOS-Transistor-Vorrichtung nach einem der Ansprüche 1 bis 6.
  8. Monolithisch integrierter Funkfrequenz-Schaltkreis umfassend die vertikale DMOS-Transistor-Vorrichtung nach einem der Ansprüche 1 bis 6.
  9. Verfahren bei der Herstellung eines monolithisch integrierten Hochfrequenz-Schaltkreises mit einer vertikalen DMOS-Transistor-Vorrichtung umfassend die Schritte: – Bereitstellen eines Halbleiter-Substrates (11); – Ausbilden eines Drains für die vertikale DMOS-Transistor-Vorrichtung in dem Substrat, wobei das Drain einen vergrabenen Drain-Bereich (13) und einen Drain-Kontakt (21) umfasst; – Ausbilden eines dotierten Wannenbereiches (17) über dem vergrabenen Drain-Bereich (13); – Ausbilden eines Gates für die vertikale DMOS-Transistor-Vorrichtung über dem dotierten Wannenbereich (17), wobei das Gate einen Gate-Halbleiter-Schichtbereich (27) auf einem Gate-Isolations-Schichtbereich (25) umfasst; – Ausbilden eines Kanalbereichs (29) für die vertikale DMOS-Transistor-Vorrichtung in dem dotierten Wannenbereich (17); und – Ausbilden eines Source (31) für die vertikale DMOS-Transistor-Vorrichtung in dem dotierten Wannenbereich (17); gekennzeichnet durch den Schritt – Ausbilden eines schwach dotierten Drain-Bereichs (23) in dem dotierten Wannenbereich (17) auf dem vergrabenen Drain-Bereich und unter dem Gate, wobei der schwach dotierte Drain-Bereich (23) mit einem höheren Dotiergrad als der dotierte Wannenbereich (17) ausgebildet wird.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass der Kanalbereich (29) für die vertikale DMOS-Transistor-Vorrichtung mit einem Abstand von dem schwach dotierten Drain-Bereich ausgebildet wird.
  11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass der schwach dotierte Drain-Bereich (23) derart ausgebildet wird, dass dieser ein rückläufiges Dotierprofil besitzt.
  12. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass das Drain n-dotiert ist.
  13. Verfahren nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass der schwach dotierte Drain-Bereich (23) selektiv implantiert ist.
  14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass der schwach dotierte Drain-Bereich (23) simultan mit der Implantation eines sekundären implantierten Kollektors (SIC) für einen bipolaren Transistor selektiv implantiert wird.
  15. Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass der schwach dotierte Drain-Bereich (23) simultan mit der Implantation eines CMOS-Wannenbereiches selektiv implantiert wird.
  16. Verfahren nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass der schwach dotierte Drain-Bereich (23) vor dem Schritt des Ausbildens des Gates implantiert wird.
DE102004047002A 2003-09-30 2004-09-28 Vertikale DMOS- Transistor- Vorrichtung, integrierter Schaltkreis und Verfahren zur Herstellung dieser Withdrawn DE102004047002A1 (de)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009021241A1 (de) * 2009-05-14 2010-11-18 Austriamicrosystems Ag Hochvolt-Transistor mit vergrabener Driftstrecke und Herstellungsverfahren

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070069309A1 (en) * 2005-09-26 2007-03-29 Richard Lindsay Buried well for semiconductor devices
JP5272410B2 (ja) * 2008-01-11 2013-08-28 富士電機株式会社 半導体装置およびその製造方法
US20100314695A1 (en) * 2009-06-10 2010-12-16 International Rectifier Corporation Self-aligned vertical group III-V transistor and method for fabricated same
CN101950759A (zh) * 2010-08-27 2011-01-19 电子科技大学 一种Super Junction VDMOS器件
US8536648B2 (en) * 2011-02-03 2013-09-17 Infineon Technologies Ag Drain extended field effect transistors and methods of formation thereof
JP5734725B2 (ja) * 2011-04-27 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN102694027B (zh) * 2012-01-13 2015-08-19 西安龙腾新能源科技发展有限公司 超结器件的非平衡结终端结构
CN103779404B (zh) * 2014-01-24 2016-03-30 东南大学 P沟道注入效率增强型绝缘栅双极型晶体管
US9331196B2 (en) * 2014-10-02 2016-05-03 Nuvoton Technology Corporation Semiconductor device
GB2561388B (en) * 2017-04-13 2019-11-06 Raytheon Systems Ltd Silicon carbide integrated circuit
GB2561390B (en) 2017-04-13 2020-03-11 Raytheon Systems Ltd Silicon carbide transistor
CN111627998B (zh) * 2019-02-27 2023-08-25 无锡华润微电子有限公司 一种半导体器件制备方法
CN114497173B (zh) * 2020-11-12 2023-10-31 苏州华太电子技术股份有限公司 应用于射频功率放大的双埋沟rfldmos器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
US4914051A (en) * 1988-12-09 1990-04-03 Sprague Electric Company Method for making a vertical power DMOS transistor with small signal bipolar transistors
US5071778A (en) * 1990-06-26 1991-12-10 National Semiconductor Corporation Self-aligned collector implant for bipolar transistors
US5171699A (en) * 1990-10-03 1992-12-15 Texas Instruments Incorporated Vertical DMOS transistor structure built in an N-well CMOS-based BiCMOS process and method of fabrication
US5386136A (en) * 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
US5854099A (en) * 1997-06-06 1998-12-29 National Semiconductor Corporation DMOS process module applicable to an E2 CMOS core process
US6249025B1 (en) * 1997-12-29 2001-06-19 Intel Corporation Using epitaxially grown wells for reducing junction capacitances
DE69834315T2 (de) * 1998-02-10 2007-01-18 Stmicroelectronics S.R.L., Agrate Brianza Integrierte Schaltung mit einem VDMOS-Transistor, der gegen Überspannungen zwischen Source und Gate geschützt ist
TW428253B (en) * 1998-04-20 2001-04-01 United Microelectronics Corp Buried channel vertical doubly-diffused metal oxide semiconductor device
US6072216A (en) * 1998-05-01 2000-06-06 Siliconix Incorporated Vertical DMOS field effect transistor with conformal buried layer for reduced on-resistance
SG165138A1 (en) * 2000-07-12 2010-10-28 Inst Of Microelectronics A semiconductor device
SE519382C2 (sv) * 2000-11-03 2003-02-25 Ericsson Telefon Ab L M Integrering av självinriktade MOS-högspänningskomponenter samt halvledarstruktur innefattande sådana
US6765247B2 (en) * 2001-10-12 2004-07-20 Intersil Americas, Inc. Integrated circuit with a MOS structure having reduced parasitic bipolar transistor action

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009021241A1 (de) * 2009-05-14 2010-11-18 Austriamicrosystems Ag Hochvolt-Transistor mit vergrabener Driftstrecke und Herstellungsverfahren

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