DE69738012T2 - Halbleitervorrichtung und deren Herstellungsverfahren - Google Patents

Halbleitervorrichtung und deren Herstellungsverfahren Download PDF

Info

Publication number
DE69738012T2
DE69738012T2 DE69738012T DE69738012T DE69738012T2 DE 69738012 T2 DE69738012 T2 DE 69738012T2 DE 69738012 T DE69738012 T DE 69738012T DE 69738012 T DE69738012 T DE 69738012T DE 69738012 T2 DE69738012 T2 DE 69738012T2
Authority
DE
Germany
Prior art keywords
semiconductor
sections
film
trench
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69738012T
Other languages
English (en)
Other versions
DE69738012D1 (de
Inventor
Takaaki Katano-shi Ukeda
Chiaki Uji-shi Kudo
Toshiki Hirakata-shi Yabu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=26361273&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=DE69738012(T2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Priority claimed from JP31476296A external-priority patent/JPH10154751A/ja
Priority claimed from JP2384497A external-priority patent/JPH10223750A/ja
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of DE69738012D1 publication Critical patent/DE69738012D1/de
Application granted granted Critical
Publication of DE69738012T2 publication Critical patent/DE69738012T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

  • Die vorligende Erfindung bezieht sich auf eine Halbleitereinrichtung, die eine grabenisolierte Struktur aufweist, und insbesondere auf ein Verfahren zur Verminderung der Kapazität zwischen der Leitung und dem Substrat der Halbleitereinrichtung.
  • JP 60098642 offenbart eine Halbleitereinrichtung in der die Betriebsgeschwindigkeit durch Verminderung der parasitären Kapazität zwischen einer diffundierten Schicht unter einer Leitung und dem Substrat durch ein Verfahren verringert wird, indem die diffundierte Schicht unter der Leitung, die als ein Leitungsgebiet dient, durch Verwendung eines Isoliergebiets in Form einer U-förmigen Vertiefung unterteilt wird. Dokument US 5,665,633 offenbart einen Prozess zum Ausbilden einer Halbleitereinrichtung, die eine Feldisolation aufweist. Darin wird die Ausbildung einer dielektrischen Gateschicht zwischen einer lokalen Verbindung und Mesas offenbart. Dokument JP 05013565 offenbart eine Halbleitereinrichtung für Hochgeschwindigkeitsbetrieb in der die parasitäre Kapazität in Widerständen durch Bereitstellen einer Schicht hohen Widerstands zwischen der Leitung und dem Substrat erheblich reduziert wird.
  • Als in den letzten Jahren Halbleitereinrichtungen von höherer Dichte und wachsender Miniaturisierung implementiert wurden, wurden wiederholt Anstrengungen unternommen, die Grabenisolationstechnik für eine LOCOS-Technologie zu ersetzen, die am verbreitetsten verwendet wurden, um die Isolation auszubilden zur Bereitstellung der Isolation zwischen einzelnen Elementen der Halbleitereinrichtungen. Gemäß der Grabenisolationstechnologie wird ein isolierendes Material in einen Graben eingefüllt, der in einem Halbleitersubstrat ausgebildet wird, um die Isolation auszubilden.
  • Da die Einebnung einer Oberfläche eines Halbleitersubstrats einschließlich des Isolationsmaterials, das in den Graben eingefüllt ist, wichtig für die Grabenisolationstechnologie ist, wurde chemisch-mechanisches Polieren (chemical mechanical polishing: CMP) als eine Einebnungstechnologie verwendet, die eine exzellente Gleichförmigkeit in der Ebene frei von Musterabhängigkeit erreicht. In diem Fall, in dem der Graben ein großes Gebiet in einem CMP-Prozess zur Einebnung belegt, wurde die Verwendung von Attrappen-Inselhalbleiterabschnitten vorgeschlagen, um Probleme zu vermeiden, die aus der sogenannten Musterabhängigkeit resultieren, die verursacht, dass Poliereigenschaften in Abhängigkeit von der Fläche eines Gebiets, das einzuebnen ist, variieren. Mit anderen Worten wird der Graben in eine Vielzahl von engen Gräben derart unterteilt, dass die Oberfläche des Halbleitersubstrats zwischen den einzelnen Gräben freigelegt ist, um Attrappen-Halbleiterabschnitte auszubilden, die nicht als aktive Gebiete dienen.
  • 19 zeigt ein Beispiel einer herkömmlichen, grabenisolierten Halbleitereinrichtung, die Attrappen-Inselhalbleiterabschnitte aufweist.
  • Wie in 19 gezeigt, ist ein aktives Gebiet 6 eines Siliziumsubstrats vom P-Typ ausgebildet mit: einem Gateoxidfilm 2; einer Gateelektrode 4, die aus einem Polysiliziumfilm hergestellt ist; und Source/Drain-Gebieten 5, in die Störstellen eingeführt wurden. Ein Isolationsgebiet 7, das das aktive Gebiet 6 umgibt, ist mit einer Vielzahl von Grabenabschnitten 8 ausgebildet, von denen jeder mit einem Siliziumoxidfilm gefüllt ist. Zwischen den einzelnen Grabenabschnitten 8 werden Halbleiterabschnitte 9 bereitgestellt, die eine Deckfläche bei demselben Niveau aufweisen, wie die Deckflächen der Grabenabschnitte 8. Auf den Grabenabschnitten 8 wird ebenso eine Polysiliziumleitung 10 bereitgestellt, die gleichzeitig mit dem Gateoxidfilm 2 und der Gateelektrode 4 eines Elements ausgebildet wird. Ein Zwischenschicht-Isolationsfilm 12 wird über der gesamten Fläche des Substrats abgelagert, gefolgt von einer Metallleitung 13, die auf demselben bereitgestellt wird.
  • Wenn die Grabenabschnitte derart große Breiten wie in der 21(b) gezeigt, aufweisen, wird in diesem Fall ein Siliziumoxidfilm, der in jeden der Grabenabschnitte eingefüllt wird, während des CMP-Prozesses zum Einebnen des gesamten Substrats poliert, so dass die Oberfläche desselben aufgrund von Musterabhängigkeit abgesenkt ist, was zu dem Problem der verschlechterten Ebenheit oder Ähnlichem führt.
  • 20(a) bis 20(g) sind Querschnittsansichten, die einen Prozess zur Herstellung der herkömmlichen, grabenisolierten Halbleitereinrichtung veranschaulichen, die einen NMOS-Transistor aufweist.
  • In dem in 20(a) gezeigten Schritt wird ein dünner Siliziumoxidfilm 21 mit einer Dicke von 10 nm und ein Siliziumnitridfilm 22 aufeinanderfolgend auf dem Siliziumsubstrat 1 vom P-Typ ausgebildet.
  • In dem in 20(b) gezeigten Schritt wird eine Vielzahl von Gräben 14, von denen jeder eine gegebene Breite aufweist, in dem Halbleitersubstrat 1 ausgebildet. Die Gräben 14 schließen jedoch ein: Gräben 14a, die ausgebildet sind, um das aktive Gebiet 6 zu umschließen, das mit dem Element auszubilden ist; Gräben 14b, die in dem Isolationsge biet 7 ausgebildet sind, das von dem aktiven Gebiet 6 durch die Gräben 14a getrennt ist, um Musterabhängigkeit von der Ebenheit zu vermeiden, die bei Fertigstellung des Herstellprozesses erhalten wird; und Gräben 14c zum Ausbilden der Polysiliziumleitungen. In dem Isolationsgebiet 7 wurden ebenso Halbleiterabschnitte 9 vorgesehen, um mindestens einen Projektionsabschnitt auszubilden, der durch Gräben 14 umgeben ist. Die Halbleiterabschnitte 9 können als attrappenartige aktive Gebiete angesehen werden, die nicht als aktive Gebiete arbeiten.
  • In dem in 20(c) gezeigten Schritt wird ein Siliziumoxidfilm 23 über der gesamten Oberfläche des Substrats abgelagert, um die Gräben 14 aufzufüllen.
  • In dem in 20(d) gezeigten Schritt wird der Siliziumoxidfilm 23 durch ein CMP-Verfahren poliert. Nachfolgend wird der Siliziumnitridfilm 22 und der Siliziumoxidfilm 21 selektiv entfernt, um eine Vielzahl von vergrabenen Grabenabschnitten 8 auszubilden, von denen jeder mit dem Siliziumoxidfilm aufgefüllt ist, und die eine ebene Oberfläche aufweisen. Die vergrabenen Grabenabschnitte 8 schließen ein: vergrabene Grabenabschnitte 8a, die als Isolation arbeiten; vergrabene Grabenabschnitte 8b, die die Attrappen-Halbleiterabschnitte 9 ausbilden; und vergrabene Grabenabschnitte 8c zum Bereitstellen der Isolation zwischen den Polysiliziumleitungen und dem Siliziumsubstrat.
  • In dem in 20(e) gezeigten Schritt werden der Gateoxidfilm 2, die Gateelektrode 4 mit Seitenwänden 24 an den Seitenflächen derselben, und die Polysiliziumleitung 10 unter Verwendung einer bekannten Technologie ausgebildet. Die Gateelektrode 4 und die Polysiliziumleitung 10 werden gleichzeitig ausgebildet.
  • In dem in 20(f) gezeigten Schritt werden Arsenionen 25 in das aktive Gebiet des NMOSFET unter Verwendung einer Fotolackmaske Rem implantiert, die das PMOSFET-Gebiet und das Isolationsgebiet bedeckt, um die Source/Drain-Gebiete 5 auszubilden. Der NMOSFET wird durch die vorhergehenden Prozessschritte ausgebildet.
  • In dem in 20(g) gezeigten Schritt wird der Siliziumoxidfilm abgelagert, um den Zwischenschicht-Isolationsfilm 12 auszubilden, gefolgt durch die Metallleitung 13, die auf demselben ausgebildet wird.
  • Bei dem vorhergehenden, in 20(f) gezeigten Schritt wurden Ionen von einer derartigen Störstelle wie Phosphor oder Arsen in die Gateelektrode 4 und die Source/Drain-Gebiete 5 des aktiven Gebiets 6 in dem in 20(f) gezeigten Schritt implantiert. Die Fehlstellenionen werden jedoch im Prinzip nicht in die Gebiete implantiert, außer dem aktiven Gebiet 16, wenngleich diese geringfügiger in die Umgebung des Isolationsgebiets bei Betrachtung der Maskenverschiebung eingeführt werden können. Daher werden Störstellenionen nicht in die Attrappen-Halbleiterabschnitte zwischen den einzelnen Grabenabschnitten 8 implantiert.
  • Nachfolgend wird eine Beschreibung der Kapazität von Leitung zu Substrat der grabenisolierten Halbleitereinrichtung angegeben, die die engen Grabenabschnitte 8 aufweist, die einzeln angeordnet sind und die Attrappen-Halbleiterabschnitte 9, wie in 19 gezeigt, aufweist, und in einer Halbleitereinrichtung, die einen breiten Isolations/Isolationsfilm wie etwa einen LOCOS-Film aufweist. 21(a) ist eine Querschnittsansicht zur beispielhaften Veranschaulichung der Kapazität von Leitung zu Substrat in dem Isolationsgebiet 7, das die Attrappen-Halbleiterabschnitte 9 aufweist. 21(b) ist eine Querschnittsansicht zur Veranschaulichung der Kapazität von Leitung zu Substrat der Halbleitereinrichtung, die einen LOCOS-Isolationsfilm 100 und keinen Attrappen-Halbleiterabschnitt aufweist. Hier wird vorausgesetzt, dass die Störstellenionen nicht in das Isolationsgebiet 7 während der Implantierung der Ionen in die Source/Drain-Gebiete implantiert worden sind, und dass das Gebiet, das durch das gesamte Isolationsgebiet 7 belegt wird, in jeder der beiden Halbleitereinrichtungen gleich ist.
  • Bei der in 21(a) gezeigten Halbleitereinrichtung entspricht eine gesamte Kapazität Cat von Leitung zu Substrat der Summe der Kapazitäten Ca1 und Ca2, die durch die nachfolgende Gleichung (1) dargestellt wird: Cat = ΣCa1 + ΣCa2 (1).
  • In dem Fall, in dem ein Bestandteil, der zwischen der Leitung und dem Substrat eingefügt ist, aus einem homogenen Material aufgebaut ist, ist die Kapazität von Leitung zu Substrat pro Flächeneinheit umgekehrt proportional zu dem Abstand zwischen der Leitung und dem Substrat, so dass die Kapazität größer ist, wenn der Abstand kleiner ist. Wenn die gesamte Kapazität von Leitung zu Substrat der in 21(b) gezeigten Halbleitereinrichtung durch Cbt dargestellt wird, wenn die in 21(a) gezeigte Abmessung Da2 gleich der in 21(b) gezeigten Abmessung Dbt ist, ist die folgende Ungleichung (2) erfüllt: Cat > Cbt (2), die angibt, dass die Kapazität Cat von Leitung zu Substrat in der in 21(a) gezeigten Struktur größer ist als die Kapazität Cbt von Leitung zu Substrat in der in 21(b) gezeigten Struktur.
  • Wenngleich die Ausbildung der Inselmuster, die aus den Attrappen-Halbleiterabschnitten in dem Isolationsgebiet aufgebaut ist, den Vorteil aufweist, eine Einebnung mit hervorragender Gleichförmigkeit in der Ebene zu erreichen, weist diese ebenso die Möglichkeit der Vergrößerung der Kapazität von Leitung zu Substrat und der damit verbundenen Verringerung der Betriebsgeschwindigkeit der Halbleitereinrichtung auf.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Im Blick auf das Vorstehende, basiert die vorliegende Erfindung auf dem Prinzip, dass, wenn jede Elektrode eines Kondensators mit parallelen Platten eine gleiche Fläche einnimmt, die Kapazität des Kondensators im Allgemeinen kleiner ist, wenn die Entfernung zwischen den Elektroden größer ist, oder auf dem physikalischen Phänomen, dass, selbst wenn der Kondensator eine gleiche Kapazität aufweist, die in diesem akkumulierte Ladung kleiner ist, wenn die Spannung zwischen den Elektroden niedriger ist.
  • Es ist daher ein Ziel der vorliegenden Erfindung die Arbeitsgeschwindigkeit einer grabenisolierten Halbleitereinrichtung zu vergrößern, die ein Isolationsgebiet umfasst, das aus Grabenabschnitten und Attrappen-Halbleiterabschnitten aufgebaut ist, durch die Bereitstellung von Einrichtungen in denselben zur Verringerung der Kapazität zwischen Leitung und Substrat in dem Isolationsgebiet, oder durch Einrichtungen zur Verringerung der Ladungsmenge, die in der Kapazität akkumuliert wird, die zwischen Leitungen und Substrat in dem Isolationsgebiet vorhanden ist.
  • Das Ziel wurde erreicht durch eine Halbleitereinrichtung gemäß Anspruch 1.
  • In dem Aufbau wird die Kapazitätskomponente der Kapazität zwischen Leitungen und Substrat in dem Gebiet, das Halbleiterabschnitte des Isolationsgebiets enthält, durch Hinzufügen der Kapazität in dem dielektrischen Film in Reihe zu der Kapazität in dem Zwischenschicht-Isolationsfilm, so dass die gesamte Kapazität von Leitung zu Substrat verringert wird. Dementsprechend wird die Arbeitsgeschwindigkeit der Halbleitereinrichtung vergrößert.
  • Zwischen dem Zwischenschicht-Isolationsfilm und den Halbleiterabschnitten und den Grabenabschnitten kann ein darunter liegender Isolationsfilm als der dielektrische Film bereitgestellt werden.
  • Weiterhin kann eine Gateelektrode bereitgestellt werden, die auf dem Halbleitersubstrat innerhalb des aktiven Gebiets ausgebildet ist, und Seitenwände, die aus einem isolierenden Material hergestellt sind und die auf beiden Seitenflächen der Gateelektrode derart ausgebildet sind, dass der darunter liegende Isolationsfilm aus demselben Film ausgebildet ist, wie die Seitenwände.
  • Der darunter liegende Isolationsfilm kann aus einem vielschichtigen Film aufgebaut sein.
  • Der Aufbau ermöglicht, dass der darunter liegende Isolationsfilm zur Verringerung der Kapazität von Leitung zu Substrat durch die Verwendung der Seitenwände aufgebaut ist, die erforderlich sind, um einen MOSFET von sogenannter LDD-Struktur auszubilden. Dementsprechend kann die Kapazität zwischen Leitung und Substrat verringert werden, während eine Vergrößerung der Herstellkosten vermieden wird.
  • Der dielektrische Film kann in einem oberen Abschnitt von jedem der Halbleiterabschnitte des Halbleitersubstrats ausgebildet werden, um eine Deckfläche ungefähr bei demselben Niveau zu haben, wie eine Deckfläche von jedem der Grabenabschnitte.
  • Vorzugsweise ist der dielektrische Film aus einem Siliziumoxidfilm und/oder Siliziumnitridfilm aufgebaut.
  • Das Ziel wurde ebenso erreicht mit einer Halbleitereinrichtung gemäß Anspruch 7.
  • Der Aufbau ermöglicht eine Verringerung der Kapazität von Leitung zu Substrat des gesamten Isolationsgebiets, woraus eine erhebliche Verringerung in der Arbeitsgeschwindigkeit resultiert.
  • Das Ziel wird erreicht mit einem Verfahren gemäß Anspruch 8.
  • Gemäß dem Verfahren wird eine Halbleitereinrichtung ausgebildet, die einen darunterliegenden Isolationsfilm unter dem Zwischenschicht-Isolationsfilm in dem Isolationsgebiet desselben einschließt. Dementsprechend wird die Kapazitätskomponente der Kapazität von Leitung zu Substrat in dem Gebiet, das die Halbleiterabschnitte des Isolationsgebiets enthält, durch Hinzufügen der Kapazität in dem darunterliegenden Isolationsfilm in Reihe zu der Kapazität in dem Zwischenschicht-Isolationsfilm erhalten, so dass die gesamte Kapazität von Leitung zu Substrat verringert wird. Daraus resultiert, dass die Halbleitereinrichtung bei einer hohen Geschwindigkeit arbeitet.
  • Der dritte und der vierte Schritt können das Ausbilden einer Gateelektrode eines FET, der das Element auf dem aktiven Gebiet ausbildet, Abscheiden eines dielektrischen Films auf dem Substrat, Durchführen von anisotropem Ätzen in Bezug auf den dielektrischen Film unter Verwendung einer Maske, die die Isolationsgebiete bedeckt, und hierdurch Zurücklassen von Seitenwänden auf beiden Seitenflächen der Gateelektrode einschließen, während der darunterliegende Isolationsfilm über den Attrappen-Halbleiterabschnitten belassen wird.
  • Das Verfahren ermöglicht die Ausbildung einer Halbleitereinrichtung, die bei einer hohen Geschwindigkeit arbeitet, durch Verwendung eines typischen Herstellprozesses zur Ausbildung eines FET ohne einen zusätzlichen Schritt zur Ausbildung des darunterliegenden Isolationsfilms.
  • Der vierte Schritt kann das Ausbilden des darunterliegenden Isolationsfilms aus einem dielektrischen Film einschließen, der mindestens Siliziumoxid enthält.
  • Der vierte Schritt kann das Ausbilden des darunterliegenden Isolationsfilms aus einem dielektrischen Film einschließen, der mindestens Siliziumnitrid enthält.
  • Das Ziel wird erreicht durch ein Verfahren gemäß Anspruch 12.
  • Gemäß dem Verfahren wird die Halbleitereinrichtung ausgebildet, die die Intergraben-Isolationsfilme zwischen den Zwischenschicht-Isolationsfilmen und den Attrappen-Halbleiterabschnitten des Isolationsgebiets derselben umfassen. Daher wird die Kapazitätskomponente der Kapazität von Leitung zu Substrat in dem Gebiet, das die Halbleiterabschnitte des Isolationsgebiets enthält, durch Hinzufügen der Kapazität in den vergrabenen Intergraben-Isolationsfilmen in Reihe zu der Kapazität in dem Zwischenschicht-Isolationsfilm erhalten, so dass die gesamte Kapazität von Leitung zu Substrat verringert wird. Daraus resultiert, dass die Halbleitereinrichtung bei einer hohen Geschwindigkeit arbeitet.
  • Der vierte Schritt kann das Ausbilden von jedem der Intergraben-Isolationsfilme aus einem dielektrischen Film einschließen, der mindestens Siliziumoxid enthält.
  • Der vierte Schritt kann das Ausbilden von jedem der Intergraben-Isolationsfilme aus einem dielektrischen Film einschließen, der mindestens Siliziumnitrid enthält.
  • Das Ziel wird ebenso mit dem Verfahren gemäß Ansprüchen 15 bis 17 erreicht.
  • Gemäß den Verfahren werden Halbeitereinrichtungen erhalten, wobei jede einen vergrabenen Isolationsfilm bei einer Tiefe von jedem der Attrappen-Halbleiterabschnitte des Isolationsgebiets umfasst. Daraus resultiert, dass die Halbleitereinrichtung eine kleinere Kapazität von Leitung zu Substrat aufweist und bei einer hohen Geschwindigkeit arbeitet.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1(a) ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einem ersten Beispiel, die flache PN-Übergänge aufweist, die in Halbleiterabschnitten derselben ausgebildet sind, und
  • 1(b) ist eine vergrößerte Querschnittsansicht eines Isolationsgebiets zur Veranschaulichung der Kapazität zwischen Leitung und Substrat in der Halbleitereinrichtung;
  • 2(a) bis 2(g) sind Querschnittsansichten, die einen Herstellprozess der Halbleitereinrichtung gemäß dem ersten Beispiel veranschaulichen;
  • 3 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einem zweiten Beispiel, die flache PN-Übergänge aufweist, die in Halbleiterabschnitten derselben ausgebildet sind;
  • 4 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einem dritten Beispiel, die zwei PN-Übergänge in den Halbleiterabschnitten aufweist;
  • 5 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einem vierten Beispiel, die einen hohen Widerstandsfilm aufweist, der in einem Halbleiterabschnitt desselben ausgebildet ist;
  • 6(a) bis 6(h) sind Querschnittsansichten, die einen Herstellprozess einer Halbleitereinrichtung gemäß dem vierten Beispiel veranschaulichen;
  • 7 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einem fünften Beispiel, die ein Mehrschichtengate aufweist, das in derselben bereitgestellt wird;
  • 8 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einer ersten Ausführung, die einen Intergrabenfilm aufweist, der auf jedem der Halbleiterabschnitte derselben ausgebildet ist;
  • 9(a) bis 9(i) sind Querschnittsansichten, die einen Herstellprozess der Halbleitereinrichtung gemäß der ersten Ausführung veranschaulichen;
  • 10 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einem sechsten Beispiel, die einen Abschnitt mit hohem Widerstand in dem oberen Abschnitt von jedem der Halbleiterabschnitte aufweist;
  • 11(a) bis 11(h) sind Querschnittsansichten, die einen Herstellprozess einer Halbleitereinrichtung gemäß dem sechsten Beispiel veranschaulichen;
  • 12 ist eine Querschnittansicht einer Halbleitereinrichtung gemäß einer zweiten Ausführung, die einen darunterliegenden Isolationsfilm aufweist, der unter einem Zwischenschicht-Isolationsfilm ausgebildet ist;
  • 13(a) bis 13(i) sind Querschnittsansichten, die einen Herstellprozess einer Halbleitereinrichtung gemäß der zweiten Ausführung veranschaulichen;
  • 14(a) ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einer dritten Ausführung, die einen vergrabenen Isolationsfilm aufweist, der über dem gesamten Isolationsgebiet ausgebildet ist, und
  • 14(b) ist eine vergrößerte Querschnittsansicht des Isolationsgebiets zur Veranschaulichung der Kapazität von Leitung zu Substrat in der Halbleitereinrichtung;
  • 15(a) bis 15(h) sind Querschnittsansichten, die einen Herstellprozess einer Halbleitereinrichtung gemäß der dritten Ausführung veranschaulichen;
  • 16(a) bis 16(i) sind Querschnittsansichten, die einen Herstellprozess einer Halbleitereinrichtung gemäß einer vierten Ausführung veranschaulichen;
  • 17(a) bis 17(f) sind Querschnittsansichten, die die erste Hälfte eines Herstellprozesses einer Halbleitereinrichtung gemäß einer fünften Ausführung veranschaulichen;
  • 18(a) bis 18(d) sind Querschnittsansichten, die die zweite Hälfte des Herstellprozesses der Halbleitereinrichtung gemäß der fünften Ausführung veranschaulichen;
  • 19 ist eine Querschnittsansicht einer herkömmlichen Halbleitereinrichtung;
  • 20(a) bis 20(g) sind Querschnittsansichten, die einen Herstellprozess der herkömmlichen Halbleitereinrichtung veranschaulichen;
  • 21 ist eine Querschnittsansicht zur Veranschaulichung der Kapazität von Leitung zu Substrat sowohl in einer herkömmlichen, grabenisolierten Halbleitereinrichtung und in einer herkömmlichen LOCOS-isolierten Halbleitereinrichtung.
  • EINGEHENDE BESCHREIBUNG DER ERFINDUNG
  • Mit nachfolgendem Bezug auf die Zeichnungen werden die Ausführungen der vorliegenden Erfindung beschrieben.
  • (Erstes Beispiel)
  • 1(a) ist eine Querschnittsansicht einer Halbleitereinrichtung, die einen MOSFET gemäß einem ersten Beispiel aufweist. Wie in der Zeichnung gezeigt, ist ein erstes aktives Gebiet 6 eines Siliziumsubstrats 1 vom P-Typ mit einem Element ausgestattet, das als MOSFET arbeitet, der aufgebaut ist aus: einem Gateoxidfilm 2; einer Gateelektrode 4, die aus einem Polysiliziumfilm hergestellt ist; und Source/Drain-Gebieten 5. Ein Isolationsgebiet 7 zur elektrischen Isolation der einzelnen Elemente ist mit einer Vielzahl von Grabenabschnitten 8, von denen jeder mit einem Siliziumoxidfilm als einem isolierenden Material gefüllt ist, und mit Attrappen-Halbleiterabschnitten 9 ausgebildet, die zwischen den individuellen Grabenabschnitten 8 ausgebildet sind und die nicht als aktive Gebiete dienen. Auf einem der Grabenabschnitte 8, die in dem Isolationsgebiet 7 ausgebildet sind, wird eine Polysiliziumleitung 10 bereitgestellt, die gleichzeitig mit dem Gate-Isolationsfilm 2 und der Gateelektrode 4 ausgebildet wird. Weiterhin werden ein Zwischenschicht-Isolationsfilm 12, der aus einem Siliziumoxidfilm hergestellt wird, der über der gesamten Oberfläche des Substrats abgeschieden wird, und eine Metallleitung 13 auf dem Zwischenschicht-Isolationsfilm 12 bereitgestellt.
  • Jeder der Halbleiterabschnitte 9, die in dem Isolationsgebiet 7 ausgebildet sind, ist mit einer Störstellen-Diffusionsschicht 21 ausgestattet, in die Störstellen vom N-Typ von einem Leitfähigkeitstyp entgegengesetzt zu demjenigen des Siliziumsubstrats 1 eingebracht wurden, so dass ein PN-Übergang 22 zwischen der Störstellen-Diffusionsschicht 21 und dem Siliziumsubstrat 1 ausgebildet wird. Der PN-Übergang 22 ist bei einem Ni veau zwischen demjenigen der Deckfläche und der Bodenfläche der Grabenabschnitte 8 angeordnet.
  • 1(b) ist eine Querschnittsansicht zur Veranschaulichung der Kapazität von Leitung zu Substrat in dem Isolationsgebiet 7 der Halbleiteinrichtung gemäß dem ersten Beispiel. Wie in der Zeichnung gezeigt, schließt die Kapazität von Leitung zu Substrat der Halbleitereinrichtung, gemäß der vorliegenden Ausführung, die Komponenten der Kapazität Ca1 und Ca2 ein, ähnlich zu der Kapazität von Leitung zu Substrat der herkömmlichen Halbleitereinrichtung, die in 21(a) gezeigt ist. Da in jedem der Halbleiterabschnitte 9 der PN-Übergang 22 ausgebildet ist, wird weiterhin eine weitere Kapazität CJ1 in Reihe zu der Kapazität Ca1 addiert. Daher wird die gesamte Kapazität Cjt von Leitung zu Substrat durch die folgende Gleichung (3) dargestellt: Cjt = Σ{(Ca1 × Cj1)/(Ca1 + Cj1)} + ΣCa2 (3),die kleiner ist als die gesamte Kapazität Cat, die durch die Gleichung (1) dargestellt ist. Demnach ist die nachfolgende Ungleichung (4) erfüllt: Cjt < Cat (4).
  • Daher kann die Kapazität von Leitung zu Substrat in der Halbleitereinrichtung gemäß der vorliegenden Ausführung verringert werden, aufgrund des PN-Übergangs 22, der in jedem Attrappen-Halbleiterabschnitt 9 des Isolationsgebiets 7 vorhanden ist, was die Arbeitsgeschwindigkeit der Halbleitereinrichtung vergrößert.
  • Nachfolgend wird eine Beschreibung für ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß dem vorliegenden Beispiel gegeben. Die 2(a) bis 2(g) sind Querschnittsansichten, die die Struktur der Halbleitereinrichtung zeigen, die den NMOSFET gemäß dem vorliegenden Beispiel aufweist, bei dem Herstellprozess desselben.
  • In dem in 2(a) gezeigten Schritt werden der dünne Siliziumoxidfilm 21 mit einer Dicke von 10 nm und ein Siliziumnitridfilm 22 aufeinanderfolgend auf dem Siliziumsubstrat 1 vom P-Typ ausgebildet.
  • In dem in 2(b) gezeigten Schritt wird die Vielzahl der Gräben 14, von denen jeder eine gegebene Tiefe aufweist, in dem Siliziumsubstrat 1 ausgebildet. Die Gräben 14 schließen ein: Die Gräben 14a, die um das aktive Gebiet 6 herum herausgebildet werden, das mit dem Element ausgestattet wird; die Gräben 14b, die in dem Isolationsgebiet 7 ausgebildet werden, das von dem aktiven Gebiet 6 durch die Gräben 14a getrennt ist, um Musterabhängigkeit von der Ebenheit zu vermeiden, die mit dem Abschluss des Herstellprozesses erhalten wird; und die Gräben 14c zur Ausbildung der Polysiliziumleitungen. In dem Isolationsgebiet 7 wurden ebenso die Halbleiterabschnitte 9 bereitgestellt, um mindestens einen Projektionsabschnitt auszubilden, der durch Gräben 14 umgeben ist. Die Halbleiterabschnitte 9 können als Attrappen von aktiven Gebieten angesehen werden, die nicht als aktive Gebiete arbeiten. Die Gräben schließen einen ein, der bei einer Position unmittelbar unter der Polysiliziumleitung 10 ausgebildet wird, die in einem nachfolgenden Schritt auszubilden ist.
  • In dem in 2(c) gezeigten Schritt wird ein Siliziumoxidfilm 23 über der gesamten Oberfläche des Substrats abgeschieden, um die Gräben 14 auszufüllen.
  • In dem in 2(d) gezeigten Schritt wird der Siliziumoxidfilm 23 durch ein CMP-Verfahren poliert. Nachfolgend werden der Siliziumnitridfilm 22 und der Siliziumoxidfilm 21 selektiv entfernt, um die Vielzahl der vergrabenen Grabenabschnitte 8 auszubilden, von denen jeder mit dem Siliziumoxidfilm ausgefüllt ist und eine eingeebnete Oberfläche aufweist. Die vergrabenen Grabenabschnitte 8 schließen ein: vergrabene Grabenabschnitte 8a, die als eine Isolation arbeiten; vergrabene Grabenabschnitte 8b, die die Attrappen-Halbleiterabschnitte 9 ausbilden; und die vergrabenen Grabenabschnitte 8c, die eine Isolation zwischen den Polysiliziumleitungen und dem Siliziumsubstrat bereitstellen.
  • In dem in 2(e) gezeigten Schritt werden der Gateoxidfilm 2, die Gateelektrode 4 mit den Seitenwänden 24 auf den Seitenflächen derselben, und die Polysiliziumleitungen 10 unter Verwendung bekannter Techniken ausgebildet. Die Gateelektrode 4 und die Polysiliziumleitungen 10 können gleichzeitig unter Verwendung einer gemeinsamen Maske ausgebildet werden.
  • In dem in 2(f) gezeigten Schritt werden Arsenionen 25 nicht nur in das aktive Gebiet 6, sondern ebenso in das gesamte Isolationsgebiet 7 implantiert. Als Ergebnis, wird der NMOSFET mit dem Source/Drain-Gebiet 5 in dem aktiven Gebiet 6 ausgebildet. Andererseits wird eine Störstellendiffusionsschicht 31 vom N-Typ in jedem der Attrappen-Halbleiterabschnitte 9 des Isolationsgebiets 7 ausgebildet, was in einem PN-Übergang 32 resultiert, der zwischen der Störstellendiffusionsschicht 31 und dem Siliziumsubstrat 1 vom P-Typ ausgebildet wird. Das vorliegende Beispiel ist dadurch charakterisiert, dass der PN-Übergang 32 zwischen den Deckflächen und Bodenflächen der vergrabenen Grabenabschnitte 8 angeordnet ist.
  • In dem in 2(g) gezeigten Schritt wird der Siliziumoxidfilm abgelagert, um den Zwischenschicht-Isolationsfilm 12 auszubilden, gefolgt durch die Metallleitung 13, die auf diesem ausgebildet wird.
  • In dem Fall, dass der MOSFET in dem aktiven Gebiet bereitgestellt wird, das gemäß dem Herstellverfahren der vorliegenden Ausführung bereitgestellt wird, kann der PN-Übergang 22 in jedem der Halbleiterabschnitte 9 durch Implantieren von Ionen zur Ausbildung der Source/Drain-Gebiete 5 einfach ausgebildet werden, so dass die Herstellkosten nicht vergrößert werden.
  • Wenngleich das vorliegende Beispiel den Fall beschrieben hat, bei dem das Siliziumsubstrat vom P-Typ verwendet wird, ist anzumerken, dass dieselben Wirkungen wie sie in dem vorliegenden Beispiel erreicht werden, ebenso in dem Fall erreicht werden, bei dem ein Siliziumsubstrat vom N-Typ verwendet wird, durch Einführen einer Störstelle vom P-Typ in die oberen Abschnitte der Halbleiterabschnitte, die zwischen den einzelnen Grabenabschnitten angeordnet sind und hierdurch Ausbilden der PN-Übergänge zwischen der resultierenden Störstellendiffusionsschicht vom P-Typ und dem Siliziumsubstrat vom N-Typ.
  • Wenngleich die Ausbildung des PN-Übergangs 32 in den Attrappen-Halbleiterabschnitten 9 des Isolationsgebiets 7 gleichzeitig mit der Ausbildung der Source/Drain-Gebiete 5 bei dem Herstellverfahren der vorliegenden Ausführung durchgeführt wurde, kann die Ausbildung der Attrappen-Halbleiterabschnitte 9 in jeder Stufe des Prozesses der Herstellung der Halbleitereinrichtung durchgeführt werden, vorausgesetzt, dass die PN-Übergänge in den Attrappen-Halbleiterabschnitten ausgebildet werden können.
  • (Zweites Beispiel)
  • Die 3 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einem zweiten Beispiel.
  • Wie in der Zeichnung gezeigt, wird ein erstes aktives Gebiet 6 eines Siliziumsubstrat 1 vom P-Typ mit einem Element ausgestattet, das als ein MOSFET arbeitet, der aufgebaut ist aus: einem Gateoxidfilm 2; einer Gateelektrode 4, die aus einem Polysiliziumfilm hergestellt ist; und Source/Drain-Gebieten 5. Ein Isolationsgebiet 7 zum elektrisch Isolieren der einzelnen Elemente wird mit einer Vielzahl von Grabenabschnitten 8, die mit einem Siliziumoxidfilm als einem isolierendem Material ausgebildet ist, und mit Attrappen- Halbleiterabschnitten ausgebildet, die zwischen den einzelnen Grabenabschnitten 8 bereitgestellt werden und nicht als aktive Gebiete dienen. Auf einem der Grabenabschnitte 8, die in dem Isolationsgebiet 7 ausgebildet sind, wird eine Polysiliziumleitung 10 bereitgestellt, die gleichzeitig mit dem Gate-Isolationsfilm 2 und der Gateelektrode 4 ausgebildet wird. Weiterhin werden ein Zwischenschicht-Isolationsfilm 12, der aus einem Siliziumoxidfilm hergestellt wird, der über der gesamten Oberfläche des Substrats abgeschieden wird, und eine Metallleitung 13 auf dem Zwischenschicht-Isolationsfilm 12 bereitgestellt.
  • Jeder der Attrappen-Halbleiterabschnitte 9, die in dem Isolationsgebiet 7 ausgebildet sind, ist mit einer Störstellendiffusionsschicht 31 ausgestattet, in die Störstellen vom N-Typ mit einer Leitfähigkeit eingeführt wurden, die entgegengesetzt zu derjenigen der Störstellen, die in das Siliziumsubstrat 1 eingeführt wurden, ist, so dass ein PN-Übergang 32 zwischen der Störstellen-Diffusionsschicht 31 und dem Siliziumsubstrat 1 ausgebildet wird. Der PN-Übergang 32 ist bei einem Niveau unter demjenigen der Bodenfläche der Grabenabschnitte 8 angeordnet.
  • Die Kapazität zwischen Leitung und Substrat in dem Isolationsgebiet 7 der vorliegenden Ausführung wird durch die nachfolgende Gleichung (5) beschrieben: Cjt = Σ{(Ca1 × Cj1)/(Ca1 + Cj1)} + Σ{(Ca2 × Ck1)/(Ca2 + Ck1)} (5),die kleiner ist als die gesamte Kapazität Cat, die durch Gleichung (1) dargestellt wird. In der vorstehenden Gleichung (5) stellt Ck1 die Kapazität zwischen der Bodenseite des Grabenabschnitts 8 und dem PN-Übergang 32 dar. Daher ist die folgende Ungleichung (6) ähnlich zu dem ersten Beispiel erfüllt: Cjt < Cat (6).
  • Daher kann die Kapazität zwischen Leitung und Substrat in der Halbleitereinrichtung gemäß dem vorliegenden Beispiel ebenso verringert werden, da der PN-Übergang 32 in jedem der Attrappen-Halbleiterabschnitte 9 des Isolationsgebiets 7 vorhanden ist, ähnlich zu dem ersten Beispiel, so dass die Arbeitsgeschwindigkeit der Halbleitereinrichtung vergrößert wird. Insbesondere kann das vorliegende Beispiel die Kapazität zwischen Leitung und Substrat in dem gesamten Isolationsgebiet verringern, das nicht nur die Halbleiterabschnitte 9, sondern ebenso die Grabenabschnitte enthält, so dass die Wirkung für die Vergrößerung der Arbeitsgeschwindigkeit bemerkenswert ist.
  • Wenngleich es schwierig ist, den PN-Übergang 32, wie er in dem laufenden Beispiel ausgebildet ist durch Implantierung von Störstellenionen zur Ausbildung der Source/Drain-Gebiete des MOSFETS auszubilden, kann die Störstellenkonzentration und die Eindringtiefe der Ionen in das Substrat in beliebiger Weise gesteuert werden, so dass ein großer Effekt für die Verringerung der Kapazität erreicht wird. Insbesondere, da der PN-Übergang 32 an einem Niveau angeordnet ist, das tiefer als die Bodenseiten der Grabenabschnitte 8 ist, wird ein höherer Effekt für die Verringerung der Kapazität erzielt.
  • Wenngleich das vorliegende Beispiel den Fall der Verwendung eines Siliziumsubstrats vom P-Typ beschreibt, kann ein Siliziumsubstrat vom N-Typ stattdessen verwendet werden. In diesem Fall kann ein PN-Übergang durch Einbringen von Störstellen vom P-Typ in die Halbleiterabschnitte und damit verbundenes Ausbilden einer Störstellendiffusionsschicht ausgebildet werden, so dass dieselben Wirkungen, wie sie in dem vorliegenden Beispiel erreicht werden, erzielt werden.
  • (Drittes Beispiel)
  • 4 zeigt eine Querschnittsansicht einer Halbleitereinrichtung gemäß einem dritten Beispiel.
  • Wie in der Zeichnung gezeigt, wird ein erstes aktives Gebiet 6 eines Siliziumsubstrat 1 vom P-Typ mit einem Element ausgestattet, das als ein MOSFET arbeitet, der aufgebaut ist aus: einem Gateoxidfilm 2; einer Gateelektrode 4, die aus einem Polysiliziumfilm hergestellt ist; und Source/Drain-Gebieten 5. Ein Isolationsgebiet 7 zum elektrisch Isolieren der einzelnen Elemente wird mit einer Vielzahl von Grabenabschnitten 8, die mit einem Siliziumoxidfilm als einem isolierendem Material ausgebildet ist, und mit Attrappen-Halbleiterabschnitten ausgebildet, die zwischen den einzelnen Grabenabschnitten 8 bereitgestellt werden und nicht als aktive Gebiete dienen. Auf einem der Grabenabschnitte 8, die in dem Isolationsgebiet 7 ausgebildet sind, wird eine Polysiliziumleitung 10 bereitgestellt, die gleichzeitig mit dem Gate-Isolationsfilm 2 und der Gateelektrode 4 ausgebildet wird. Weiterhin werden ein Zwischenschicht-Isolationsfilm 12, der aus einem Siliziumoxidfilm hergestellt wird, der über der gesamten Oberfläche des Substrats abgeschieden wird, und eine Metallleitung 13 auf dem Zwischenschicht-Isolationsfilm 12 bereitgestellt.
  • Jeder der Attrappen-Halbleiterabschnitte 9, die in dem Isolationsgebiet 7 ausgebildet sind, ist mit einer Störstellendiffusionsschicht 41 vom P-Typ und einer Störstellendiffusi onsschicht 42 vom N-Typ ausgestattet, die in dieser Reihenfolge von der Oberfläche des Siliziumsubstrats angeordnet sind. Als Ergebnis wird ein erster PN-Übergang 43 zwischen der Störstellendiffusionsschicht 41 vom P-Typ und der Störstellendiffusionsschicht 42 vom N-Typ ausgebildet, während einer zweiter PN-Übergang 44 zwischen der Störstellendiffusionsschicht 42 vom N-Typ und dem Siliziumsubstrat 1 vom P-Typ ausgebildet wird. Die ersten und zweiten PN-Übergänge 43 und 44 sind bei einem Niveau zwischen der Deckseite und der Bodenseite der Grabenabschnitte 8 angeordnet.
  • Wenn die jeweiligen Übergangskapazitäten in den Störstellendiffusionsschichten 41 und 42 vom P-Typ und vom N-Typ als Cj1 und Cj2 bezeichnet werden, wird eine gesamte Kapazität Cjt von Leitung zu Substrat in der Halbleitereinrichtung gemäß dem vorliegenden Beispiel durch die nachfolgende Gleichung (7) ausgedrückt: Cit = Σ{1/[(1/Ca1) + (1/Cj1) + (1/Cj2)]} + ΣCa2 (7),die kleiner ist als die gesamte Kapazität Cat der Halbleitereinrichtung gemäß dem ersten Beispiel, dargestellt durch die Gleichung (1). Daher ist die nachfolgende Gleichung (8) erfüllt: Cjt < Cat (8).
  • Da das vorliegende Beispiel die Vielzahl der PN-Übergänge 43 und 44 in den jeweiligen Attrappen-Halbleiterabschnitten des Isolationsgebiets 7 bereitgestellt hat, kann die Kapazitätskomponente der Kapazität zwischen Leitung und Substrat in dem Gebiet, das die Halbleiterabschnitte 9 der Halbleitereinrichtung enthält durch die Kapazität dargestellt werden, die durch Verbinden der jeweiligen Kapazitäten in den Störstellendiffusionsschichten 41 und 42 vom P-Typ und N-Typ in Reihe zu der Kapazität in dem Zwischenschicht-Isolationsfilm erhalten werden. Dementsprechend kann die Kapazität zwischen Leitung und Substrat der Halbleitereinrichtung weiter reduziert werden als in dem ersten Beispiel, wodurch erreicht wird, dass die Halbleitereinrichtung bei einer höheren Geschwindigkeit arbeitet.
  • Wenngleich das vorliegende Beispiel den Fall beschrieben hat, in dem zwei PN-Übergänge 43 und 44 aus zwei Störstellendiffusionsschichten ausgebildet werden, kann die gesamte Kapazität zwischen Leitung und Substrat auf dieselbe Weise wie in Gleichung (7) ersichtlich, dargestellt werden, wenn drei oder mehr PN-Übergänge aus drei oder mehr Störstellendiffusionsschichten ausgebildet werden. Wenn beispielsweise m PN-Übergänge (m ist eine ganze Zahl gleich oder größer als 3) in jeder der attrappenartigen aktiven Gebiete 9 ausgebildet werden und n PN-Übergänge (n ist eine ganze Zahl gleich oder größer als 3) unmittelbar unter den Grabenabschnitten 8 ausgebildet werden, wird die gesamte Kapazität von Leitung zu Substrat Cjt durch die nachfolgende Gleichung (9) dargestellt: Cjt = Σ{1/[(1/Ca1) + Σ(1(Cjm)]} + Σ{1/[(1/Ca2) + Σ{1/Cjn)]} (9),die kleiner ist als die gesamte Kapazität Cat, die durch die Gleichung (1) dargestellt wird. Daher ist die nachfolgende Ungleichung (10) erfüllt: Cjt < Cat (10).
  • In dem Fall der Verwendung der Struktur kann die Kapazität von Leitung zu Substrat erheblich verringert werden, weil nicht nur die Kapazitätskomponente in dem Gebiet, das die Halbleiterabschnitte des Isolationsgebiets 7 enthält, sondern ebenso die Kapazitätskomponente in dem Gebiet, das die Grabenabschnitte desselben enthält, ebenso verringert wird.
  • (Viertes Beispiel)
  • Die 5 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einem vierten Beispiel.
  • Wie in der Zeichnung gezeigt, wird ein erstes aktives Gebiet 6 eines Siliziumsubstrat 1 vom P-Typ mit einem Element ausgestattet, das als ein MOSFET arbeitet, der aufgebaut ist aus: einem Gateoxidfilm 2; einer Gateelektrode 4, die aus einem Polysiliziumfilm hergestellt ist; und Source/Drain-Gebieten 5. Ein Isolationsgebiet 7 zum elektrisch Isolieren der einzelnen Elemente wird mit einer Vielzahl von Grabenabschnitten 8, die mit einem Siliziumoxidfilm als einem isolierendem Material ausgebildet ist, und mit Attrappen-Halbleiterabschnitten ausgebildet, die zwischen den einzelnen Grabenabschnitten 8 bereitgestellt werden und nicht als aktive Gebiete dienen. Auf einem der Grabenabschnitte 8, die in dem Isolationsgebiet 7 ausgebildet sind, wird eine Polysiliziumleitung 10 bereitgestellt, die gleichzeitig mit dem Gate-Isolationsfilm 2 und der Gateelektrode 4 ausgebildet wird. Zusätzlich erstreckt sich ein Attrappengate 51, das aus einem Polysiliziumfilm aufgebaut ist, der gleichzeitig mit der Gateelektrode 4 ausgebildet wird, sich kontinuierlich über die Halbleiterabschnitte 9 und die Grabenabschnitte 8. Über dem Attrappengate 51, der Polysiliziumleitung 10 und einer Fläche des Siliziumsubstrats (ausgenommen das aktive Gebiet) werden weiterhin ein Siliziumoxidfilm 52 und ein Film 53 von hohem Widerstand, der aus einem Polysiliziumfilm aufgebaut ist, weiterhin in Schichten ausgebildet. Das Attrappengate 51 wurde durch Mustern eines Polysiliziumfilms als erste Schicht, der verwendet wird, um gemeinsam die Gateelektrode 4 und die Polysiliziumleitung 10 auszubilden, so dass diese sich bei einem gegebenen Abstand sowohl von der Gateelektrode 4 als auch von der Polysiliziumleitung 10 befindet. Der Polysiliziumfilm, der den Film 53 von hohem Widerstand aufbaut, weist einen Blattwiderstand auf, der größer ist als derjenige des Polysiliziumfilms als erste Schicht, der die Gateelektrode 4 und ähnliches aufbaut, und eine Störstellenkonzentration von 1 × 1020 cm-3 oder weniger. Der Blattwiderstand des Attrappengates 51 kann ebenso groß gehalten werden durch Bedecken des Isolationsgebiets mit einem Photolackfilm oder ähnlichem während der Implantierung einer Fehlstelle in das aktive Gebiet.
  • Bei der Halbleitereinrichtung gemäß dem vorliegenden Beispiel ist es ausreichend, die Kapazität zwischen der Leitung und dem Film von hohem Widerstand zu betrachten, anstelle der Kapazität zwischen der Leitung und dem Substrat. In diesem Fall findet ein Spannungsabfall zwischen der Deckfläche des Films 53 von hohem Widerstand und der Oberfläche des Halbleitersubstrats 1 statt, da der Widerstand des Polysiliziumfilms, der den Film 53 von hohem Widerstand aufbaut, groß ist. Dementsprechend wird die Spannung, die auf die Deckseite und Bodenseite des Zwischenschicht-Isolationsfilms angelegt wird, verringert, obgleich die Kapazität des Zwischenschicht-Isolationsfilms 12 ungeändert verbleibt. Da die Menge an Ladung, die in der Deckseite und der Bodenseite des Zwischenschicht-Isolationsfilms 12 akkumuliert wird, proportional zu der daran angelegten Spannung abnimmt, wird die Zeit, die für die Ladung oder Entladung zwischen der Leitung und dem hohen Widerstand benötigt wird, verringert, wodurch die Halbleitereinrichtung bei einer höheren Geschwindigkeit arbeitet.
  • Nachfolgend wird ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß dem vorliegenden Beispiel beschrieben. 6(a) bis 6(h) sind Querschnittsansichten, die die Struktur der Halbleitereinrichtung zeigen, die einen NMOSFET gemäß dem vorliegenden Beispiel in dem Herstellprozess desselben zeigen.
  • In dem in 6(a) gezeigten Schritt werden ein dünner Siliziumoxidfilm 21, der eine Dicke von 10 nm aufweist, und ein Siliziumnitridfilm 22 aufeinanderfolgend auf dem Siliziumsubstrat 1 vom P-Typ ausgebildet.
  • In dem in 6(b) gezeigten Schritt wird eine Vielzahl von Gräben 14 in dem Siliziumsubstrat 1 ausgebildet von denen jeder eine gegebene Breite aufweist. Die Gräben 14 schließen ein: Gräben 14a, die ausgebildet sind, das aktive Gebiet 6, das mit dem Element auszubilden ist, zu umgeben; Gräben 14b, die in dem Isolationsgebiet 7 ausgebildet werden, das von dem aktiven Gebiet 6 durch die Gräben 14a getrennt ist, um die Abhängigkeit der Muster von der Ebenheit zu vermeiden, die beim Abschluss des Herstellprozesses erreicht wird; und Gräben 14c zur Ausbildung der Polysiliziumleitungen. In dem Isolationsgebiet wurden ebenso die Halbleiterabschnitte 9 bereitgestellt, um mindestens einen Projektionsabschnitt auszubilden, der von Gräben 14 umgeben ist. Die Halbleiterabschnitte 9 können als attrappenartige aktive Gebiete betrachtet werden, welche nicht als aktive Gebiete arbeiten. Die Gräben schließen einen ein, der an einer Position ausgebildet ist, unmittelbar unter der Polysiliziumleitung 10, die in einem nachfolgenden Schritt auszubilden ist.
  • In dem in 6(c) gezeigten Schritt wird ein Siliziumoxidfilm 23 über der gesamten Fläche des Substrats abgeschieden, um die Gräben 14 zu füllen.
  • In dem in 6(d) gezeigten Schritt wird der Siliziumoxidfilm 23 durch einen CMP-Prozess poliert. Nachfolgend werden der Siliziumnitridfilm 22 und der Siliziumoxidfilm 21 selektiv entfernt, um einen Vielzahl von vergrabenen Grabenabschnitten 8 auszubilden, von denen jeder mit einem Siliziumoxidfilm gefüllt ist und eine eingeebnete Oberfläche aufweist. Die vergrabenen Grabenabschnitte 8 schließen ein: vergrabene Grabenabschnitte 8a, die als Isolation arbeiten; vergrabene Grabenabschnitte 8b, die die Attrappen-Halbleiterabschnitte 9 ausbilden; und vergrabene Grabenabschnitte 8c zur Bereitstellung einer Isolation zwischen den Polysiliziumleitungen und dem Siliziumsubstrat.
  • In dem in 6(e) gezeigten Schritt werden der Gateoxidfilm 2, die Gateelektrode 4 mit Seitenwänden 24 auf den Seitenflächen derselben, und die Polysiliziumleitungen 10 unter Verwendung bekannter Techniken ausgebildet. Während des Prozesses wird das Attrappengate 51 gleichzeitig mit der Gateelektrode 4 und der Polysiliziumleitung 10 und bei einem gegebenen Abstand sowohl von der Gateelektrode 4 als auch von der Polysilizium 10 ausgebildet, so dass das Attrappengate 51 die Gateelektrode 4 und die Polysiliziumleitung 10 weder kreuzen noch berühren. Die Gateelektrode 4, die Polysiliziumleitung 10 und das Attrappengate 51 können gleichzeitig unter Verwendung einer gemeinsamen Halbleitermaske ausgebildet werden. Das Attrappengate 51 weist einen Blattwiderstand auf, der höher als derjenige der Gateelektrode 4 und der Polysiliziumleitung 10 ist, die als Verbindungen verwendet werden, und weist eine Störstellenkonzentration auf, die auf 1 × 1020 Atome × cm-3 oder weniger durch Ionenimplantierung oder ähnliches eingestellt wird.
  • In dem in 6(f) gezeigten Schritt werden der Siliziumoxidfilm 52 und der Film 53 von hohem Widerstand, der aus Polysilizium hergestellt ist, über dem Isolationsgebiet 7 ausgebildet. Der Film 53 von hohem Widerstand weist einen Blattwiderstand auf, der höher ist als derjenige der Gateelektrode 4 und der Polysiliziumleitung 10 und weist eine Störstellenkonzentration auf, die auf 1 × 1020 Atome × cm-3 oder weniger durch Ionenimplantierung oder ähnliches eingestellt wird. Der Siliziumoxidfilm 52 und der Film 53 von hohem Widerstand werden ausgebildet, um einen MIM-Kondensator und einen Widerstand auszubilden.
  • In dem in 6(g) gezeigten Schritt wird eine Fotolackmaske 55, die mindestens das Isolationsgebiet 7 abdeckt, ausgebildet und es werden Arsenionen 25 in das aktive Gebiet 6 implantiert, um den NMOS auszubilden, der die Source/Drain-Gebiete 5 aufweist. Während des Prozesses werden Arsenionen nicht in das Isolationsgebiet 7 implantiert.
  • In dem in 6(h) gezeigten Schritt wird ein Siliziumoxidfilm abgelagert, um den Zwischenschicht-Isolationsfilm 12 auszubilden, gefolgt durch eine Metallleitung 13, die auf dieser ausgebildet wird.
  • Bei der Halbleitereinrichtung gemäß dem vorliegenden Beispiel ist es ausreichend, die Kapazität zwischen der Leitung und dem Film hohen Widerstands zu betrachten, anstelle der Kapazität zwischen der Leitung und dem Substrat. Da der Widerstand des Polysiliziumfilms, der den Film 53 von hohem Widerstand aufbaut, groß ist, findet in diesem Fall ein Spannungsabfall zwischen der Deckfläche des Films 53 von hohem Widerstand und der Oberfläche des Halbleitersubstrats 1 statt. Dementsprechend wird die Spannung, die auf die Deck- und Bodenflächen des Zwischenschicht-Isolationsfilms angewandt wird, verringert, wenngleich die Kapazität des Zwischenschicht-Isolationsfilms 12 unverändert bleibt. Da die Menge der Ladung, die in den Deck- und Bodenflächen des Zwischenschicht-Isolationsfilms 12 akkumuliert wird, direkt proportional zu der darauf angewandten Spannung abnimmt, wird die Zeit, die für die Ladung und Entladung zwischen der Leitung und dem hohen Widerstand erforderlich ist, verringert, was zur Folge hat, dass die Halbleitereinrichtung bei einer höheren Geschwindigkeit arbeitet.
  • Der Film 53 von hohem Widerstand gemäß dem vorliegenden Beispiel kann kostengünstig und einfach ausgebildet werden durch Mustern desselben Films, der beispiels weise den Film von hohem Widerstand des Widerstandselements und der lokalen Leitung aufbaut. Anstatt das Attrappengate 51 auszubilden, ist es möglich, Filme, die dem Film 53 von hohem Widerstand, dem Siliziumoxidfilm 52 und dem Attrappengate 51 entsprechen, aus drei Filmen auszubilden, die den Film der oberen Schicht, den Kondensator-Isolationsfilm, und den Film der unteren Schicht aufbauen, die den MIM-Kondensator aufbauen, der irgendwo auf dem Halbleitersubstrat ausgebildet wird.
  • Es ist ebenso möglich, die Arbeitsgeschwindigkeit der Halbleitereinrichtung durch Verringern der Zeit zu reduzieren, die für die Ladung oder Entladung notwendig ist, ohne das Attrappengate 51, den Film 53 von hohem Widerstand oder den Siliziumoxidfilm 52 auszubilden.
  • Wenngleich die Beschreibung für den Fall gegeben wurde, in dem der Film 53 von hohem Widerstand, der aus dem Polysiliziumfilm aufgebaut ist, und der Siliziumoxidfilm 52 in Schichten auf dem Isolationsgebiet 7 aufgestapelt sind, können ähnliche Effekte ebenso erzielt werden in dem Fall, in dem ein amorpher Siliziumfilm oder ein Siliziumnitridfilm anstelle des Polysiliziumfilms verwendet werden. Insbesondere ermöglicht die Verwendung eines isolierenden Films, der aus einem Siliziumoxidfilm aufgebaut ist, eine Verringerung der gesamten Kapazität und eine weitere Vergrößerung der Arbeitsgeschwindigkeit der Halbleitereinrichtung.
  • (Fünftes Beispiel)
  • 7 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einem fünften Beispiel.
  • Wie in der Zeichnung gezeigt, wird ein aktives Gebiet 6 eines Siliziumsubstrat 1 vom P-Typ mit einem Element ausgestattet, das als ein MOSFET arbeitet, der aufgebaut ist aus: einem Gateoxidfilm 2; einer Gateelektrode 4; und Source/Drain-Gebieten 5. Ein Isolationsgebiet 7 zum elektrisch Isolieren der einzelnen Elemente wird mit einer Vielzahl von Grabenabschnitten 8, die mit einem Siliziumoxidfilm als einem isolierendem Material ausgebildet ist, und mit Attrappen-Halbleiterabschnitten ausgebildet, die zwischen den einzelnen Grabenabschnitten 8 bereitgestellt werden und nicht als aktive Gebiete dienen. Auf einem der Grabenabschnitte 8, die in dem Isolationsgebiet 7 ausgebildet sind, wird eine Polysiliziumleitung 10 bereitgestellt, die gleichzeitig mit der Gateelektrode 4 ausgebildet wird.
  • In dem vorliegenden Beispiel besteht die Gateelektrode 4 aus einem unteren Schichtabschnitt 4a, der aus einem ersten Leiterfilm hergestellt ist, der aus einem Polysiliziumfilm oder ähnlichem aufgebaut ist, und einem oberen Schichtabschnitt 4b, der aus einem zweiten Leiterfilm hergestellt ist, der aus einem Wolframfilm oder ähnlichem aufgebaut ist. In dem Isolationsgebiet 7 wird ein Attrappengate 51 bereitgestellt, das aus einem unteren Schichtabschnitt 51a, der aus demselben, ersten Leiterfilm aufgebaut ist, der den unteren Schichtabschnitt 4a der Gateelektrode 4 aufbaut, und einem oberen Schichtabschnitt 51b besteht, der aus demselben zweiten Leiterfilm aufgebaut ist, der den oberen Schichtabschnitt 4b der Gateelektrode 4 aufbaut. Der untere Schichtabschnitt 51a des Attrappengates 51 weist eine Deckfläche bei demselben Niveau auf, wie die Deckfläche von jedem der Grabenabschnitte 8, so dass eine Einebnung zwischen dem unteren Schichtabschnitt 51a und den Grabenabschnitten 8 erreicht wird. Die Polysiliziumleitung 10 ist nur aus dem zweiten Leiterfilm aufgebaut, der den oberen Schichtabschnitt 4b der Gateelektrode 4 aufbaut. Das Attrappengate 51 wurde bei einem gegebenen Abstand von sowohl der Gateelektrode 4 als auch der Polysiliziumleitung 10 ausgebildet, um die Mustergenauigkeit in einem fotolithographischen Prozess gemäß einer Linien- und Raumbeziehung zu verbessern. Weiterhin werden ebenso ein Zwischenschicht-Isolationsfilm 12, der aus einem Siliziumoxidfilm aufgebaut ist, der über der gesamten Oberfläche des Substrats abgelagert wird, und eine Metallleitung 13 bereitgestellt, die auf dem Zwischenschicht-Isolationsfilm 12 ausgebildet wird.
  • Gemäß einem Herstellprozess für die Halbleitereinrichtung gemäß dem vorliegenden Beispiel, kann die Struktur der in 7 gezeigten Halbleitereinrichtung durch das nachstehende Verfahren implementiert werden, wenngleich die Zeichnung dafür hier weggelassen ist.
  • Als erstes werden der Gateisolationsfilm und der erste Leiterfilm, der aus einem Polysiliziumfilm oder ähnlichem aufgebaut ist, auf dem Halbleitersubstrat abgeschieden, wobei diese teilweise geöffnet werden, um Gräben auszubilden. Nachfolgend wird ein Isolationsfilm auf dem Substrat abgelagert, um die Gräben für die Einebnung zu füllen, wodurch die Grabenabschnitte ausgebildet werden. Nachfolgend wird der zweite Leiterfilm aus Wolfram oder ähnlichem auf dem eingeebneten Substrat abgeschieden und gemustert, um die Gateelektrode 4, das Attrappengate 51 und die Polysiliziumleitung 10 auszubilden. Danach können der Zwischen-Isolationsfilm 12 und die Metallleitung 13 durch bekannte Verfahren ausgebildet werden.
  • In dem vorliegenden Beispiel kann die Arbeitsgeschwindigkeit ebenso vergrößert werden durch Verringerung der Menge der Ladung, die in den Deck- und Bodenflächen des Zwischenschicht-Isolationsfilms akkumuliert wird, ähnlich zu der vierten Ausführung. Bei der Halbleitereinrichtung, die eine derartige Struktur aufweist wie sie in der vorliegenden Ausführung verwendet wird, ist der obere Schichtabschnitt 4b der Gateelektrode 4 typischerweise aus einem Film von geringem Widerstand aufgebaut, der aus Silizid oder ähnlichem aufgebaut ist. Da die Spannung zwischen Leitung und Substrat ebenso in Reihe zu den oberen – und unteren Schichtabschnitte 4a und 4b angewandt wird, wird jedoch die Menge der Ladung tatsächlich reduziert durch einen Spannungsabfall und die Arbeitsgeschwindigkeit der Halbleitereinrichtung wird erheblich vergrößert.
  • Wenngleich das vorliegende Beispiel nicht einen derartigen Film von hohem Widerstand verwendet, wie er in dem vierten Beispiel verwendet wird, ist anzumerken, dass ein Film hohen Widerstands über dem Attrappengate mit einem isolierenden Film, der dazwischen eingefügt ist, bereitgestellt werden kann.
  • (Erste Ausführung)
  • 8 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einer ersten Ausführung.
  • Wie in der Zeichnung gezeigt, wird ein aktives Gebiet 6 eines Siliziumsubstrat 1 vom P-Typ mit einem Element ausgestattet, das als ein MOSFET arbeitet, der aufgebaut ist aus: einem Gateoxidfilm 2; einer Gateelektrode 4, die aus einem Polysiliziumfilm hergestellt ist; und Source/Drain-Gebieten 5. Ein Isolationsgebiet 7 zum elektrisch Isolieren der einzelnen Elemente wird mit einer Vielzahl von Grabenabschnitten 8, die mit einem Siliziumoxidfilm als einem isolierendem Material ausgebildet ist, und mit Attrappen-Halbleiterabschnitten ausgebildet, die zwischen den einzelnen Grabenabschnitten 8 bereitgestellt werden und nicht als aktive Gebiete dienen. Auf einem der Grabenabschnitte 8, die in dem Isolationsgebiet 7 ausgebildet sind, wird eine Polysiliziumleitung 10 bereitgestellt, die gleichzeitig mit dem Gate-Isolationsfilm 2 und der Gateelektrode 4 ausgebildet wird. Weiterhin werden ein Zwischenschicht-Isolationsfilm 12, der aus einem Siliziumoxidfilm hergestellt wird, der über der gesamten Oberfläche des Substrats abgeschieden wird, und eine Metallleitung 13 auf dem Zwischenschicht-Isolationsfilm 12 bereitgestellt.
  • In dem Isolationsgebiet 7 werden Intergraben-Isolationsfilme 61, von denen jeder aus einem Siliziumoxidfilm aufgebaut und durch den Grabenabschnitt 8 umgeben ist, so ausgebildet, dass diese die Attrappen-Halbleiterabschnitte 9 überdecken und unter dem Zwischenschicht-Isolationsfilm 12 liegen. Die Deckflächen der Intergraben-Isolationsfilme 61 befinden sich auf demselben Niveau wie die Deckflächen der vergrabenen Grabenabschnitte 8, während die Bodenflächen derselben sich bei einem Niveau zwischen den Deck- und Bodenflächen der vergrabenen Grabenabschnitte 8 befinden.
  • Nachfolgend wird ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der vorliegenden Ausführung beschrieben. Die 9(a) bis 9(i) sind Querschnittansichten, die die Struktur der Halbleitereinrichtung, die einen NMOSFET gemäß der vorliegenden Ausführung aufweisen, in einem Herstellprozess derselben zeigen.
  • In dem in 9(a) gezeigten Schritt werden ein dünner Siliziumoxidfilm 21, der eine Dicke von 10 nm aufweist, und ein Siliziumnitridfilm 22 aufeinanderfolgend auf einem Siliziumsubstrat 1 vom P-Typ ausgebildet.
  • In dem in 9(b) gezeigten Schritt wird eine Vielzahl von Gräben 14, von denen jeder eine gegebene Breite aufweist, in dem Siliziumsubstrat 1 ausgebildet. Die Gräben 14 schließen ein: Gräben 14a, die ausgebildet sind, um das aktive Gebiet 6, das mit dem Element ausgebildet werden soll, zu umgeben; Gräben 14b, die in dem Isolationsgebiet 7 ausgebildet werden, das von dem aktiven Gebiet 6 durch die Gräben 14a getrennt ist, um Musterabhängigkeit von der Einebnung zu verhindern, die bei der Vervollständigung des Herstellprozesses erhalten wird; und Gräben 14c zur Ausbildung der Polysiliziumleitungen. In dem Isolationsgebiet 7 wurden ebenso die Halbleiterabschnitte 9 bereitgestellt, um mindestens einen Projektionsabschnitt auszubilden, der durch Gräben 14 umgeben ist. Die Halbleiterabschnitte 9 können als attrappenförmige aktive Gebiete betrachtet werden, welche nicht als aktive Gebiete arbeiten. Die Gräben schließen einen ein, der bei einer Position unmittelbar unter der Polysiliziumleitung 10 ausgebildet ist, die in dem folgenden Schritt auszubilden ist.
  • In dem in 9(c) gezeigten Schritt wird ein Siliziumoxidfilm 23 über der gesamten Fläche des Substrats abgelagert, um die Gräben 14 aufzufüllen.
  • In dem in 9(d) gezeigten Schritt wird der Siliziumoxidfilm 23 durch ein CMP-Verfahren poliert. Nachfolgend werden der Siliziumnitridfilm 22 und der Siliziumoxidfilm 21 selektiv entfernt, um eine Vielzahl von vergrabenen Grabenabschnitten 8 auszubil den, von denen jeder mit dem Siliziumoxidfilm gefüllt ist und die eine eingeebnete Oberfläche aufweisen. Die vergrabenen Grabenabschnitte 8 schließen ein: vergrabene Grabenabschnitte 8a, die als Isolation arbeiten; vergrabene Grabenabschnitte 8b, die die Attrappen-Halbleiterabschnitte 9 ausbilden; und vergrabene Grabenabschnitte 8c zur Bereitstellung einer Isolation zwischen den Polysiliziumleitungen und dem Siliziumsubstrat.
  • In dem in 9(e) gezeigten Schritt werden die Halbleiterabschnitte des Isolationsgebiets 7 einer trockenen Ätzung ausgesetzt, um die Gräben 62 auszubilden.
  • In dem in 9(f) gezeigten Schritt wird ein Siliziumoxidfilm in jeden der Gräben 62 gefüllt, um die Intergraben-Isolationsfilme 61 auszubilden.
  • In dem in 9(g) gezeigten Schritt werden der Gateisolationsfilm 2, die Gateelektrode 4 mit Seitenwänden 24 auf den Seitenflächen derselben und die Polysiliziumleitung 10 unter Verwendung bekannter Techniken ausgebildet. Die Gateelektrode 4 und die Polysiliziumleitung 10 können gleichzeitig unter Verwendung einer gemeinsamen Halbleitermaske ausgebildet werden.
  • In dem in 9(h) gezeigten Schritt werden Arsenionen 25 von oben implantiert, um den NMOSFET auszubilden, der die Source/-Drain-Gebiete 5 und das aktive Gebiet 6 aufweist. Obwohl die Arsenionen 25 ebenso in das Isolationsgebiet 25 während des Prozesses implantiert werden, treten keine Probleme auf. In dem Fall, in dem eine Fotolackmaske verwendet wird, die ein Gebiet abdeckt, das mit einem PMOSFET ausgestattet werden soll, kann das Isolationsgebiet 7 jedoch mit der Fotolackmaske abgedeckt werden.
  • In dem in 9(i) gezeigten Schritt wird ein Siliziumoxidfilm abgelagert, um den Zwischenschicht-Isolationsfilm 12 auszubilden, gefolgt von der Metallleitung 13, die auf demselben ausgebildet wird.
  • Bei der Halbleitereinrichtung gemäß der vorliegenden Ausführung werden die Intergraben-Isolationsfilme 61, von denen jeder aus einem Siliziumoxidfilm aufgebaut ist, über den Attrappen-Halbleiterabschnitten 9 des Isolationsgebiets 7 und unter dem Zwischenschicht-Isolationsfilm 12 ausgebildet, um durch die vergrabenen Grabenabschnitte 8 umgeben zu sein. Die Deckflächen der Intergraben-Isolationsfilme 61 befinden sich auf demselben Niveau wie die Deckflächen der vergrabenen Grabenabschnitte 8, während die Bodenflächen derselben sich auf einem Niveau zwischen den Deck- und Bodenflächen der vergrabenen Grabenabschnitte 8 befinden.
  • Bei der Halbleitereinrichtung gemäß der vorliegenden Ausführung werden somit die Intergraben-Isolationsfilme 61 durch Einfüllen der Siliziumoxidfilme in die jeweiligen Attrappen-Halbleiterabschnitte 9 ausgebildet, die in ihrem Niveau abgesenkt wurden, so dass der Abstand zwischen der Leitung und dem Substrat größer ist, als bei der herkömmlichen Halbleitereinrichtung, die in 19 gezeigt ist. Da die Kapazität zwischen Leitung und Substrat umgekehrt proportional zum Abstand abnimmt, ist die Kapazität zwischen Leitung und Substrat bei der Halbleitereinrichtung gemäß der vorliegenden Ausführung kleiner als bei der herkömmlichen Halbleitereinrichtung, wodurch eine höhere Arbeitsgeschwindigkeit erreicht wird.
  • Wenngleich die vorliegende Ausführung den Fall beschrieben hat, in dem der Siliziumoxidfilm in jedem der Halbleiterabschnitte vergraben ist, können ähnliche Effekte ebenso erzielt werden, wenn ein isolierender Film, der aus einem Siliziumnitridfilm aufgebaut ist, verwendet wird.
  • Wenngleich die Halbleiterabschnitte 9 in ihrem Niveau abgesenkt wurden und mit Siliziumoxidfilmen vor der Ausbildung der Gateelektrode aufgefüllt wurden, ist das Herstellverfahren einer Halbleitereinrichtung gemäß der vorliegenden Erfindung nicht auf eine derartige Ausführung beschränkt. Dieselben Wirkungen wie sie in der vorliegenden Ausführung erzielt werden, können ebenso erreicht werden, wenn die Schritte zum Absenken der Halbleiterabschnitte 9 in ihrem Niveau und das Füllen mit Siliziumoxidfilmen in dieselben nach der Ausbildung der Gateelektrode oder vor der Ausbildung der Grabenisolation durchgeführt wird.
  • (Sechstes Beispiel)
  • 10 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einem sechsten Beispiel.
  • Wie in der Zeichnung gezeigt, wird ein aktives Gebiet 6 eines Siliziumsubstrat 1 vom P-Typ mit einem Element ausgestattet, das als ein MOSFET arbeitet, der aufgebaut ist aus: einem Gateoxidfilm 2; einer Gateelektrode 4, die aus einem Polysiliziumfilm hergestellt ist; und Source/Drain-Gebieten 5. Ein Isolationsgebiet 7 zum elektrisch Isolieren der einzelnen Elemente wird mit einer Vielzahl von Grabenabschnitten 8, die mit einem Siliziumoxidfilm als einem isolierendem Material ausgebildet ist, und mit Attrappen-Halbleiterabschnitten ausgebildet, die zwischen den einzelnen Grabenabschnitten 8 bereitgestellt werden und nicht als aktive Gebiete dienen. Auf einem der Grabenabschnitte 8, die in dem Isolationsgebiet 7 ausgebildet sind, wird eine Polysiliziumleitung 10 bereitgestellt, die gleichzeitig mit dem Gate-Isolationsfilm 2 und der Gateelektrode 4 ausgebildet wird. Weiterhin werden ein Zwischenschicht-Isolationsfilm 12, der aus einem Siliziumoxidfilm hergestellt wird, der über der gesamten Oberfläche des Substrats abgeschieden wird, und eine Metallleitung 13 auf dem Zwischenschicht-Isolationsfilm 12 bereitgestellt.
  • In obere Abschnitte der Attrappen-Halbleiterabschnitte 9 des Isolationsgebiets 7 wurden Sauerstoffatome durch Ionenimplantierung oder ähnliches eingefügt, um Abschnitte 71 von hohem Widerstand auszubilden, von denen jeder aus einer Siliziumschicht von hohem Widerstand aufgebaut ist. Wenngleich die Bodenflächen der Abschnitte 71 von hohem Widerstand sich auf einem Niveau zwischen den Deck- und Bodenflächen der Grabenabschnitte 8 befinden, können sie bei einem Niveau angeordnet sein, das niedriger als die Bodenflächen der Grabenabschnitte 8 ist.
  • Nachfolgend wird ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß dem vorliegenden Beispiel beschrieben. 11(a) bis 11(h) sind Querschnittsansichten, die die Struktur der Halbleitereinrichtung zeigen, die einen NMOSFET gemäß dem vorliegenden Beispiel aufweist, in einem Herstellprozess desselben.
  • In dem in 11(a) gezeigten Schritt werden ein dünner Siliziumoxidfilm 21, der eine Dicke von 10 nm aufweist, und ein Siliziumnitridfilm 22 aufeinanderfolgend auf einem Siliziumsubstrat 1 vom P-Typ ausgebildet.
  • In dem in 11(b) gezeigten Schritt wird eine Vielzahl von Gräben 14, von denen jeder eine gegebene Breite aufweist, in dem Siliziumsubstrat 1 ausgebildet. Die Gräben 14 schließen ein: Gräben 14a, die ausgebildet sind, um das aktive Gebiet 6, das mit dem Element ausgebildet werden soll, zu umgeben; Gräben 14b, die in dem Isolationsgebiet 7 ausgebildet werden, das von dem aktiven Gebiet 6 durch die Gräben 14a getrennt ist, um Musterabhängigkeit von der Einebnung zu verhindern, die bei der Vervollständigung des Herstellprozesses erhalten wird; und Gräben 14c zur Ausbildung der Polysiliziumleitungen. In dem Isolationsgebiet 7 wurden ebenso die Halbleiterabschnitte 9 bereitgestellt, um mindestens einen Projektionsabschnitt auszubilden, der durch Gräben 14 umgeben ist. Die Halbleiterabschnitte 9 können als attrappenförmige aktive Gebiete be trachtet werden, welche nicht als aktive Gebiete arbeiten. Die Gräben schließen einen ein, der bei einer Position unmittelbar unter der Polysiliziumleitung 10 ausgebildet ist, die in dem folgenden Schritt auszubilden ist.
  • In dem in 11(c) gezeigten Schritt wird ein Siliziumoxidfilm 23 über der gesamten Fläche des Substrats abgelagert, um die Gräben 14 aufzufüllen.
  • In dem in 11(d) gezeigten Schritt wird der Siliziumoxidfilm 23 durch ein CMP-Verfahren poliert. Nachfolgend werden der Siliziumnitridfilm 22 und der Siliziumoxidfilm 21 selektiv entfernt, um eine Vielzahl von vergrabenen Grabenabschnitten 8 auszubilden, von denen jeder mit dem Siliziumoxidfilm gefüllt ist und die eine eingeebnete Oberfläche aufweisen. Die vergrabenen Grabenabschnitte 8 schließen ein: vergrabene Grabenabschnitte 8a, die als Isolation arbeiten; vergrabene Grabenabschnitte 8b, die die Attrappen-Halbleiterabschnitte 9 ausbilden; und vergrabene Grabenabschnitte 8c zur Bereitstellung einer Isolation zwischen den Polysiliziumleitungen und dem Siliziumsubstrat.
  • In dem in 11(e) gezeigten Schritt wird eine Fotolackmaske 73 ausgebildet, die das aktive Gebiet 6 bedeckt und es werden Sauerstoff-Ionen 72 ausschließlich in das Isolationsgebiet 7 implantiert, um die Abschnitte 71 von hohem Widerstand in der äußeren Oberfläche des Siliziumsubstrats auszubilden, in die Sauerstoff-Ionen als Störstellen in die Halbleiterabschnitte 9 des Isolationsgebiets 7 eingefügt wurden.
  • In dem in 11(f) gezeigten Schritt werden der Gateisolationsfilm 2, die Gateelektrode 4 mit Seitenwänden 24 auf den Seitenflächen derselben und die Polysiliziumleitung 10 unter Verwendung bekannter Techniken ausgebildet. Die Gateelektrode 4 und die Polysiliziumleitung 10 können gleichzeitig unter Verwendung einer gemeinsamen Halbleitermaske ausgebildet werden.
  • In dem in 11(g) gezeigten Schritt werden Arsenionen 25 von oben implantiert, um den NMOSFET auszubilden, der die Source/-Drain-Gebiete 5 und das aktive Gebiet 6 aufweist. Obwohl die Arsenionen 25 ebenso in das Isolationsgebiet 7 während des Prozesses implantiert werden, treten keine Probleme auf. In dem Fall, in dem eine Fotolackmaske verwendet wird, die ein Gebiet abdeckt, das mit einem PMOSFET ausgestattet werden soll, kann das Isolationsgebiet 7 jedoch mit der Fotolackmaske abgedeckt werden.
  • In dem in 11(h) gezeigten Schritt wird ein Siliziumoxidfilm abgelagert, um den Zwischenschicht-Isolationsfilm 12 auszubilden, gefolgt von der Metallleitung 13, die auf demselben ausgebildet wird.
  • Die Halbleitereinrichtung gemäß dem vorliegenden Beispiel ist dadurch gekennzeichnet, dass die Sauerstoffatome in die oberen Abschnitte der Halbleiterabschnitte 9 des Isolationsgebiets 7 durch Ionenimplantierung oder ähnliches eingefügt wurden, um die Abschnitte 71 von hohem Widerstand auszubilden, von denen jeder aus einer Siliziumschicht von hohem Widerstand aufgebaut ist. Wenngleich die Bodenflächen der Abschnitte 71 von hohem Widerstand sich bei einem Niveau zwischen den Deck- und Bodenflächen der vergrabenen Grabenabschnitte 8 befinden, können diese bei einem niedrigeren Niveau als die Bodenflächen der vergrabenen Grabenabschnitte 8 angeordnet werden.
  • Da die Abschnitte 71 von hohem Widerstand, von denen jeder aus einer Siliziumschicht von hohem Widerstand aufgebaut ist, in den Attrappen-Halbleiterabschnitten 9 des Siliziumsubstrats ausgebildet worden sind, findet in den Abschnitten 71 von hohem Widerstand des Siliziumsubstrats ein Spannungsabfall statt, wenn eine Spannung zwischen der Leitung und dem Substrat angelegt wird. Dementsprechend wird ein Potentialunterschied zwischen der Leitung und den Halbleiterabschnitten 9 verringert, so dass die Menge der Ladung direkt proportional zur angelegten Spannung verringert wird, wenngleich die Kapazität des Zwischenschicht-Isolationsfilms 12 zwischen der Leitung und den Halbleiterabschnitten 9 gleich zu derjenigen des Zwischenschicht-Isolationsfilms 12 in der herkömmlichen Halbleitereinrichtung ist, die in 19 gezeigt ist. Dementsprechend wird die Zeit, die für das Laden und Entladen erforderlich ist, verringert, und es wird die Arbeitsgeschwindigkeit der Halbleitereinrichtung vergrößert.
  • Wenngleich das vorliegende Beispiel den Fall beschrieben hat, in dem Sauerstoffatome als eine Störstelle in die Attrappen-Halbleiterabschnitte 9 eingeführt werden, können ähnliche Effekte erzielt werden, wenn Stickstoffatome eingeführt werden.
  • Wenngleich die Abschnitte von hohem Widerstand vor der Ausbildung der Gateelektrode in dem vorliegenden Beispiel ausgebildet werden, können diese in jeder Stufe des Herstellprozesses der Halbleitereinrichtung ausgebildet werden, vorausgesetzt, dass die Sauerstoffatome in die Halbleiterabschnitte eingefügt werden können.
  • (Zweite Ausführung)
  • 12 zeigt eine Querschnittsansicht einer Halbleitereinrichtung gemäß einer zweiten Ausführung.
  • Wie in der Zeichnung gezeigt, wird ein erstes aktives Gebiet 6 eines Siliziumsubstrat 1 vom P-Typ mit einem Element ausgestattet, das als ein MOSFET arbeitet, der aufgebaut ist aus: einem Gateoxidfilm 2; einer Gateelektrode 4, die aus einem Polysiliziumfilm hergestellt ist; Seitenwände 3, die an den Seitenflächen der Gateelektrode 4 ausgebildet und aus Siliziumoxidfilmen aufgebaut sind; und Source/Drain-Gebieten 5. Ein Isolationsgebiet 7 zum elektrisch Isolieren der einzelnen Elemente wird mit einer Vielzahl von Grabenabschnitten 8, die mit einem Siliziumoxidfilm als einem isolierendem Material ausgebildet ist, und mit Attrappen-Halbleiterabschnitten ausgebildet, die zwischen den einzelnen Grabenabschnitten 8 bereitgestellt werden und nicht als aktive Gebiete dienen. Auf einem der Grabenabschnitte 8, die in dem Isolationsgebiet 7 ausgebildet sind, wird eine Polysiliziumleitung 10 bereitgestellt, die gleichzeitig mit dem Gate-Isolationsfilm 2 und der Gateelektrode 4 ausgebildet wird. Weiterhin werden ein Zwischenschicht-Isolationsfilm 12, der aus einem Siliziumoxidfilm hergestellt wird, der über der gesamten Oberfläche des Substrats abgeschieden wird, und eine Metallleitung 13 auf dem Zwischenschicht-Isolationsfilm 12 bereitgestellt.
  • Über den Attrappen-Halbleiterabschnitten 9 und den Grabenabschnitten 8 des Isolationsgebiets 7 wurde ein darunterliegender Isolationsfilm 81, der aus einem Siliziumoxidfilm hergestellt wird, gleichzeitig mit den Seitenwänden an den Seitenflächen der Gateelektrode 4 hergestellt. Der darunterliegende Isolationsfilm 81 wurde über der gesamten Polysiliziumleitung 10 ausgebildet.
  • Nachfolgend wird ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der vorliegenden Ausführung beschrieben. Die 13(a) bis 13(i) sind Querschnittsansichten, die die Struktur der Halbleitereinrichtung, die einen NMOSFET gemäß der vorliegenden Ausführung aufweist, in dem Herstellprozess derselben gezeigt.
  • In dem in 13(a) gezeigten Schritt werden ein dünner Siliziumoxidfilm 21, der eine Dicke von 10 nm aufweist, und ein Siliziumnitridfilm 22 aufeinanderfolgend auf einem Siliziumsubstrat 1 vom P-Typ ausgebildet.
  • In dem in 13(b) gezeigten Schritt wird eine Vielzahl von Gräben 14, von denen jeder eine gegebene Breite aufweist, in dem Siliziumsubstrat 1 ausgebildet. Die Gräben 14 schließen ein: Gräben 14a, die ausgebildet sind, um das aktive Gebiet 6, das mit dem Element ausgebildet werden soll, zu umgeben; Gräben 14b, die in dem Isolationsgebiet 7 ausgebildet werden, das von dem aktiven Gebiet 6 durch die Gräben 14a getrennt ist, um Musterabhängigkeit von der Einebnung zu verhindern, die bei der Vervollständigung des Herstellprozesses erhalten wird; und Gräben 14c zur Ausbildung der Polysiliziumleitungen. In dem Isolationsgebiet 7 wurden ebenso die Halbleiterabschnitte 9 bereitgestellt, um mindestens einen Projektionsabschnitt auszubilden, der durch Gräben 14 umgeben ist. Die Halbleiterabschnitte 9 können als attrappenförmige aktive Gebiete betrachtet werden, welche nicht als aktive Gebiete arbeiten. Die Gräben schließen einen ein, der bei einer Position unmittelbar unter der Polysiliziumleitung 10 ausgebildet ist, die in dem folgenden Schritt auszubilden ist.
  • In dem in 13(c) gezeigten Schritt wird ein Siliziumoxidfilm 23 über der gesamten Fläche des Substrats abgelagert, um die Gräben 14 aufzufüllen.
  • In dem in 13(d) gezeigten Schritt wird der Siliziumoxidfilm 23 durch ein CMP-Verfahren poliert. Nachfolgend werden der Siliziumnitridfilm 22 und der Siliziumoxidfilm 21 selektiv entfernt, um eine Vielzahl von vergrabenen Grabenabschnitten 8 auszubilden, von denen jeder mit dem Siliziumoxidfilm gefüllt ist und die eine eingeebnete Oberfläche aufweisen. Die vergrabenen Grabenabschnitte 8 schließen ein: vergrabene Grabenabschnitte 8a, die als Isolation arbeiten; vergrabene Grabenabschnitte 8b, die die Attrappen-Halbleiterabschnitte 9 ausbilden; und vergrabene Grabenabschnitte 8c zur Bereitstellung einer Isolation zwischen den Polysiliziumleitungen und dem Siliziumsubstrat.
  • In dem in 13(e) gezeigten Schritt werden der Gateoxidfilm 2, die Gateelektrode 4, die aus Polysilizium hergestellt ist und die Polysiliziumleitung 10 unter Verwendung bekannter Techniken ausgebildet. Die Gateelektrode 4 kann gleichzeitig mit der Polysiliziumleitung 10 unter Verwendung einer gemeinsamen Halbleitermaske ausgebildet werden.
  • In dem in 13(f) gezeigten Schritt wird ein Siliziumoxidfilm 82 über der gesamten Fläche des Substrats abgelagert, gefolgt von einer Fotolackmaske 84, die auf demselben ausgebildet wird, um das Isolationsgebiet 7 abzudecken.
  • In dem in 13(g) gezeigten Schritt wird ein Siliziumoxidfilm 82 durch anisotropes, trockenes Ätzen unter Verwendung der Fotolackmaske 84 selektiv entfernt, um den darunterliegenden Isolationsfilm 81 über dem Isolationsgebiet 7 auszubilden, während die Seitenwände auf den Seitenflächen der Gateelektrode ausgebildet werden. Die Polysiliziumleitung 10 ist vollständig mit dem darunterliegenden Isolationsfilm 81 bedeckt.
  • In dem in 13(h) gezeigten Schritt werden Arsenionen 25 von oben implantiert, um den NMOSFET auszubilden, der die Source/-Drain-Gebiete 5 und das aktive Gebiet 6 aufweist. Obwohl die Arsenionen ebenso in das Isolationsgebiet 25 während des Prozesses implantiert werden, treten keine Probleme auf. In dem Fall, in dem eine Fotolackmaske verwendet wird, die ein Gebiet abdeckt, das mit einem PMOSFET ausgestattet werden soll, kann das Isolationsgebiet 7 jedoch mit der Fotolackmaske abgedeckt werden.
  • In dem in 9(i) gezeigten Schritt wird ein Siliziumoxidfilm abgelagert, um den Zwischenschicht-Isolationsfilm 12 auszubilden, gefolgt von der Metallleitung 13, die auf demselben ausgebildet wird.
  • Die Halbleitereinrichtung gemäß der vorliegenden Ausführung ist dadurch charakterisiert, dass ein darunterliegender Isolationsfilm 81, der aus einem Siliziumoxidfilm aufgebaut ist, gleichzeitig mit den Seitenwänden auf den Seitenflächen der Gateelektrode 4 ausgebildet wird, um sich über den Attrappen-Halbleiterabschnitten 9 und den vergrabenen Grabenabschnitten 8 des Isolationsgebiets 7 zu erstrecken. Der resultierende, darunterliegende Isolationsfilm 81 bedeckt die gesamte Polysiliziumleitung 10.
  • In der Halbleitereinrichtung gemäß der vorliegenden Ausführung ist daher der darunterliegende Isolationsfilm 81, der aus einem Siliziumoxidfilm aufgebaut ist, über dem Isolationsgebiet 7 vorhanden, so dass der Abstand zwischen der Leitung und dem Substrat größer ist als in der herkömmlichen Halbleitereinrichtung, die in 19 gezeigt ist. Da die Kapazität von Leitung zu Substrat umgekehrt proportional zum Abstand abnimmt, wird die Kapazität von Leitung zu Substrat in der Halbleitereinrichtung gemäß der vorliegenden Ausführung verringert, wodurch eine höhere Betriebsgeschwindigkeit erreicht wird.
  • Wenngleich die vorliegende Ausführung den Fall beschrieben hat, in dem der darunterliegende Isolationsfilm 81 aus einem Siliziumoxidfilm aufgebaut ist, können ähnliche Effekte ebenso erzielt werden, wenn ein isolierender Film verwendet wird, der aus einem Siliziumnitridfilm aufgebaut ist.
  • Wenngleich die vorliegende Ausführung den Fall beschrieben hat, in dem der darunterliegende Isolationsfilm aus einem Film mit einer Schicht aufgebaut ist, kann der darunterliegende Isolationsfilm aus einem vielschichtigen Film aufgebaut werden. Beispielsweise sollte in dem Fall, in dem die Seitenwände aus L-förmigen Abschnitten bestehen, die sich über die Seitenflächen der Gateelektrode und das Substrat erstrecken, und aus oberen, keilförmigen Abschnitten bestehen, oder, alternativ dazu, die Seitenwände zusammen mit einem Schutzfilm auf dem Gate bereitgestellt werden, der darunterliegende Isolationsfilm aus einem vielschichtigen Film aufgebaut werden. Es ist anzumerken, dass in diesem Fall ebenso die gleichen Effekte erzielt werden können, wie sie in der vorliegenden Ausführung erzielt werden.
  • (Dritte Ausführung)
  • 14(a) ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß einer dritten Ausführung.
  • Wie in der Zeichnung gezeigt, wird ein aktives Gebiet 6 eines Siliziumsubstrat 1 vom P-Typ mit einem Element ausgestattet, das als ein MOSFET arbeitet, der aufgebaut ist aus: einem Gateoxidfilm 2; einer Gateelektrode 4, die aus einem Polysiliziumfilm hergestellt ist; und Source/Drain-Gebieten 5. Ein Isolationsgebiet 7 zum elektrisch Isolieren der einzelnen Elemente wird mit einer Vielzahl von Grabenabschnitten 8, die mit einem Siliziumoxidfilm als einem isolierendem Material ausgebildet ist, und mit Attrappen-Halbleiterabschnitten ausgebildet, die zwischen den einzelnen Grabenabschnitten 8 bereitgestellt werden und nicht als aktive Gebiete dienen. Auf einem der Grabenabschnitte 8, die in dem Isolationsgebiet 7 ausgebildet sind, wird eine Polysiliziumleitung 10 bereitgestellt, die gleichzeitig mit dem Gate-Isolationsfilm 2 und der Gateelektrode 4 ausgebildet wird. Weiterhin werden ein Zwischenschicht-Isolationsfilm 12, der aus einem Siliziumoxidfilm hergestellt wird, der über der gesamten Oberfläche des Substrats abgeschieden wird, und eine Metallleitung 13 auf dem Zwischenschicht-Isolationsfilm 12 bereitgestellt.
  • Unter dem Attrappen-Halbleiterabschnitt 9 und den Grabenabschnitten 8 wird ein vergrabener Isolationsfilm 91, der aus einem Siliziumoxidfilm aufgebaut ist, in Berührung mit den Bodenflächen der Grabenabschnitte 8 ausgebildet. Dies hat zur Folge, dass die Seitenflächen der Halbleiterabschnitte 9 die Grabenabschnitte 8 berühren, während die Bodenflächen derselben den vergrabenen Isolationsfilm 91 berühren.
  • 14(b) ist eine Querschnittsansicht zur Veranschaulichung der Kapazität zwischen Leitung und Substrat der Halbleitereinrichtung gemäß der vorliegenden Ausführung. Da der vergrabene Isolationsfilm 91, der aus einem Siliziumoxidfilm aufgebaut ist, in dem Siliziumsubstrat ausgebildet ist, wird die Kapazität Cij in der Halbleitereinrichtung gemäß der vorliegenden Ausführung die Hälfte der Kapazität Cj1, die in 1(b) gezeigt wird, oder weniger (T. Nishimura and Y. Inoue: Proceedings of VLSI TECHNOLOGY WORK-SHOP ON „WHAT IS THE FUTURE OF SOI?" (1995) p.123).
  • Daher wird die gesamte Kapazität von Leitung zu Substrat Cijt der Halbleitereinrichtung durch die nachfolgende Gleichung (11) dargestellt: Cijt = {(Ca1 × Cij)/(Ca1 + Cij)} + ΣCa2 (11),die kleiner ist als die gesamte Kapazität Cjt, die durch Gleichung (3) dargestellt wird. Dementsprechend ist die folgende Ungleichung (12) erfüllt: Cijt < Cjt (12).
  • Somit erhält man Cijt < Cataus der Beziehung, die durch die Gleichung (4) dargestellt wird, so dass die Kapazität zwischen Leitung und Substrat der Halbleitereinrichtung gemäß der vorliegenden Ausführung verringert wird, wodurch die Halbleitereinrichtung bei einer höheren Geschwindigkeit arbeitet.
  • 15(a) bis 15(h) sind Querschnittsansichten der Struktur der Halbleitereinrichtung, die einen NMOSFET gemäß der vorliegenden Erfindung aufweisen, in dem Herstellprozess derselben.
  • In dem in 15(a) gezeigten Schritt werden ein dünner Siliziumoxidfilm 21, der eine Dicke von 10 nm aufweist, und ein Siliziumnitridfilm 22 aufeinanderfolgend auf einem Siliziumsubstrat 1 vom P-Typ ausgebildet.
  • In dem in 15(b) gezeigten Schritt wird eine Vielzahl von Gräben 14, von denen jeder eine gegebene Breite aufweist, in dem Siliziumsubstrat 1 ausgebildet. Die Gräben 14 schließen ein: Gräben 14a, die ausgebildet sind, um das aktive Gebiet 6, das mit dem Element ausgebildet werden soll, zu umgeben; Gräben 14b, die in dem Isolationsgebiet 7 ausgebildet werden, das von dem aktiven Gebiet 6 durch die Gräben 14a getrennt ist, um Musterabhängigkeit von der Einebnung zu verhindern, die bei der Vervollständigung des Herstellprozesses erhalten wird; und Gräben 14c zur Ausbildung der Polysiliziumleitungen. In dem Isolationsgebiet 7 wurden ebenso die Halbleiterabschnitte 9 bereitgestellt, um mindestens einen Projektionsabschnitt auszubilden, der durch Gräben 14 umgeben ist. Die Halbleiterabschnitte 9 können als attrappenförmige aktive Gebiete betrachtet werden, welche nicht als aktive Gebiete arbeiten. Die Gräben schließen einen ein, der bei einer Position unmittelbar unter der Polysiliziumleitung 10 ausgebildet ist, die in dem folgenden Schritt auszubilden ist.
  • In dem in 15(c) gezeigten Schritt wird ein Siliziumoxidfilm 23 über der gesamten Fläche des Substrats abgelagert, um die Gräben 14 aufzufüllen.
  • In dem in 15(d) gezeigten Schritt wird der Siliziumoxidfilm 23 durch ein CMP-Verfahren poliert. Nachfolgend werden der Siliziumnitridfilm 22 und der Siliziumoxidfilm 21 selektiv entfernt, um eine Vielzahl von vergrabenen Grabenabschnitten 8 auszubilden, von denen jeder mit dem Siliziumoxidfilm gefüllt ist und die eine eingeebnete Oberfläche aufweisen. Die vergrabenen Grabenabschnitte 8 schließen ein: vergrabene Grabenabschnitte 8a, die als Isolation arbeiten; vergrabene Grabenabschnitte 8b, die die Attrappen-Halbleiterabschnitte 9 ausbilden; und vergrabene Grabenabschnitte 8c zur Bereitstellung einer Isolation zwischen den Polysiliziumleitungen und dem Siliziumsubstrat.
  • In dem in 15(e) gezeigten Schritt wird eine Fotolackmaske 92, die das aktive Gebiet 6 bedeckt, ausgebildet und es werden Sauerstoff-Ionen 93 ausschließlich in das Isolationsgebiet 7 implantiert, so dass der vergrabene Isolationsfilm 91, in dem Sauerstoffatome als Störstellen eingefügt wurden, ausgebildet wird. Der vergrabene Isolationsfilm 91 stellt eine Isolation zwischen dem Siliziumsubstrat 1 und den Halbleiterabschnitten 9 in dem Isolationsgebiet bereit. In diesem Fall ist der vergrabene Isolationsfilm 91 mit den jeweiligen Seitenflächen von jedem der individuellen Grabenabschnitte 8a bis 8c verbunden und die Energie für die Implantierung der Sauerstoff-Ionen wird derart eingestellt, dass die Halbleiterabschnitte 91 sich in einem schwebenden Zustand befinden.
  • In dem in 15(f) gezeigten Schritt werden der Gateoxidfilm 2, die Gateelektrode 4 mit Seitenwänden 24 auf den Seitenflächen derselben und die Polysiliziumleitung 10 unter Verwendung bekannter Techniken ausgebildet. Die Gateelektrode 4 kann gleichzeitig mit der Polysiliziumleitung 10 unter Verwendung einer gemeinsamen Halbleitermaske ausgebildet werden.
  • In dem in 15(g) gezeigten Schritt wird eine Fotolackmaske 95 über dem Isolationsgebiet 7 ausgebildet und es werden Arsenionen 25 in das aktive Gebiet 6 implantiert, um den MOSFET mit den Source/Drain-Gebieten auszubilden. In diesem Fall wird keine Implantierung in Bezug auf das Isolationsgebiet 7 durchgeführt.
  • In dem in 15(h) gezeigten Schritt wird ein Siliziumoxidfilm abgeschieden, um den Zwischenschicht-Isolationsfilm 12 auszubilden, gefolgt durch eine Metallleitung 13, die auf demselben ausgebildet wird.
  • In der Halbleitereinrichtung, die durch das Herstellverfahren gemäß der vorliegenden Ausführung ausgebildet wird, wird der vergrabene Isolationsfilm 91, der aus dem Siliziumoxidfilm aufgebaut ist, unter den Attrappen-Halbleiterabschnitten 9 und den vergrabenen Grabenabschnitten 8 ausgebildet, so dass dieser in Berührung steht mit den Bodenflächen der vergrabenen Grabenabschnitte 8. Dadurch sind die Seitenflächen der Halbleiterabschnitte 9 in Berührung mit den vergrabenen Grabenabschnitten 8, während die Bodenflächen derselben in Berührung stehen mit dem Isolationsfilm 91.
  • Wenngleich die vorliegende Ausführung den vergrabenen Isolationsfilm durch Implantieren von Sauerstoff-Ionen vor der Ausbildung der Gateelektrode ausgebildet hat, kann der vergrabene Isolationsfilm in jeder Stufe des Herstellverfahrens der Halbleitereinrichtung ausgebildet werden, vorausgesetzt, dass Sauerstoffatome in die Halbleiterabschnitte eingefügt werden können.
  • (Vierte Ausführung)
  • Die vorliegende Ausführung wird im Wesentlichen ein weiteres Beispiel des in 14(b) gezeigten Herstellprozesses zeigen, das den Effekt der Kapazitätsverminderung erreicht.
  • 16(a) bis 16(i) sind Querschnittsansichten der Struktur der Halbleitereinrichtung mit einem NMOSFET gemäß der vierten Ausführung in einem Herstellprozess derselben.
  • In dem in 16(a) gezeigten Schritt werden ein dünner Siliziumoxidfilm 21, der eine Dicke von 10 nm aufweist, und ein Siliziumnitridfilm 22 aufeinanderfolgend auf einem Siliziumsubstrat 1 vom P-Typ ausgebildet.
  • In dem in 16(b) gezeigten Schritt wird eine Vielzahl von Gräben 14, von denen jeder eine gegebene Breite aufweist, in dem Siliziumsubstrat 1 ausgebildet. Die Gräben 14 schließen ein: Gräben 14a, die ausgebildet sind, um das aktive Gebiet 6, das mit dem Element ausgebildet werden soll, zu umgeben; Gräben 14b, die in dem Isolationsgebiet 7 ausgebildet werden, das von dem aktiven Gebiet 6 durch die Gräben 14a getrennt ist, um Musterabhängigkeit von der Einebnung zu verhindern, die bei der Vervollständigung des Herstellprozesses erhalten wird; und Gräben 14c zur Ausbildung der Polysiliziumleitungen. In dem Isolationsgebiet 7 wurden ebenso die Halbleiterabschnitte 9 bereitgestellt, um mindestens einen Projektionsabschnitt auszubilden, der durch Gräben 14 umgeben ist. Die Gräben schließen einen ein, der bei einer Position unmittelbar unter der Polysiliziumleitung 10 ausgebildet ist, die in dem folgenden Schritt auszubilden ist.
  • In dem in 16(c) gezeigten Schritt wird ein Siliziumoxidfilm 23 über der gesamten Fläche des Substrats abgelagert, um die Gräben 14 aufzufüllen.
  • In dem in 16(d) gezeigten Schritt wird der Siliziumoxidfilm 23 durch ein CMP-Verfahren poliert. Nachfolgend werden der Siliziumnitridfilm 22 und der Siliziumoxidfilm 21 außer für die Abschnitte, die über dem aktiven Gebiet 6 liegen, selektiv entfernt, um eine Vielzahl von vergrabenen Grabenabschnitten 8 auszubilden, von denen jeder mit dem Siliziumoxidfilm gefüllt ist und die eine eingeebnete Oberfläche aufweisen. Die vergrabenen Grabenabschnitte 8 schließen ein: vergrabene Grabenabschnitte 8a, die als Isolation arbeiten; vergrabene Grabenabschnitte 8b, die die Attrappen-Halbleiterabschnitte 9 ausbilden; und vergrabene Grabenabschnitte 8c zur Bereitstellung einer Isolation zwischen den Polysiliziumleitungen und dem Siliziumsubstrat.
  • In dem in 16(e) gezeigten Schritt werden die Halbleiterabschnitte 9 des Isolationsgebiets 7 einer trockenen Ätzung ausgesetzt zur Ausbildung der Gräben 96.
  • In dem in 16(f) gezeigten Schritt wird ein Siliziumoxidfilm in jeden der Gräben 96 abgelagert, um einen vergrabenen Isolationsfilm 91 auszubilden, gefolgt von einem Sili ziumfilm, der auf demselben abgelagert wird, um die Halbleiterabschnitte 97 auszubilden, die als attrappenartige, aktive Gebiete dienen. Die vergrabenen Isolationsfilme 91 stehen in Berührung mit den vergrabenen Grabenabschnitten 8a bis 8c.
  • In dem in 16(g) gezeigten Schritt werden der Gateoxidfilm 2, die Gateelektrode 4 mit Seitenwänden 24 auf den Seitenflächen derselben und die Polysiliziumleitung 10 unter Verwendung bekannter Techniken ausgebildet. Die Gateelektrode 4 kann gleichzeitig mit der Polysiliziumleitung 10 unter Verwendung einer gemeinsamen Halbleitermaske ausgebildet werden.
  • In dem in 16(h) gezeigten Schritt wird eine Fotolackmaske 98 ausgebildet, um das Isolationsgebiet 7 abzudecken und es werden Arsenionen 25 in das aktive Gebiet 6 implantiert, um den NMOSFET mit Source/Drain-Gebieten 5 auszubilden. In diesem Fall kann die Implantierung in Bezug auf das Isolationsgebiet 7 durchgeführt werden, wenngleich diese in diesem Beispiel nicht durchgeführt wird.
  • In dem in 16(i) gezeigten Schritt wird ein Siliziumoxidfilm abgeschieden, um den Zwischenschicht-Isolationsfilm 12 auszubilden, gefolgt durch eine Metallleitung 13, die auf demselben ausgebildet wird.
  • Das Herstellverfahren gemäß der vorliegenden Ausführung ermöglicht ebenso die Ausbildung einer Halbleitereinrichtung, die dieselbe Struktur aufweist wie die Halbleitereinrichtung gemäß der neunten Ausführung, wodurch eine kleinere Kapazität von Leitung zu Substrat und eine höhere Arbeitsgeschwindigkeit erreicht wird.
  • Wenngleich bei der vorliegenden Ausführung die Siliziumoxidfilme und der Siliziumfilm in den Gräben 96 vor der Ausbildung der Gateelektrode aufgewachsen wurden, können die Siliziumoxidfilme und die Siliziumfilme in jeder Stufe des Herstellprozesses der Halbleitereinrichtung aufgewachsen werden, vorausgesetzt, dass diese in den Gräben 96 aufgewachsen und vergraben werden können.
  • (Fünfte Ausführung)
  • Die vorliegende Ausführung wird ebenso im Wesentlichen noch ein anderes Beispiel des in 14(b) gezeigten Herstellprozesses beschreiben, der den Effekt einer Verringerung der Kapazität erreicht.
  • 17(a) bis 17(f) und 18(a) bis 18(d) sind Querschnittsansichten, die die Struktur einer Halbleitereinrichtung mit einem NMOSFET gemäß einer fünften Ausführung in dem Herstellprozess derselben zeigen.
  • In dem in 17(a) gezeigten Schritt wird ein Graben 102 in einem Gebiet eines Siliziumsubstrats 1 vom P-Typ ausgebildet, in dem ein Isolationsgebiet ausgebildet werden soll.
  • In dem in 17(b) gezeigten Schritt wird ein Siliziumoxidfilm in den Graben 102 aufgefüllt, um einen Isolationsfilm 101 auszubilden, so dass die gesamte Oberfläche des Substrats eingeebnet ist.
  • In dem in 17(c) gezeigten Schritt wird ein Siliziumfilm 103 epitaxial über der gesamten Fläche des Substrats aufgewachsen. Da auf dem Einkristall-Silizium in dem aktiven Gebiet 6 ein Einkristall-Silizium aufgewachsen wird, wird während des Schrittes ein Halbleitergebiet, das eine hervorragende kristallografische Eigenschaft aufweist, in demselben ausgebildet, während ein Siliziumfilm, der eine schlechtere kristallografische Eigenschaft aufweist, auf dem Siliziumoxidfilm in dem Isolationsgebiet 7 ausgebildet wird. Da der Siliziumfilm in dem Isolationsgebiet 7 nicht als ein aktives Gebiet arbeitet, wird jedoch die schlechtere kristallografische Eigenschaft desselben die Eigenschaften der Halbleitereinrichtung nicht ungünstig beeinflussen.
  • In dem in 17(d) gezeigten Schritt wird ein dünner Siliziumoxidfilm, der eine Dicke von 10 nm aufweist, und ein Siliziumnitridfilm 22 aufeinander folgend auf dem Siliziumfilm 103 ausgebildet.
  • In dem in 17(e) gezeigten Schritt wird eine Vielzahl von Gräben 14, von denen jeder eine gegebene Breite aufweist, in dem Substrat ausgebildet. Die Gräben 14 schließen ein: Gräben 14a, die ausgebildet sind, um das aktive Gebiet 6, das mit dem Element ausgebildet werden soll, zu umgeben; Gräben 14b, die in dem Isolationsgebiet 7 ausgebildet werden, das von dem aktiven Gebiet 6 durch die Gräben 14a getrennt ist, um Musterabhängigkeit von der Einebnung zu verhindern, die bei der Vervollständigung des Herstellprozesses erhalten wird; und Gräben 14c zur Ausbildung der Polysiliziumleitungen. In dem Isolationsgebiet 7 wurden ebenso die Halbleiterabschnitte 9 bereitgestellt, um mindestens einen Projektionsabschnitt auszubilden, der durch Gräben 14 umgeben ist. Die Gräben schließen einen ein, der bei einer Position unmittelbar unter der Polysiliziumleitung 10 ausgebildet ist, die in dem folgenden Schritt auszubilden ist. Beim Aus bilden der Gräben 14 wird eine Ätzung durchgeführt, bis die Oberfläche des vergrabenen Isolationsfilm 101 in den Gräben 14 freigelegt ist.
  • In dem in 17(f) gezeigten Schritt wird ein Siliziumoxidfilm 23 über der gesamten Fläche des Substrats abgelagert, um die Gräben 14 aufzufüllen.
  • In dem in 18(a) gezeigten Schritt wird der Siliziumoxidfilm 23 durch ein CMP-Verfahren poliert. Nachfolgend werden der Siliziumnitridfilm 22 und der Siliziumoxidfilm 21 selektiv entfernt, um eine Vielzahl von vergrabenen Grabenabschnitten 8 auszubilden, von denen jeder mit dem Siliziumoxidfilm gefüllt ist und die eine eingeebnete Oberfläche aufweisen. Die vergrabenen Grabenabschnitte 8 schließen ein: vergrabene Grabenabschnitte 8a, die als Isolation arbeiten; vergrabene Grabenabschnitte 8b, die die Attrappen-Halbleiterabschnitte 9 ausbilden; und vergrabene Grabenabschnitte 8c zur Bereitstellung einer Isolation zwischen der Polysiliziumleitung und dem Siliziumsubstrat.
  • In dem in 18(b) gezeigten Schritt werden der Gateoxidfilm 2, die Gateelektrode 4 mit Seitenwänden 24 auf den Seitenflächen derselben und die Polysiliziumleitung 10 unter Verwendung bekannter Techniken ausgebildet. Die Gateelektrode 4 kann gleichzeitig mit der Polysiliziumleitung 10 ausgebildet werden.
  • In dem in 18(c) gezeigten Schritt werden Arsenionen 25 in das aktive Gebiet 6 implantiert, um die Source/Drain-Gebiete 5 unter Verwendung einer Fotolackmaske 104 auszubilden, die über dem Isolationsgebiet 7 ausgebildet wird. Der NMOSFET wird durch den vorstehenden Prozess ausgebildet. Wenngleich Arsenionen 25 nicht in das Isolationsgebiet 7 in dem Beispiel implantiert werden, können sie alternativ implantiert werden.
  • In dem in 18(d) gezeigten Schritt wird ein Siliziumoxidfilm abgelagert, um einen Zwischenschicht-Isolationsfilm 12 auszubilden, gefolgt durch eine Metallleitung 13, die auf demselben ausgebildet wird.
  • Das Herstellverfahren gemäß der vorliegenden Ausführung ermöglicht ebenso die Ausbildung einer Halbleitereinrichtung, die dieselbe Struktur aufweist, wie die Halbleitereinrichtung gemäß der neunten Ausführung, wodurch eine kleinere Kapazität von Leitung zu Substrat und eine höhere Betriebsgeschwindigkeit erreicht wird.
  • Wenngleich die vorliegende Ausführung den Graben 102 in dem Siliziumsubstrat 1 ausgebildet hat und der Siliziumoxidfilm in demselben vergraben wurde, um eine miniaturi sierte Gateelektrode 4 auszubilden, kann der Siliziumoxidfilm unmittelbar auf dem Isolationsgebiet ohne die Ausbildung des Grabens ausgebildet werden, wenn das Halbleitersubstrat von schlechterer Einebnung die Musterung des Gates während der Ausbildung der Gateelektrode nicht ungünstig beeinflusst.
  • (Abwandlungen der individuellen Ausführungen)
  • Abwandlungen werden durch Kombinieren der einzelnen Ausführungen miteinander erhalten.
  • Beispielsweise liefert die Verwendung des ersten Beispiels in Kombination mit dem zweiten bis sechsten Beispiel und der ersten bis zweiten Ausführung eine weitere Verminderung der Kapazität von Leitung zu Substrat und eine Verringerung in der Zeit, die für Laden oder Entladen benötigt wird, so dass die resultierende Halbleitereinrichtung bei einer höheren Geschwindigkeit arbeitet als in dem Fall, in dem jede der Ausführungen einzeln verwendet wird.
  • Daher können gemäß der vorliegenden Erfindung die einzelnen Beispiele und Ausführungen, die in Kombination verwendet werden, beachtlichere Effekte erzielen, als in dem Fall, in dem jedes der Beispiele und Ausführungen einzeln verwendet wird.
  • Wenngleich jedes der Beispiele und Ausführungen den NMOSFET als das Element verwendet hat, das in dem aktiven Gebiet 6 aufgebaut wird, ist die vorliegende Erfindung auf derartige Ausführungen nicht begrenzt. Das Element schließt ein aktives Element außer dem MOSFET, wie etwa einen bipolaren Transistor oder eine Diode oder ein passives Element wie einen Kondensator, ein.

Claims (17)

  1. Eine Halbleitereinrichtung umfassend: ein Halbleitersubstrat (1), das ein aktives Gebiet (6) und ein Isolationsgebiet (7) aufweist, das das aktive Gebiet (6) umgibt; eine Vielzahl von Grabenabschnitten (8), von denen jeder in dem Isolationsgebiet (7) ausgebildet und mit einem isolierenden Material gefüllt ist; eine Gateelektrode (4), die über dem aktiven Gebiet (6) ausgebildet ist; Halbleiterabschnitte (9), die zwischen den einzelnen Grabenabschnitten (8) in dem Isolationsgebiet (7) angeordnet sind; einen Zwischenschicht-Isolationsfilm (12), der so ausgebildet ist, dass dieser sich kontinuierlich über das aktive Gebiet (6) und das Isolationsgebiet (7) erstreckt; eine Metallleitung (13), die auf dem Zwischenschicht-Isolationsfilm (12) ausgebildet ist, dadurch gekennzeichnet, dass der Zwischenschicht-Isolationsfilm (12) über der Gateelektrode (4) ausgebildet ist, und der Zwischenschicht-Isolationsfilm (12) und ein dielektrischer Film (61), der unmittelbar zwischen die Halbleiterabschnitte (9) und dem Zwischenschicht-Isolationsfilm (12) ausgebildet ist, eine Kapazität von Leitung (13) zu Substrat (1) zwischen den Halbleiterabschnitten (9) und der Metallleitung (13) ausbilden.
  2. Die Halbleitereinrichtung gemäß Anspruch 1, wobei der dielektrische Film (61) ein darunterliegender isolierender Film (81) ist, der zwischen dem Zwischenschicht-Isolationsfilm (12) und den Halbleiterabschnitten (9) und den Grabenabschnitten (8) angeordnet ist.
  3. Eine Halbleitereinrichtung gemäß Anspruch 2, weiterhin umfassend ein Gateelektrode (4), die auf dem Halbleitersubstrat (1) innerhalb des aktiven Gebiets (6) ausgebildet ist, und Seitenwände (3), die aus einem isolierenden Material hergestellt und auf beiden Seitenflächen der Gateelektrode (4) ausgebildet sind, wobei der darunterliegende isolierende Film (81) aus demselben Film ausgebildet ist wie die Seitenwände (3) ausgebildet sind.
  4. Eine Halbleitereinrichtung gemäß Anspruch 3, wobei der darunterliegende isolierende Film (81) aus einem Vielschichtenfilm aufgebaut ist.
  5. Eine Halbleitereinrichtung gemäß Anspruch 1, wobei der dielektrische Film (61) in einem oberen Abschnitt von jedem der Halbleiterabschnitte (9) des Halbleitersubstrats (1) ausgebildet ist, so dass dieser eine Deckfläche ungefähr bei demselben Niveau wie die Deckfläche von jedem der Grabenabschnitte (8) aufweist.
  6. Eine Halbleitereinrichtung gemäß Anspruch 1, wobei der dielektrische Film aus einem Siliziumoxidfilm und/oder einem Siliziumnitridfilm aufgebaut ist.
  7. Eine Halbleitereinrichtung umfassend: ein Halbleitersubstrat (1), das ein aktives Gebiet (6) und ein Isolationsgebiet (7) aufweist, das das aktive Gebiet (6) umgibt; eine Vielzahl von Grabenabschnitten (8), von denen jeder in dem Isolationsgebiet (7) ausgebildet und mit einem isolierenden Material gefüllt ist; eine Gateelektrode (4), die über dem aktiven Gebiet (6) ausgebildet ist; Halbleiterabschnitte (9), die zwischen den einzelnen Grabenabschnitten (8) in dem Isolationsgebiet (7) angeordnet sind; einen Zwischenschicht-Isolationsfilm (12), der so ausgebildet ist, dass dieser sich kontinuierlich über das aktive Gebiet (6) und das Isolationsgebiet (7) erstreckt; eine Metallleitung (13), die auf dem Zwischenschicht-Isolationsfilm (12) ausgebildet ist; und dadurch gekennzeichnet, dass der Zwischenschicht-Isolationsfilm (12) über der Gateelektrode (4) ausgebildet wird; ein vergrabener isolierender Film (91) unter den Halbleiterabschnitten (9) ausschließlich in dem Isolationsgebiet (7) ausgebildet wird; und die Halbleiterabschnitte (9) in dem Isolationsgebiet (7) von dem Halbleitersubstrat (1) durch den vergrabenen isolierenden Film (91) isoliert sind.
  8. Ein Verfahren zur Herstellung einer Halbleitereinrichtung, umfassend: einen ersten Schritt zum Ausbilden eines ersten Grabens (14a) in einem Halbleitersubstrat (1) zur Abgrenzung eines aktiven Gebiets (6) und eines Isolationsgebiets (7), und eines zweiten Grabens (14b) zur Abgrenzung des Isolationsgebiets (7) in eine Vielzahl von Halbleiterabschnitten (9); einen zweiten Schritt zum Auffüllen eines isolierenden Materials in jedem der ersten (14a) und zweiten (14b) Gräben, um einen ersten vergrabenen Grabenabschnitt (8a) und einen zweiten vergrabenen Grabenabschnitt (8b) auszubilden; einen dritten Schritt zum Ausbilden einer Gateelektrode (4) über dem aktiven Gebiet (6); einen vierten Schritt zum Ausbilden eines darunterliegenden isolierenden Films (81) über den Halbleiterabschnitten (9) des Isolationsgebiets (7); nach dem dritten und vierten Schritt, einen fünften Schritt zum Ausbilden eines Zwischenschicht-Isolationsfilms (12) über dem aktiven Gebiet (6) und unmittelbar auf dem darunterliegenden isolierenden Film (81); einen sechsten Schritt zum Ausbilden einer Metallleitung (13) auf dem Zwischenschicht-Isolationsfilm (12); und der darunterliegende isolierende Film (81) und der Zwischenschicht-Isolationsfilm (12) werden zwischen den Halbleiterabschnitten (9) und der Metallleitung (13) ausgebildet und dienen als eine Leitung (13)-Substrat (1) Kapazität.
  9. Ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß Anspruch 8, wobei der dritte Schritt und der vierte Schritt einschließen, eine Gateelektrode (4) auf dem aktiven Gebiet (6) auszubilden, einen dielektrischen Film (82) auf dem Substrat auszubilden, ein anisotropes Ätzen in Bezug auf den dielektrischen Film unter Verwendung einer Maske (84) auszuführen, die das Isolationsgebiet (7) bedeckt, und dadurch eine Seitenwand (24) auf einer Seitenfläche der Gateelektrode (4) zu belassen, während der darunterliegende isolierende Film (81) über den Halbleiterabschnitten (9) belassen wird.
  10. Ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß Anspruch 8, wobei der vierte Schritt einschließt, den darunterliegenden isolierende Film (81) aus einem dielektrischen Film auszubilden, der mindestens Siliziumoxid enthält.
  11. Ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß Anspruch 8, wobei der vierte Schritt einschließt, den darunterliegenden isolierende Film (81) aus einem dielektrischen Film herzustellen, der mindestens Siliziumnitrid enthält.
  12. Ein Verfahren zur Herstellung einer Halbleitereinrichtung, umfassend: einen ersten Schritt zum Ausbilden eines ersten Grabens (14a) in einem Halbleitersubstrat (1) zur Abgrenzung eines aktiven Gebiets (6) und eines Isolationsgebiets (7), und eines zweiten Grabens (14b) zur Abgrenzung des Isolationsgebiets (7) in eine Vielzahl von Halbleiterabschnitten (9); einen zweiten Schritt zum Auffüllen eines isolierenden Materials in jedem der ersten (14a) und zweiten (14b) Gräben, um einen ersten vergrabenen Grabenabschnitt (8a) und einen zweiten vergrabenen Grabenabschnitt (8b) auszubilden; einen dritten Schritt zum Ausbilden einer Gateelektrode (4) über dem aktiven Gebiet (6); einen vierten Schritt zum Ausbilden von vertieften Abschnitten (62) durch Ätzen der Halbleiterabschnitte (9) und zum Einfüllen eines isolierenden Materials in die vertieften Abschnitte, um Intergraben-Isolationsfilme (61) auszubilden, von denen jeder eine Deckfläche bei demselben Niveau aufweist, wie entsprechende Deckflächen der ersten (8a) und zweiten (8b) vergrabenen Grabenabschnitte; nach dem dritten und vierten Schritt, ein fünfter Schritt zum Ausbilden eines Zwischenschicht-Isolationsfilms (12) über der gesamten Fläche des Substrats (1); einen sechsten Schritt zum Ausbilden einer Metallleitung (13) auf dem Zwischenschicht-Isolationsfilm (12); und wobei die Intergraben-Isolationsfilme (61) und der Zwischenschicht-Isolationsfilm (12) unmittelbar zwischen den Halbleiterabschnitten (9) und der Metallleitung (13) ausgebildet werden und als eine Kapazität von Leitung (13) zu Substrat (1) dienen.
  13. Ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß Anspruch 12, wobei der vierte Schritt einschließt, jeden der Intergraben-Isolationsfilme (61) aus einem dielektrischen Film auszubilden, der mindestens Siliziumoxid enthält.
  14. Ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß Anspruch 12, wobei der vierte Schritt einschließt, jeden der Intergraben-Isolationsfilme (61) aus einem dielektrischen Film auszubilden, der mindestens Siliziumnitrid enthält.
  15. Ein Verfahren zur Herstellung einer Halbleitereinrichtung, umfassend: einen ersten Schritt zum Ausbilden eines ersten Grabens (14a) in einem Halbleitersubstrat (1) zur Abgrenzung eines aktiven Gebiets (6) und eines Isolationsgebiets (7), und eines zweiten Grabens (14b) zur Abgrenzung des Isolationsgebiets (7) in eine Vielzahl von Halbleiterabschnitten (9); einen zweiten Schritt zum Auffüllen eines isolierenden Materials in jedem der ersten (14a) und zweiten (14b) Gräben, um einen ersten vergrabenen Grabenabschnitt (8a) und einen zweiten vergrabenen Grabenabschnitt (8b) auszubilden; einen dritten Schritt zum Ausbilden einer Gateelektrode (4) über dem aktiven Gebiet (6); einen vierten Schritt zum Implantieren von Sauerstoff-Ionen in jeden der Halbleiterabschnitte (9), um einen vergrabenen isolierenden Film (91) ausschließlich unter den Halbleiterabschnitten (9) auszubilden, wobei die Halbleiterabschnitte (9) in dem Isolationsgebiet (7) von dem Halbleitersubstrat (1) durch den vergrabenen isolierenden Film (91) getrennt sind; nach dem dritten und vierten Schritt, ein fünfter Schritt zum Ausbilden eines Zwischenschicht-Isolationsfilms (12) über der gesamten Fläche des Substrats (1); einen sechsten Schritt zum Ausbilden einer Metallleitung (13) auf dem Zwischenschicht-Isolationsfilm (12).
  16. Ein Verfahren zur Herstellung einer Halbleitereinrichtung, umfassend: einen ersten Schritt zum Ausbilden eines ersten Grabens (14a) in einem Halbleitersubstrat (1) zur Abgrenzung eines aktiven Gebiets (6) und eines Isolationsge biets (7), und eines zweiten Grabens (14b) zur Abgrenzung des Isolationsgebiets (7) in eine Vielzahl von Halbleiterabschnitten (9); einen zweiten Schritt zum Auffüllen eines isolierenden Materials in jedem der ersten (14a) und zweiten (14b) Gräben, um einen ersten vergrabenen Grabenabschnitt (8a) und einen zweiten vergrabenen Grabenabschnitt (8b) auszubilden; einen dritten Schritt zum Ausbilden von dritten Gräben (96) durch Ätzen der Halbleiterabschnitte (9) und Einfüllen eines isolierenden Materials in die dritten Gräben (96), um vergrabene isolierende Filme (91) auszubilden, von denen jeder eine Deckfläche bei einem Niveau niedriger als jeweilige Deckflächen der ersten (8a) und zweiten (8b) vergrabenen Grabenabschnitte aufweist; einen vierten Schritt zum Aufwachsen von Halbleiterfilmen (97) auf die vergrabenen isolierenden Filme (91), wobei das aktive Gebiet (6) mit einem Maskenelement abgedeckt ist, um die Halbleiterabschnitte auszubilden; einen fünften Schritt zum Ausbilden einer Gateelektrode (4) über dem aktiven Gebiet; nach dem vierten und fünften Schritt, einen sechsten Schritt zum Ausbilden eines Zwischenschicht-Isolationsfilms (12) über der gesamten Fläche des Substrats (1); und einen siebten Schritt zum Ausbilden einer Metallleitung (13) auf dem Zwischenschicht-Isolationsfilm (12).
  17. Ein Verfahren zur Herstellung einer Halbleitereinrichtung, umfassen: einen ersten Schritt zum Ausbilden eines ersten Grabens (102), der sich über eine gesamtes Isolationsgebiet (7) erstreckt, in einem Halbleitersubstrat (1); einen zweiten Schritt zum Einfüllen eines isolierenden Materials in den ersten Graben (102), um einen vergrabenen isolierenden Film (101) auszubilden, der eine Deckfläche bei demselben Niveau aufweist wie eine Deckfläche des Halbleitersubstrats (1); einen dritten Schritt zum Aufwachsen eines Halbleiterfilms (103) über dem Halbleitersubstrat (1) und dem vergrabenen isolierenden Film (101); einen vierten Schritt zum Ausbilden eines zweiten Grabens (14a) in dem Halbleitersubstrat (1) und dem Halbleiterfilm (103) zum Abgrenzen eines aktiven Gebiets (6) und des Isolationsgebiets (7), und eines dritten Grabens (14b) zum Abgrenzen des Halbleiterfilms (103), der über dem Isolationsgebiet (7) liegt, in eine Vielzahl von Halbleiterabschnitten (9); einen fünften Schritt zum Einfüllen eines isolierenden Materials in jeden der zweiten (14a) und dritten (14b) Gräben, um einen ersten vergrabenen Grabenabschnitt (8a) und einen zweiten vergrabenen Grabenabschnitt (8b) auszubilden; einen sechsten Schritt zum Ausbilden einer Gateelektrode (4) über dem aktiven Gebiet (6); nach dem fünften und sechsten Schritt, einen siebten Schritt zum Ausbilden eines Zwischenschicht-Isolationsfilms (12) über der gesamten Fläche des Substrats (1); und einen achten Schritt zum Ausbilden einer Metallleitung (13) über dem Zwischenschicht-Isolationsfilm (12).
DE69738012T 1996-11-26 1997-11-25 Halbleitervorrichtung und deren Herstellungsverfahren Expired - Lifetime DE69738012T2 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP31476296 1996-11-26
JP31476296A JPH10154751A (ja) 1996-11-26 1996-11-26 半導体装置
JP2384497 1997-02-06
JP2384497A JPH10223750A (ja) 1997-02-06 1997-02-06 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE69738012D1 DE69738012D1 (de) 2007-09-27
DE69738012T2 true DE69738012T2 (de) 2007-12-13

Family

ID=26361273

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69738012T Expired - Lifetime DE69738012T2 (de) 1996-11-26 1997-11-25 Halbleitervorrichtung und deren Herstellungsverfahren

Country Status (4)

Country Link
US (2) US6130139A (de)
EP (1) EP0844660B1 (de)
KR (1) KR100403012B1 (de)
DE (1) DE69738012T2 (de)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6107157A (en) 1998-02-27 2000-08-22 Micron Technology, Inc. Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination
KR100280487B1 (ko) * 1998-06-05 2001-03-02 김영환 반도체소자에서의소자격리구조및그격리방법
JP3770752B2 (ja) * 1998-08-11 2006-04-26 株式会社日立製作所 半導体装置の製造方法及び加工装置
JP3414656B2 (ja) * 1998-11-16 2003-06-09 シャープ株式会社 半導体装置及びその製造方法
JP2000349145A (ja) * 1999-04-02 2000-12-15 Oki Electric Ind Co Ltd 半導体装置
US6291307B1 (en) * 1999-08-06 2001-09-18 Chartered Semiconductor Manufacturing Ltd. Method and structure to make planar analog capacitor on the top of a STI structure
JP4202563B2 (ja) * 1999-11-18 2008-12-24 株式会社東芝 半導体装置
JP4307664B2 (ja) * 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP3506645B2 (ja) * 1999-12-13 2004-03-15 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP4698793B2 (ja) * 2000-04-03 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
JP4776752B2 (ja) * 2000-04-19 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
DE10041084A1 (de) * 2000-08-22 2002-03-14 Infineon Technologies Ag Verfahren zur Bildung eines dielektrischen Gebiets in einem Halbleitersubstrat
DE10041691A1 (de) * 2000-08-24 2002-03-14 Infineon Technologies Ag Halbleiteranordnung
JP3719650B2 (ja) * 2000-12-22 2005-11-24 松下電器産業株式会社 半導体装置
JP4982921B2 (ja) * 2001-03-05 2012-07-25 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US6506654B1 (en) * 2002-03-26 2003-01-14 Advanced Micro Devices, Inc. Source-side stacking fault body-tie for partially-depleted SOI MOSFET hysteresis control
US7825488B2 (en) * 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
IL163133A (en) 2004-07-21 2008-06-05 A R I Flow Control Accessories Prevents backflow
JP2006216857A (ja) * 2005-02-04 2006-08-17 Fujitsu Ltd 半導体装置の製造方法
JP2008066593A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
US9349655B2 (en) * 2008-08-29 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for mechanical stress enhancement in semiconductor devices
US8703594B2 (en) * 2011-10-25 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a treated gate structure and fabrication method thereof
CN108010883B (zh) * 2016-11-01 2020-07-14 华邦电子股份有限公司 动态随机存取存储器结构及其制造方法
US10411085B2 (en) 2016-12-29 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
DE102017110835B4 (de) 2016-12-29 2022-06-02 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiter-bauelement und ein verfahren zu dessen herstellung
TWI747292B (zh) * 2019-07-12 2021-11-21 台灣積體電路製造股份有限公司 半導體裝置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3622382A (en) * 1969-05-05 1971-11-23 Ibm Semiconductor isolation structure and method of producing
JPS58200554A (ja) * 1982-05-19 1983-11-22 Hitachi Ltd 半導体装置の製造方法
JPS6015944A (ja) * 1983-07-08 1985-01-26 Hitachi Ltd 半導体装置
JPS6098642A (ja) * 1983-11-02 1985-06-01 Hitachi Micro Comput Eng Ltd 半導体集積回路装置
JPS6272144A (ja) * 1985-09-25 1987-04-02 Toshiba Corp 半導体装置
JPS63246842A (ja) * 1987-04-01 1988-10-13 Nec Corp 半導体集積回路
KR910009318B1 (ko) * 1987-09-08 1991-11-09 미쓰비시 뎅끼 가부시기가이샤 반도체 장치의 제조 및 고내압 파묻음 절연막 형성방법
JP2870793B2 (ja) * 1989-04-14 1999-03-17 日本電気株式会社 半導体装置の製造方法
US4929566A (en) * 1989-07-06 1990-05-29 Harris Corporation Method of making dielectrically isolated integrated circuits using oxygen implantation and expitaxial growth
JPH0513565A (ja) * 1991-06-28 1993-01-22 Fujitsu Ltd 半導体装置
JPH05121664A (ja) * 1991-10-25 1993-05-18 Nec Corp 半導体装置
JPH0685177A (ja) * 1992-08-31 1994-03-25 Hitachi Ltd 半導体集積回路装置
US5270265A (en) * 1992-09-01 1993-12-14 Harris Corporation Stress relief technique of removing oxide from surface of trench-patterned semiconductor-on-insulator structure
US5359219A (en) * 1992-12-04 1994-10-25 Texas Instruments Incorporated Silicon on insulator device comprising improved substrate doping
JPH07106412A (ja) * 1993-10-07 1995-04-21 Toshiba Corp 半導体装置およびその製造方法
JPH0832039A (ja) * 1994-07-12 1996-02-02 Nippondenso Co Ltd 半導体装置およびその製造方法
JPH08172100A (ja) * 1994-12-16 1996-07-02 Mitsubishi Electric Corp 半導体装置
US5665633A (en) * 1995-04-06 1997-09-09 Motorola, Inc. Process for forming a semiconductor device having field isolation
JP2770784B2 (ja) * 1995-05-31 1998-07-02 日本電気株式会社 シリコン・オン・インシュレータ半導体装置
US5742090A (en) * 1996-04-04 1998-04-21 Advanced Micro Devices, Inc. Narrow width trenches for field isolation in integrated circuits
JP3075204B2 (ja) * 1997-02-28 2000-08-14 日本電気株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US6346736B1 (en) 2002-02-12
DE69738012D1 (de) 2007-09-27
US6130139A (en) 2000-10-10
KR100403012B1 (ko) 2004-02-05
EP0844660B1 (de) 2007-08-15
KR19980042771A (ko) 1998-08-17
EP0844660A1 (de) 1998-05-27

Similar Documents

Publication Publication Date Title
DE69738012T2 (de) Halbleitervorrichtung und deren Herstellungsverfahren
DE4424933C2 (de) Verfahren zur Herstellung einer dynamischen Speicherzelle
DE19632110C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE10353387B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und Leistungstransistoranordnung
DE2502235C2 (de)
DE4215708C2 (de) SRAM und Verfahren zu dessen Herstellung
DE19746448B4 (de) DRAM-Zelle mit einem vertikalen Kanal, welche auf einer isolierenden Schicht gebildet ist, sowie ein Herstellungsverfahren für diese DRAM-Zelle
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE4223272C2 (de) Halbleitervorrichtung mit einer Wannenstruktur und Verfahren zu deren Herstellung
DE4214923C2 (de) Masken-ROM-Einrichtung und ein Verfahren zu deren Herstellung
DE10331541A1 (de) Halbleiterbaugruppe und Herstellungsverfahren dafür
DE3937502A1 (de) Halbleitervorrichtung mit einem feldabschirmelement und verfahren zu deren herstellung
DE19520958C2 (de) Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung
DE4332074A1 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE69627975T2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE3930016C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE3530773A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE4139039C2 (de) MOS-Halbleitervorrichtung
WO2000019529A1 (de) Integrierte schaltungsanordnung mit vertikaltransistoren und verfahren zu deren herstellung
DE19542606C2 (de) MIS-Transistor mit einem Dreischicht-Einrichtungsisolationsfilm und Herstellungsverfahren
DE19709961A1 (de) Halbleiterspeichereinrichtung und Verfahren für deren Herstellung
DE3842749A1 (de) Verfahren zum herstellen einer integrierten schaltung
DE4125199C2 (de) Kompakte Halbleiterspeicheranordnung, Verfahren zu deren Herstellung und Speichermatrix
EP1155446B1 (de) Verfahren zum herstellen einer dram-zelle mit einem grabenkondensator
DE10082909B4 (de) Nichtflüchtige ferroelektrische Speicherzelle, nichtflüchtiger ferroelektrischer Speicher und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: PANASONIC CORP., KADOMA, OSAKA, JP