JPH10154751A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10154751A JPH10154751A JP31476296A JP31476296A JPH10154751A JP H10154751 A JPH10154751 A JP H10154751A JP 31476296 A JP31476296 A JP 31476296A JP 31476296 A JP31476296 A JP 31476296A JP H10154751 A JPH10154751 A JP H10154751A
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Abstract
(57)【要約】
【課題】 素子分離領域内の配線−基板間容量の低減
し、又は容量内の蓄積電荷量を低減することにより、動
作速度の高い半導体装置を提供する。 【解決手段】 Ｐ型シリコン基板１の上に、素子が配置
される活性領域６と、これを囲む素子分離領域７とが設
けられ、素子分離領域７は、溝部８とダミーの半導体部
９とにより構成されている。基板上には層間絶縁膜１２
が堆積され、その上には配線１３が設けられている。半
導体部９内には、素子へのイオン注入と同時に形成され
た不純物拡散層２１が形成され、不純物拡散層２１とシ
リコン基板１との間にＰＮ接合部２２が形成されてい
る。配線−基板間容量のうち半導体部９を通る領域の容
量成分は、層間絶縁膜１２の容量に不純物拡散層２１の
容量が直列に付加されたものとなり、層間絶縁膜のみに
よる容量よりも小さくなるので、全配線−基板間容量が
低減し、半導体装置の動作速度が速くなる。
し、又は容量内の蓄積電荷量を低減することにより、動
作速度の高い半導体装置を提供する。 【解決手段】 Ｐ型シリコン基板１の上に、素子が配置
される活性領域６と、これを囲む素子分離領域７とが設
けられ、素子分離領域７は、溝部８とダミーの半導体部
９とにより構成されている。基板上には層間絶縁膜１２
が堆積され、その上には配線１３が設けられている。半
導体部９内には、素子へのイオン注入と同時に形成され
た不純物拡散層２１が形成され、不純物拡散層２１とシ
リコン基板１との間にＰＮ接合部２２が形成されてい
る。配線−基板間容量のうち半導体部９を通る領域の容
量成分は、層間絶縁膜１２の容量に不純物拡散層２１の
容量が直列に付加されたものとなり、層間絶縁膜のみに
よる容量よりも小さくなるので、全配線−基板間容量が
低減し、半導体装置の動作速度が速くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ分離構造
を有する半導体装置に係り、特に配線−基板間容量の低
減対策に関する。
を有する半導体装置に係り、特に配線−基板間容量の低
減対策に関する。
【０００２】
【従来の技術】近年、半導体装置の高密度化・微細化に
伴い、半導体装置内の各素子間を分離絶縁するための素
子分離を形成する技術として、現在最も一般的に用いら
れているＬＯＣＯＳの代わりに、半導体基板に溝を形成
し、この溝に絶縁性材料を埋め込んで素子分離とするト
レンチ分離技術の導入が試みられている。
伴い、半導体装置内の各素子間を分離絶縁するための素
子分離を形成する技術として、現在最も一般的に用いら
れているＬＯＣＯＳの代わりに、半導体基板に溝を形成
し、この溝に絶縁性材料を埋め込んで素子分離とするト
レンチ分離技術の導入が試みられている。
【０００３】このトレンチ分離技術においては、半導体
基板及び絶縁材料が埋め込まれた溝部の表面を均一に平
坦化することが重要であるので、近年、面内均一性に優
れパターン依存性の無い平坦化技術として化学機械研磨
法（ＣＭＰ法）の導入が試みられている。さらに、ＣＭ
Ｐ法による平坦化を行う工程では、平坦化される領域の
面積などに依存して研磨特性が変化するいわゆるパター
ン依存性による不具合を回避するために、溝部の面積が
広くなるような場合には、素子分離領域に予めダミーの
島状の半導体部を設けることが提案されている。つま
り、溝部を複数の細い溝に分割して各溝間に半導体基板
表面を露出させて活性領域としては機能しないダミーの
半導体部を設けるのである。
基板及び絶縁材料が埋め込まれた溝部の表面を均一に平
坦化することが重要であるので、近年、面内均一性に優
れパターン依存性の無い平坦化技術として化学機械研磨
法（ＣＭＰ法）の導入が試みられている。さらに、ＣＭ
Ｐ法による平坦化を行う工程では、平坦化される領域の
面積などに依存して研磨特性が変化するいわゆるパター
ン依存性による不具合を回避するために、溝部の面積が
広くなるような場合には、素子分離領域に予めダミーの
島状の半導体部を設けることが提案されている。つま
り、溝部を複数の細い溝に分割して各溝間に半導体基板
表面を露出させて活性領域としては機能しないダミーの
半導体部を設けるのである。
【０００４】図１０は、従来提案されている島状のダミ
ーの半導体部を有するトレンチ分離型半導体装置の一例
を示す。
ーの半導体部を有するトレンチ分離型半導体装置の一例
を示す。
【０００５】図１０に示すように、Ｐ型シリコン基板１
の活性領域６には、ゲート酸化膜２と、多結晶シリコン
膜からなるゲート電極４と、不純物が導入されたソース
・ドレイン５とが形成されている。また、活性領域６を
取り囲む素子分離領域７には、酸化珪素膜が埋め込まれ
た複数の溝部８が形成されており、各溝部８の間には、
溝部３の上面と同じ上面位置を有する半導体部９が設け
られている。なお、素子分離領域７内の溝部８にも素子
のゲート酸化膜２及びゲート電極４と同時に形成された
多結晶シリコン配線１０が設けられている。また、基板
の全面上には層間絶縁膜１２が堆積されていて、この層
間絶縁膜１２の上にメタル配線１３が設けられている。
の活性領域６には、ゲート酸化膜２と、多結晶シリコン
膜からなるゲート電極４と、不純物が導入されたソース
・ドレイン５とが形成されている。また、活性領域６を
取り囲む素子分離領域７には、酸化珪素膜が埋め込まれ
た複数の溝部８が形成されており、各溝部８の間には、
溝部３の上面と同じ上面位置を有する半導体部９が設け
られている。なお、素子分離領域７内の溝部８にも素子
のゲート酸化膜２及びゲート電極４と同時に形成された
多結晶シリコン配線１０が設けられている。また、基板
の全面上には層間絶縁膜１２が堆積されていて、この層
間絶縁膜１２の上にメタル配線１３が設けられている。
【０００６】すなわち、例えば図１１（ｂ）に示すよう
な広い溝部を形成すると、溝部に酸化珪素膜を埋め込ん
だ後、ＣＭＰ法により基板全体を平坦化する際に、パタ
ーン依存性のため溝部に埋め込まれた酸化珪素膜が凹状
に研磨されて平坦度が悪化する等の不具合が生じる。図
１０に示すような素子分離構造は、斯かるパターン依存
性に起因する不具合を防止するべく提案されているもの
である。
な広い溝部を形成すると、溝部に酸化珪素膜を埋め込ん
だ後、ＣＭＰ法により基板全体を平坦化する際に、パタ
ーン依存性のため溝部に埋め込まれた酸化珪素膜が凹状
に研磨されて平坦度が悪化する等の不具合が生じる。図
１０に示すような素子分離構造は、斯かるパターン依存
性に起因する不具合を防止するべく提案されているもの
である。
【０００７】
【発明が解決しようとする課題】ところで、図１０に示
す半導体装置を形成する際に、活性領域６内のゲート電
極４やソース・ドレイン５等には燐，硼素などの不純物
イオンが注入される。しかし、活性領域６以外の領域で
は、マスクの合わせズレを考慮して素子分離領域まで若
干拡大して導入されることはあっても、原則として不純
物イオンの注入は行われない。したがって、各溝部８間
のダミーの半導体部９には不純物イオンは注入されな
い。
す半導体装置を形成する際に、活性領域６内のゲート電
極４やソース・ドレイン５等には燐，硼素などの不純物
イオンが注入される。しかし、活性領域６以外の領域で
は、マスクの合わせズレを考慮して素子分離領域まで若
干拡大して導入されることはあっても、原則として不純
物イオンの注入は行われない。したがって、各溝部８間
のダミーの半導体部９には不純物イオンは注入されな
い。
【０００８】ここで、図１０に示すような細分割された
溝部８及びダミーの半導体部９とを有するトレンチ分離
型半導体装置と、広い分離絶縁膜例えばＬＯＣＯＳ膜を
有する半導体装置とにおける配線−基板間容量について
説明する。図１１（ａ）は、一例としてダミーの半導体
部９を有する素子分離領域７の配線−基板間容量を説明
するための断面図である。また、図１１（ｂ）は、ダミ
ーの半導体部を設けていないＬＯＣＯＳ分離膜１００を
有する半導体装置の配線−基板間容量を説明するための
断面図である。ただし、図１１（ａ），（ｂ）とも、ソ
ース・ドレイン注入時に素子分離領域７には不純物イオ
ンが注入されておらず、かつ素子分離領域７全体の面積
は等しいと仮定する。
溝部８及びダミーの半導体部９とを有するトレンチ分離
型半導体装置と、広い分離絶縁膜例えばＬＯＣＯＳ膜を
有する半導体装置とにおける配線−基板間容量について
説明する。図１１（ａ）は、一例としてダミーの半導体
部９を有する素子分離領域７の配線−基板間容量を説明
するための断面図である。また、図１１（ｂ）は、ダミ
ーの半導体部を設けていないＬＯＣＯＳ分離膜１００を
有する半導体装置の配線−基板間容量を説明するための
断面図である。ただし、図１１（ａ），（ｂ）とも、ソ
ース・ドレイン注入時に素子分離領域７には不純物イオ
ンが注入されておらず、かつ素子分離領域７全体の面積
は等しいと仮定する。
【０００９】図１１（ａ）に示す半導体装置において
は、全配線−基板間容量Ｃatは容量Ｃa1とＣa２の総和
として表される。つまり、下記式（１） Ｃat＝ ΣＣa1 ＋ ΣＣa2 （１） により表される。ところで、配線−基板間の単位面積当
たりの容量は、両者間に存在する部材が均質な材料によ
り構成されている場合には、配線−基板間の距離に反比
例し、距離が短いほど容量は大きくなる。そのため、図
１１（ａ）に示す寸法Ｄa2と図１１（ｂ）に示す寸法Ｄ
btが等しい場合、図１１（ｂ）に示す半導体装置におけ
る配線−基板間の全容量をＣbtとすると、 Ｃat ＞ Ｃbt （２） なる関係が成立する。つまり、図１１（ａ）に示す構造
における配線−基板間の容量Ｃatは、図１１（ｂ）に示
す構造における配線基板間の容量Ｃbtよりも大きくなっ
てしまう。
は、全配線−基板間容量Ｃatは容量Ｃa1とＣa２の総和
として表される。つまり、下記式（１） Ｃat＝ ΣＣa1 ＋ ΣＣa2 （１） により表される。ところで、配線−基板間の単位面積当
たりの容量は、両者間に存在する部材が均質な材料によ
り構成されている場合には、配線−基板間の距離に反比
例し、距離が短いほど容量は大きくなる。そのため、図
１１（ａ）に示す寸法Ｄa2と図１１（ｂ）に示す寸法Ｄ
btが等しい場合、図１１（ｂ）に示す半導体装置におけ
る配線−基板間の全容量をＣbtとすると、 Ｃat ＞ Ｃbt （２） なる関係が成立する。つまり、図１１（ａ）に示す構造
における配線−基板間の容量Ｃatは、図１１（ｂ）に示
す構造における配線基板間の容量Ｃbtよりも大きくなっ
てしまう。
【００１０】このように、素子分離領域にダミーの半導
体部からなる島状パターンを形成すると、面内均一性の
よい平坦化を行うことができるという利点はあるもの
の、反面、配線−基板間容量が増大し、その結果、半導
体装置の動作速度が低下するおそれがあった。
体部からなる島状パターンを形成すると、面内均一性の
よい平坦化を行うことができるという利点はあるもの
の、反面、配線−基板間容量が増大し、その結果、半導
体装置の動作速度が低下するおそれがあった。
【００１１】本発明は係る点に着目してなされたもので
あり、一般的に、平行平板キャパシターにおいて、電極
面積が等しければ電極間距離が長いほどキャパシターの
容量は小さくなるという原理、或いは同じキャパシター
容量でも電極間電圧が低ければ蓄積電荷量は少ないとい
う物理現象に着目して創案したものである。
あり、一般的に、平行平板キャパシターにおいて、電極
面積が等しければ電極間距離が長いほどキャパシターの
容量は小さくなるという原理、或いは同じキャパシター
容量でも電極間電圧が低ければ蓄積電荷量は少ないとい
う物理現象に着目して創案したものである。
【００１２】すなわち、本発明の第１の目的は、溝部と
ダミーの半導体部とからなる素子分離領域を備えたトレ
ンチ分離型半導体装置において、素子分離領域内におけ
る配線−基板間容量を低減しうる手段を講ずることによ
り、動作速度の向上を図ることにある。
ダミーの半導体部とからなる素子分離領域を備えたトレ
ンチ分離型半導体装置において、素子分離領域内におけ
る配線−基板間容量を低減しうる手段を講ずることによ
り、動作速度の向上を図ることにある。
【００１３】本発明の第２の目的は、溝部とダミーの半
導体部とからなる素子分離領域を備えたトレンチ分離型
半導体装置において、素子分離領域内における配線−基
板間に存在する容量に蓄積される電荷量を低減しうる手
段を講ずることにより、動作速度の向上を図ることにあ
る。
導体部とからなる素子分離領域を備えたトレンチ分離型
半導体装置において、素子分離領域内における配線−基
板間に存在する容量に蓄積される電荷量を低減しうる手
段を講ずることにより、動作速度の向上を図ることにあ
る。
【００１４】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明では、請求項１〜２に記載されている
第１の半導体装置に関する手段と、請求項３〜８記載さ
れている第２の半導体装置に関する手段と、請求項９に
記載されている第３の半導体装置に関する手段とを講じ
ている。
るために、本発明では、請求項１〜２に記載されている
第１の半導体装置に関する手段と、請求項３〜８記載さ
れている第２の半導体装置に関する手段と、請求項９に
記載されている第３の半導体装置に関する手段とを講じ
ている。
【００１５】本発明の第１の半導体装置は、請求項１に
記載されているように、半導体基板上に形成され素子が
配置される活性領域と、上記活性領域を取り囲む素子分
離領域と、上記素子分離領域に形成され絶縁性材料が埋
め込まれた複数の溝部と、上記素子分離領域の上記各溝
部の間に介在する半導体部と、上記活性領域及び素子分
離領域に亘る領域上に形成された層間絶縁膜と、上記層
間絶縁膜の上に形成された配線とを備えているととも
に、上記配線下方の上記半導体部に形成された少なくと
も１つのＰＮ接合部を備えている。
記載されているように、半導体基板上に形成され素子が
配置される活性領域と、上記活性領域を取り囲む素子分
離領域と、上記素子分離領域に形成され絶縁性材料が埋
め込まれた複数の溝部と、上記素子分離領域の上記各溝
部の間に介在する半導体部と、上記活性領域及び素子分
離領域に亘る領域上に形成された層間絶縁膜と、上記層
間絶縁膜の上に形成された配線とを備えているととも
に、上記配線下方の上記半導体部に形成された少なくと
も１つのＰＮ接合部を備えている。
【００１６】これにより、配線−基板間容量のうち素子
分離領域の半導体部を通る領域における容量成分は、層
間絶縁膜による容量に対して、半導体部のうちＰＮ接合
部の上方の部分の容量を直列で付加したものになり、層
間絶縁膜のみによる容量よりも小さくなる。したがっ
て、半導体装置全体の配線−基板間容量も低減し、半導
体装置の動作速度が向上することになる。
分離領域の半導体部を通る領域における容量成分は、層
間絶縁膜による容量に対して、半導体部のうちＰＮ接合
部の上方の部分の容量を直列で付加したものになり、層
間絶縁膜のみによる容量よりも小さくなる。したがっ
て、半導体装置全体の配線−基板間容量も低減し、半導
体装置の動作速度が向上することになる。
【００１７】請求項２に記載されているように、請求項
１において、上記ＰＮ接合部を上記半導体部に複数個設
けることができる。
１において、上記ＰＮ接合部を上記半導体部に複数個設
けることができる。
【００１８】これにより、さらに配線−基板間容量のい
っそうの低減が可能になるので、動作速度もさらに速く
なる。
っそうの低減が可能になるので、動作速度もさらに速く
なる。
【００１９】本発明の第２の半導体装置は、請求項３に
記載されているように、半導体基板上に形成され素子が
配置される活性領域と、上記活性領域を取り囲む素子分
離領域と、上記素子分離領域に形成され絶縁性材料が埋
め込まれた複数の溝部と、上記素子分離領域の上記各溝
部の間に介在する半導体部と、上記活性領域及び素子分
離領域に亘る領域上に形成された層間絶縁膜と、上記層
間絶縁膜の上に形成された配線とを備えているととも
に、上記素子分離領域のうち少なくとも上記半導体部と
上記層間絶縁膜の間に介設された誘電体膜を備えてい
る。
記載されているように、半導体基板上に形成され素子が
配置される活性領域と、上記活性領域を取り囲む素子分
離領域と、上記素子分離領域に形成され絶縁性材料が埋
め込まれた複数の溝部と、上記素子分離領域の上記各溝
部の間に介在する半導体部と、上記活性領域及び素子分
離領域に亘る領域上に形成された層間絶縁膜と、上記層
間絶縁膜の上に形成された配線とを備えているととも
に、上記素子分離領域のうち少なくとも上記半導体部と
上記層間絶縁膜の間に介設された誘電体膜を備えてい
る。
【００２０】これにより、配線−基板間容量のうち素子
分離領域の半導体部を通る領域における容量成分は、層
間絶縁膜の容量に対して誘電体膜の容量が直列に付加さ
れた容量となるので、全体としての配線−基板間容量を
低減することができる。したがって、半導体装置の動作
速度が向上する。
分離領域の半導体部を通る領域における容量成分は、層
間絶縁膜の容量に対して誘電体膜の容量が直列に付加さ
れた容量となるので、全体としての配線−基板間容量を
低減することができる。したがって、半導体装置の動作
速度が向上する。
【００２１】請求項４に記載されているように、請求項
３において、上記誘電体膜として、上記半導体部及び溝
部と上記層間絶縁膜との間に介在する下敷き絶縁膜を設
けることができる。
３において、上記誘電体膜として、上記半導体部及び溝
部と上記層間絶縁膜との間に介在する下敷き絶縁膜を設
けることができる。
【００２２】これにより、請求項３の作用効果を有効に
得ることができる。
得ることができる。
【００２３】請求項５に記載されているように、請求項
４において、上記素子に、半導体基板上に形成されたゲ
ート電極と、上記ゲート電極の両側面上に形成された絶
縁性材料からなるサイドウォールとを設け、上記下敷き
絶縁膜を上記素子のサイドウォールと共通の膜から形成
することができる。
４において、上記素子に、半導体基板上に形成されたゲ
ート電極と、上記ゲート電極の両側面上に形成された絶
縁性材料からなるサイドウォールとを設け、上記下敷き
絶縁膜を上記素子のサイドウォールと共通の膜から形成
することができる。
【００２４】この下敷き絶縁膜は、請求項６に記載され
ているように、積層膜により構成することができる。
ているように、積層膜により構成することができる。
【００２５】請求項５又は６により、いわゆるＬＤＤ構
造のＭＯＳＦＥＴを形成するために必要となるサイドウ
ォールを利用して、配線−基板間容量を低減するための
下敷き絶縁膜を形成することができるので、製造コスト
の増大を回避しながら、請求項３の作用効果を得ること
ができる。
造のＭＯＳＦＥＴを形成するために必要となるサイドウ
ォールを利用して、配線−基板間容量を低減するための
下敷き絶縁膜を形成することができるので、製造コスト
の増大を回避しながら、請求項３の作用効果を得ること
ができる。
【００２６】請求項７に記載されているように、請求項
３において、上記誘電体膜として、上記半導体部の上に
形成され上記溝部と同じ上面位置を有する埋め込み絶縁
膜を設けることができる。
３において、上記誘電体膜として、上記半導体部の上に
形成され上記溝部と同じ上面位置を有する埋め込み絶縁
膜を設けることができる。
【００２７】これによっても、請求項３の作用効果を有
効に得ることができる。
効に得ることができる。
【００２８】請求項８に記載されているように、請求項
３，４，５，６又は７において、上記誘電体膜を、酸化
珪素膜及び窒化珪素膜のうち少なくともいずれか一方に
より構成することが好ましい。
３，４，５，６又は７において、上記誘電体膜を、酸化
珪素膜及び窒化珪素膜のうち少なくともいずれか一方に
より構成することが好ましい。
【００２９】本発明の第３の半導体装置は、請求項９に
記載されているように、半導体基板上に形成され素子が
配置される活性領域と、上記活性領域を取り囲む素子分
離領域と、上記素子分離領域に形成され絶縁性材料が埋
め込まれた複数の溝部と、上記素子分離領域の上記各溝
部の間に介在する半導体部と、上記活性領域及び素子分
離領域に亘る領域上に形成された層間絶縁膜と、上記層
間絶膜の上に形成された配線とを備えているとともに、
上記素子分離領域のうち少なくとも１つの上記半導体部
の奥方に形成された埋め込み絶縁膜を備えている。
記載されているように、半導体基板上に形成され素子が
配置される活性領域と、上記活性領域を取り囲む素子分
離領域と、上記素子分離領域に形成され絶縁性材料が埋
め込まれた複数の溝部と、上記素子分離領域の上記各溝
部の間に介在する半導体部と、上記活性領域及び素子分
離領域に亘る領域上に形成された層間絶縁膜と、上記層
間絶膜の上に形成された配線とを備えているとともに、
上記素子分離領域のうち少なくとも１つの上記半導体部
の奥方に形成された埋め込み絶縁膜を備えている。
【００３０】これにより、素子分離領域全体の配線−基
板間容量を低減することが可能となり、動作速度を大幅
に低減することが可能となる。
板間容量を低減することが可能となり、動作速度を大幅
に低減することが可能となる。
【００３１】上記第２の目的を達成するために、本発明
では、請求項１０〜１７に記載されている第４の半導体
装置に関する手段を講じている。
では、請求項１０〜１７に記載されている第４の半導体
装置に関する手段を講じている。
【００３２】本発明の第４の半導体装置は、請求項１０
に記載されているように、半導体基板上に形成され素子
が配置される活性領域と、上記活性領域を取り囲む素子
分離領域と、上記素子分離領域に形成され絶縁性材料が
埋め込まれた複数の溝部と、上記素子分離領域の上記各
溝部の間に介在する半導体部と、上記活性領域及び素子
分離領域に亘る領域上に形成された層間絶縁膜と、上記
層間絶膜の上に形成された配線とを備えているととも
に、少なくとも上記半導体部と上記層間絶縁膜の間に介
在する抵抗体膜を備えている。
に記載されているように、半導体基板上に形成され素子
が配置される活性領域と、上記活性領域を取り囲む素子
分離領域と、上記素子分離領域に形成され絶縁性材料が
埋め込まれた複数の溝部と、上記素子分離領域の上記各
溝部の間に介在する半導体部と、上記活性領域及び素子
分離領域に亘る領域上に形成された層間絶縁膜と、上記
層間絶膜の上に形成された配線とを備えているととも
に、少なくとも上記半導体部と上記層間絶縁膜の間に介
在する抵抗体膜を備えている。
【００３３】これにより、半導体装置の抵抗体膜を通る
部分において、配線−基板間容量は小さくならなくて
も、抵抗体膜における電圧降下により、配線−基板間容
量に蓄積される電荷量が低減する。したがって、電荷の
充放電に要する時間が短くなり、半導体装置の動作速度
が速くなる。
部分において、配線−基板間容量は小さくならなくて
も、抵抗体膜における電圧降下により、配線−基板間容
量に蓄積される電荷量が低減する。したがって、電荷の
充放電に要する時間が短くなり、半導体装置の動作速度
が速くなる。
【００３４】請求項１１に記載されているように、請求
項１０において、上記抵抗体膜として、上記半導体部と
溝部とに亘る領域の上に形成された下敷き抵抗体膜を設
けることができる。
項１０において、上記抵抗体膜として、上記半導体部と
溝部とに亘る領域の上に形成された下敷き抵抗体膜を設
けることができる。
【００３５】これにより、半導体基板上に形成される抵
抗性を有する各種の膜を利用して、請求項１０の作用効
果を得ることが可能になる。
抗性を有する各種の膜を利用して、請求項１０の作用効
果を得ることが可能になる。
【００３６】請求項１２に記載されているように、請求
項１１において、上記半導体基板上に形成され高抵抗膜
を有する抵抗素子をさらに備え、上記下敷き抵抗体膜
を、上記抵抗素子の高抵抗膜と同じ膜から形成すること
ができる。
項１１において、上記半導体基板上に形成され高抵抗膜
を有する抵抗素子をさらに備え、上記下敷き抵抗体膜
を、上記抵抗素子の高抵抗膜と同じ膜から形成すること
ができる。
【００３７】これにより、抵抗素子に用いられる高抵抗
膜と同じ抵抗を有する下敷き抵抗体膜によって、請求項
１０の電圧降下作用が顕著に得られる。
膜と同じ抵抗を有する下敷き抵抗体膜によって、請求項
１０の電圧降下作用が顕著に得られる。
【００３８】請求項１３に記載されているように、請求
項１１において、上記素子に半導体基板上に形成された
導電膜からなるゲート電極を設け、上記抵抗体膜を上記
ゲート電極と共通の膜から形成することができる。
項１１において、上記素子に半導体基板上に形成された
導電膜からなるゲート電極を設け、上記抵抗体膜を上記
ゲート電極と共通の膜から形成することができる。
【００３９】請求項１４に記載されているように、請求
項１１において、上記素子に半導体基板上に形成された
第１の導電膜と該第１の導電膜の上に堆積された第２の
導電膜により構成されるゲート電極を設け、上記ゲート
電極の第１の導電膜の上面と上記溝部の上面とをほぼ同
じ高さ位置になるようにしておき、上記抵抗体膜のうち
上記半導体部の上方にある領域を上記ゲート電極の上記
第１及び第２の導電膜と共通の２つの膜から形成し、上
記抵抗体膜のうち上記溝部の上方にある領域を上記ゲー
ト電極の上記第１の導電膜と共通の膜から形成すること
ができる。
項１１において、上記素子に半導体基板上に形成された
第１の導電膜と該第１の導電膜の上に堆積された第２の
導電膜により構成されるゲート電極を設け、上記ゲート
電極の第１の導電膜の上面と上記溝部の上面とをほぼ同
じ高さ位置になるようにしておき、上記抵抗体膜のうち
上記半導体部の上方にある領域を上記ゲート電極の上記
第１及び第２の導電膜と共通の２つの膜から形成し、上
記抵抗体膜のうち上記溝部の上方にある領域を上記ゲー
ト電極の上記第１の導電膜と共通の膜から形成すること
ができる。
【００４０】請求項１３又は１４により、別途抵抗体膜
を形成するための工程が不要となるので、製造コストの
増大を回避しつつ、請求項１０の作用効果を得ることが
できる。
を形成するための工程が不要となるので、製造コストの
増大を回避しつつ、請求項１０の作用効果を得ることが
できる。
【００４１】請求項１５に記載されているように、請求
項１０において、上記抵抗体膜として、上記半導体部の
上に形成され上記溝部とほぼ同じ上面位置を有する埋め
込み抵抗体部を設けることができる。
項１０において、上記抵抗体膜として、上記半導体部の
上に形成され上記溝部とほぼ同じ上面位置を有する埋め
込み抵抗体部を設けることができる。
【００４２】請求項１６に記載されているように、請求
項１５において、上記埋め込み抵抗体部を、酸素原子及
び窒素原子のうちいずれか一方を含んだシリコン膜によ
り構成することができる。
項１５において、上記埋め込み抵抗体部を、酸素原子及
び窒素原子のうちいずれか一方を含んだシリコン膜によ
り構成することができる。
【００４３】請求項１５又は１６によっても、請求項１
０の作用効果を有効に得ることができる。
０の作用効果を有効に得ることができる。
【００４４】請求項１７に記載されているように、請求
項１０，１１，１２，１３，１４又は１５において、上
記抵抗体膜を、多結晶シリコン膜及び非晶質シリコン膜
のうち少なくともいずれか一方により構成することがで
きる。
項１０，１１，１２，１３，１４又は１５において、上
記抵抗体膜を、多結晶シリコン膜及び非晶質シリコン膜
のうち少なくともいずれか一方により構成することがで
きる。
【００４５】これにより、ゲート電極や抵抗素子を構成
するために使用される多結晶シリコン膜や非晶質シリコ
ン膜を利用して抵抗体膜を形成できるので、製造コスト
の増大を回避しながら、請求項１０の作用効果を得るこ
とができる。
するために使用される多結晶シリコン膜や非晶質シリコ
ン膜を利用して抵抗体膜を形成できるので、製造コスト
の増大を回避しながら、請求項１０の作用効果を得るこ
とができる。
【００４６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【００４７】（第１の実施形態）図１（ａ）は、第１の
実施形態にかかる半導体装置の断面図である。
実施形態にかかる半導体装置の断面図である。
【００４８】同図に示すように、Ｐ型シリコン基板１の
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート電極４と同時に形成された多結晶シリ
コン配線１０が存在している。さらに基板の全面上に堆
積された酸化珪素膜からなる層間絶縁膜１２と、層間絶
縁膜１２の上に形成されたメタル配線１３とを備えてい
る。
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート電極４と同時に形成された多結晶シリ
コン配線１０が存在している。さらに基板の全面上に堆
積された酸化珪素膜からなる層間絶縁膜１２と、層間絶
縁膜１２の上に形成されたメタル配線１３とを備えてい
る。
【００４９】ここで、素子分離領域７中の半導体部９に
は、シリコン基板１と逆導電型の不純物であるＮ型不純
物が導入された不純物拡散層２１が設けられており、こ
の不純物拡散層２１とシリコン基板１との間にＰＮ接合
部２２が形成されている。このＰＮ接合部２２は溝部１
４の上面と底面との間にある。
は、シリコン基板１と逆導電型の不純物であるＮ型不純
物が導入された不純物拡散層２１が設けられており、こ
の不純物拡散層２１とシリコン基板１との間にＰＮ接合
部２２が形成されている。このＰＮ接合部２２は溝部１
４の上面と底面との間にある。
【００５０】図１（ｂ）は、本実施形態に係る半導体装
置の素子分離領域７における配線−基板間容量を説明す
るための断面図である。同図に示すように、本実施形態
に係る半導体装置の配線−基板間容量には、図１１
（ａ）に示す従来の半導体装置における配線−基板間容
量と同様に、容量Ｃa1と容量Ｃa2の成分が存在する。さ
らに、本実施形態では、半導体部９内にＰＮ接合部２２
が形成されるため、新たな容量Ｃj1が容量Ｃa1に対して
直列に付加される。よって、全配線−基板間容量Ｃjt
は、下記式（３） Ｃjt ＝ Σ{（ Ｃa１×Ｃj1）／（Ｃa1＋Ｃj1）} ＋ΣＣa2 （３） により表され、式（１）で表わされる全容量Ｃatより小
さくなる。すなわち、下記式（４） Ｃjt ＜ Ｃat （４） が成り立つ。
置の素子分離領域７における配線−基板間容量を説明す
るための断面図である。同図に示すように、本実施形態
に係る半導体装置の配線−基板間容量には、図１１
（ａ）に示す従来の半導体装置における配線−基板間容
量と同様に、容量Ｃa1と容量Ｃa2の成分が存在する。さ
らに、本実施形態では、半導体部９内にＰＮ接合部２２
が形成されるため、新たな容量Ｃj1が容量Ｃa1に対して
直列に付加される。よって、全配線−基板間容量Ｃjt
は、下記式（３） Ｃjt ＝ Σ{（ Ｃa１×Ｃj1）／（Ｃa1＋Ｃj1）} ＋ΣＣa2 （３） により表され、式（１）で表わされる全容量Ｃatより小
さくなる。すなわち、下記式（４） Ｃjt ＜ Ｃat （４） が成り立つ。
【００５１】したがって、本実施形態の半導体装置によ
ると、素子分離領域７内のダミーの半導体部９内にＰＮ
接合部２２が存在するために、配線−基板間容量を低減
することが可能になり、半導体装置の動作速度の向上を
図ることができる。
ると、素子分離領域７内のダミーの半導体部９内にＰＮ
接合部２２が存在するために、配線−基板間容量を低減
することが可能になり、半導体装置の動作速度の向上を
図ることができる。
【００５２】また、本実施形態のごとく、活性領域にＭ
ＯＳＦＥＴを設ける場合、半導体部９のＰＮ接合部２２
は、ソース・ドレイン５を形成する際の不純物イオンの
注入によって容易に形成できるので、製造コストの増大
を招くこともない。
ＯＳＦＥＴを設ける場合、半導体部９のＰＮ接合部２２
は、ソース・ドレイン５を形成する際の不純物イオンの
注入によって容易に形成できるので、製造コストの増大
を招くこともない。
【００５３】なお、本実施形態ではＰ型シリコン基板を
用いた場合を述べたが、Ｎ型シリコン基板を用いる場合
は、溝部の間の半導体部の上部にＰ型の不純物を導入す
ることで、Ｎ型シリコン基板との間にＰＮ接合部が形成
されるので、本実施形態と同様の効果が得られることは
いうまでもない。
用いた場合を述べたが、Ｎ型シリコン基板を用いる場合
は、溝部の間の半導体部の上部にＰ型の不純物を導入す
ることで、Ｎ型シリコン基板との間にＰＮ接合部が形成
されるので、本実施形態と同様の効果が得られることは
いうまでもない。
【００５４】（第２の実施形態）図２は、第２の実施形
態にかかる半導体装置の断面図である。
態にかかる半導体装置の断面図である。
【００５５】同図に示すように、Ｐ型シリコン基板１の
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート電極４と同時に形成された多結晶シリ
コン配線１０が存在している。さらに基板の全面上に堆
積された酸化珪素膜からなる層間絶縁膜１２と、層間絶
縁膜１２の上に形成されたメタル配線１３とを備えてい
る。
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート電極４と同時に形成された多結晶シリ
コン配線１０が存在している。さらに基板の全面上に堆
積された酸化珪素膜からなる層間絶縁膜１２と、層間絶
縁膜１２の上に形成されたメタル配線１３とを備えてい
る。
【００５６】ここで、素子分離領域７中のダミーの半導
体部９にはシリコン基板１内の不純物と逆導電型の不純
物であるＮ型不純物が導入された不純物拡散層３１が形
成されており、この不純物拡散層３１とシリコン基板１
との間に、ＰＮ接合部３２が形成されている。このＰＮ
接合部３２は、溝部８の底面より下方にある。
体部９にはシリコン基板１内の不純物と逆導電型の不純
物であるＮ型不純物が導入された不純物拡散層３１が形
成されており、この不純物拡散層３１とシリコン基板１
との間に、ＰＮ接合部３２が形成されている。このＰＮ
接合部３２は、溝部８の底面より下方にある。
【００５７】上記実施形態の素子分離領域７における配
線−基板間容量は、下記式（５） Ｃjt ＝ Σ｛（Ｃa1×Ｃj1）／（Ｃa1＋Ｃj1）｝ ＋Σ｛（Ｃa2×Ｃk1）／（Ｃa2＋Ｃk1） （５） により表され、式（１）で表わされる全容量Ｃatより小
さくなる。ただし、Ｃk1は溝部８の底面とＰＮ接合部３
２との間の容量である。すなわち、上記第１の実施形態
と同様に、下記式（６） Ｃjt ＜ Ｃat （６） が成立する。
線−基板間容量は、下記式（５） Ｃjt ＝ Σ｛（Ｃa1×Ｃj1）／（Ｃa1＋Ｃj1）｝ ＋Σ｛（Ｃa2×Ｃk1）／（Ｃa2＋Ｃk1） （５） により表され、式（１）で表わされる全容量Ｃatより小
さくなる。ただし、Ｃk1は溝部８の底面とＰＮ接合部３
２との間の容量である。すなわち、上記第１の実施形態
と同様に、下記式（６） Ｃjt ＜ Ｃat （６） が成立する。
【００５８】したがって、本実施形態の半導体装置にお
いても、上記第１の実施形態と同様に、素子分離領域７
内のダミーの半導体部９にＰＮ接合部３２が存在するた
め配線−基板間容量を低減することが可能になり、半導
体装置の動作速度の向上を図ることができる。特に、本
実施形態では、半導体部９を通る領域だけでなく溝部を
通る領域をも含めた素子分離領域全体を通る領域におけ
る配線−基板間容量を低減することができるので、動作
速度の向上効果は大きい。
いても、上記第１の実施形態と同様に、素子分離領域７
内のダミーの半導体部９にＰＮ接合部３２が存在するた
め配線−基板間容量を低減することが可能になり、半導
体装置の動作速度の向上を図ることができる。特に、本
実施形態では、半導体部９を通る領域だけでなく溝部を
通る領域をも含めた素子分離領域全体を通る領域におけ
る配線−基板間容量を低減することができるので、動作
速度の向上効果は大きい。
【００５９】本実施形態のようなＰＮ接合部３２は、Ｍ
ＯＳＦＥＴのソース・ドレインの形成の際における不純
物イオンの注入によっては形成が困難であるが、そのか
わりに、不純物濃度や注入深さを任意に調整できるの
で、容量の低減効果を高めることができる。
ＯＳＦＥＴのソース・ドレインの形成の際における不純
物イオンの注入によっては形成が困難であるが、そのか
わりに、不純物濃度や注入深さを任意に調整できるの
で、容量の低減効果を高めることができる。
【００６０】なお、本実施形態ではＰ型シリコン基板を
用いた場合を述べたが、Ｎ型シリコン基板を用いてもよ
く、その場合には、半導体部内にはＰ型の不純物を導入
して不純物拡散層を形成することによって、ＰＮ接合部
を設けることができ、本実施形態と同様の効果が得られ
る。
用いた場合を述べたが、Ｎ型シリコン基板を用いてもよ
く、その場合には、半導体部内にはＰ型の不純物を導入
して不純物拡散層を形成することによって、ＰＮ接合部
を設けることができ、本実施形態と同様の効果が得られ
る。
【００６１】（第３の実施形態）図３は、第３の実施形
態にかかる半導体装置の断面図である。
態にかかる半導体装置の断面図である。
【００６２】同図に示すように、Ｐ型シリコン基板１の
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート電極４と同時に形成された多結晶シリ
コン配線１０が存在している。さらに基板の全面上に堆
積された酸化珪素膜からなる層間絶縁膜１２と、層間絶
縁膜１２の上に形成されたメタル配線１３とを備えてい
る。
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート電極４と同時に形成された多結晶シリ
コン配線１０が存在している。さらに基板の全面上に堆
積された酸化珪素膜からなる層間絶縁膜１２と、層間絶
縁膜１２の上に形成されたメタル配線１３とを備えてい
る。
【００６３】ここで、素子分離領域７中のダミーの半導
体部９内には、シリコン基板表面から順に、Ｐ型不純物
拡散層４１と、Ｎ型不純物拡散層４２とが存在してい
る。すなわち、Ｐ型不純物拡散層４１とＮ型不純物拡散
層４２との間に第１ＰＮ接合部４３が形成され、Ｎ型不
純物拡散層４２とＰ型シリコン基板１の間に第２ＰＮ接
合部４４が形成されている。 なお、第１，第２ＰＮ接
合部４３，４４は、いずれも溝部８の上面と底面の間に
ある。
体部９内には、シリコン基板表面から順に、Ｐ型不純物
拡散層４１と、Ｎ型不純物拡散層４２とが存在してい
る。すなわち、Ｐ型不純物拡散層４１とＮ型不純物拡散
層４２との間に第１ＰＮ接合部４３が形成され、Ｎ型不
純物拡散層４２とＰ型シリコン基板１の間に第２ＰＮ接
合部４４が形成されている。 なお、第１，第２ＰＮ接
合部４３，４４は、いずれも溝部８の上面と底面の間に
ある。
【００６４】ここで、本実施形態に係る半導体装置の全
配線−基板間容量Ｃjtは、Ｐ型不純物層４１の接合容量
をCj1、 Ｎ型不純物層４２の接合容量をCj2とすると、
下記式（７） Ｃjt ＝ Σ｛１／［（１／Ｃa1）＋（１／Ｃj1）＋（１／Ｃj2）］｝ ＋ ΣＣa2 （７） により表され、上述の第１の実施形態の半導体装置にお
ける式（１）で表わされる全容量Ｃatより小さくなる。
すなわち、下記式（８） Ｃjt ＜ Ｃat （８） が成立する。
配線−基板間容量Ｃjtは、Ｐ型不純物層４１の接合容量
をCj1、 Ｎ型不純物層４２の接合容量をCj2とすると、
下記式（７） Ｃjt ＝ Σ｛１／［（１／Ｃa1）＋（１／Ｃj1）＋（１／Ｃj2）］｝ ＋ ΣＣa2 （７） により表され、上述の第１の実施形態の半導体装置にお
ける式（１）で表わされる全容量Ｃatより小さくなる。
すなわち、下記式（８） Ｃjt ＜ Ｃat （８） が成立する。
【００６５】本実施形態では、素子分離領域７内のダミ
ーの半導体部９に複数のＰＮ接合部４３，４４を設けた
ので、半導体装置の配線−基板間容量のうち半導体部９
を通る領域における容量成分が、層間絶縁膜の容量に対
してＰ型不純物拡散層４１及びＮ型不純物拡散層４２の
容量を直列に接続してなる容量で表される。したがっ
て、半導体装置の配線−基板間容量を上記第１の実施形
態よりもさらに低減することが可能となり、半導体装置
の動作速度の向上を図ることができる。
ーの半導体部９に複数のＰＮ接合部４３，４４を設けた
ので、半導体装置の配線−基板間容量のうち半導体部９
を通る領域における容量成分が、層間絶縁膜の容量に対
してＰ型不純物拡散層４１及びＮ型不純物拡散層４２の
容量を直列に接続してなる容量で表される。したがっ
て、半導体装置の配線−基板間容量を上記第１の実施形
態よりもさらに低減することが可能となり、半導体装置
の動作速度の向上を図ることができる。
【００６６】なお、本実施形態では２層の不純物拡散層
により２つのＰＮ接合部４３，４４を形成した例を述べ
たが、３層以上の不純物拡散層により３つ以上のＰＮ接
合部を形成した場合も同様に表わせる。例えば、ダミー
活性領域９にｍ個のＰＮ接合部が形成され、さらに溝部
８の直下にｎ個のＰＮ接合部が形成されているとする
と、全配線−基板間容量Ｃjtは、下記式（９） Ｃjt ＝ Σ｛１／［（１／Ｃa1）＋Σ（１／Ｃjm）］｝ ＋Σ｛１／［（１／Ｃa2）＋Σ（１／Ｃjn）］｝ （９） で表され、式（１）で表わされる全容量Ｃatより小さく
なる。すなわち、下記式（１０） Ｃjt ＜ Ｃat （１０） が成立する。
により２つのＰＮ接合部４３，４４を形成した例を述べ
たが、３層以上の不純物拡散層により３つ以上のＰＮ接
合部を形成した場合も同様に表わせる。例えば、ダミー
活性領域９にｍ個のＰＮ接合部が形成され、さらに溝部
８の直下にｎ個のＰＮ接合部が形成されているとする
と、全配線−基板間容量Ｃjtは、下記式（９） Ｃjt ＝ Σ｛１／［（１／Ｃa1）＋Σ（１／Ｃjm）］｝ ＋Σ｛１／［（１／Ｃa2）＋Σ（１／Ｃjn）］｝ （９） で表され、式（１）で表わされる全容量Ｃatより小さく
なる。すなわち、下記式（１０） Ｃjt ＜ Ｃat （１０） が成立する。
【００６７】このような構造の場合には、素子分離領域
７の半導体部だけでなく溝部を通る領域の容量成分が小
さくなるので、配線−基板間容量を大幅に低減すること
が可能になる。
７の半導体部だけでなく溝部を通る領域の容量成分が小
さくなるので、配線−基板間容量を大幅に低減すること
が可能になる。
【００６８】（第４の実施形態）図４は、第４の実施形
態にかかる半導体装置の断面図である。
態にかかる半導体装置の断面図である。
【００６９】同図に示すように、Ｐ型シリコン基板１の
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート絶縁膜２及びゲート電極４と同時に形
成された多結晶シリコン配線１０が存在している。ま
た、上記素子分離領域７内の半導体部９及び溝部８に跨
って、ゲート電極４と同時に形成された多結晶シリコン
膜からなるダミーゲート５１が存在している。さらに、
ダミーゲート５１，多結晶シリコン配線１０及びシリコ
ン基板表面（活性領域を除く）に亘る領域の上には、酸
化珪素膜５２と、多結晶シリコン膜からなる高抵抗膜５
３とが積層して形成されている。ダミーゲート５１は、
ゲート電極４及び多結晶シリコン配線１０と共通の第１
層目の多結晶シリコン膜をパターニングして形成されて
おり、ゲート電極４及び多結晶シリコン配線１０とは一
定の間隔を隔てて形成されている。ここで、高抵抗膜５
３を構成する多結晶シリコン膜は、ゲート電極４等を構
成する第１層目の多結晶シリコン膜よりも高いシート抵
抗を有しており、不純物濃度は１×１０20ｃｍ-3以下で
ある。なお、ダミーゲート５１のシート抵抗も、活性領
域への不純物注入時に素子分離領域をレジスト膜等で覆
っておくことにより、高抵抗に保つことができる。
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート絶縁膜２及びゲート電極４と同時に形
成された多結晶シリコン配線１０が存在している。ま
た、上記素子分離領域７内の半導体部９及び溝部８に跨
って、ゲート電極４と同時に形成された多結晶シリコン
膜からなるダミーゲート５１が存在している。さらに、
ダミーゲート５１，多結晶シリコン配線１０及びシリコ
ン基板表面（活性領域を除く）に亘る領域の上には、酸
化珪素膜５２と、多結晶シリコン膜からなる高抵抗膜５
３とが積層して形成されている。ダミーゲート５１は、
ゲート電極４及び多結晶シリコン配線１０と共通の第１
層目の多結晶シリコン膜をパターニングして形成されて
おり、ゲート電極４及び多結晶シリコン配線１０とは一
定の間隔を隔てて形成されている。ここで、高抵抗膜５
３を構成する多結晶シリコン膜は、ゲート電極４等を構
成する第１層目の多結晶シリコン膜よりも高いシート抵
抗を有しており、不純物濃度は１×１０20ｃｍ-3以下で
ある。なお、ダミーゲート５１のシート抵抗も、活性領
域への不純物注入時に素子分離領域をレジスト膜等で覆
っておくことにより、高抵抗に保つことができる。
【００７０】本実施形態の半導体装置においては、配線
−基板間の容量ではなく配線−高抵抗膜間の容量を考慮
すればよい。その場合、高抵抗膜５３を構成する多結晶
シリコン膜の抵抗が高いために、高抵抗膜５３の上端と
シリコン基板１の表面との間で電圧降下が起こる。した
がって、層間絶縁膜１２自体の容量は変わらないが、層
間絶縁膜の両端に印加される電圧が低い。層間絶縁膜１
２の両側に蓄えられる電荷量は電圧に比例して減少する
ので、配線−高抵抗膜間における電荷の充放電に要する
時間が短くなり、半導体装置の動作速度が向上する。
−基板間の容量ではなく配線−高抵抗膜間の容量を考慮
すればよい。その場合、高抵抗膜５３を構成する多結晶
シリコン膜の抵抗が高いために、高抵抗膜５３の上端と
シリコン基板１の表面との間で電圧降下が起こる。した
がって、層間絶縁膜１２自体の容量は変わらないが、層
間絶縁膜の両端に印加される電圧が低い。層間絶縁膜１
２の両側に蓄えられる電荷量は電圧に比例して減少する
ので、配線−高抵抗膜間における電荷の充放電に要する
時間が短くなり、半導体装置の動作速度が向上する。
【００７１】本実施形態における高抵抗膜５３は、例え
ば抵抗素子の高抵抗膜やローカル配線と共通の膜からパ
ターニングすることにより容易かつ安価に形成すること
ができる。また、ダミーゲート５１の代わりに、半導体
基板上のいずれかにＭＩＭキャパシタを形成する際に使
用する上層膜，容量絶縁膜及び下層膜を構成する３つの
膜から上記高抵抗膜５３，酸化珪素膜５２及びダミーゲ
ート５１に相当する膜を形成することも可能である。
ば抵抗素子の高抵抗膜やローカル配線と共通の膜からパ
ターニングすることにより容易かつ安価に形成すること
ができる。また、ダミーゲート５１の代わりに、半導体
基板上のいずれかにＭＩＭキャパシタを形成する際に使
用する上層膜，容量絶縁膜及び下層膜を構成する３つの
膜から上記高抵抗膜５３，酸化珪素膜５２及びダミーゲ
ート５１に相当する膜を形成することも可能である。
【００７２】さらに、上記ダミーゲート５１及び高抵抗
膜５３のうちいずれか一方と酸化珪素膜５２とがなくて
も、電荷の充放電に要する時間の低減による半導体装置
の動作速度の向上を図ることは可能である。
膜５３のうちいずれか一方と酸化珪素膜５２とがなくて
も、電荷の充放電に要する時間の低減による半導体装置
の動作速度の向上を図ることは可能である。
【００７３】なお、ここでは素子分離領域７上に高抵抗
膜５３を構成する多結晶シリコン膜と酸化珪素膜５２と
の積層膜が存在する場合を述べたが、多結晶シリコン膜
の代わりに非晶質シリコン膜や窒化珪素膜を用いた場合
でも同様の効果がある。特に、酸化珪素膜などの絶縁膜
を用いれば、全容量も低減でき、半導体装置の動作速度
をいっそう向上できる。
膜５３を構成する多結晶シリコン膜と酸化珪素膜５２と
の積層膜が存在する場合を述べたが、多結晶シリコン膜
の代わりに非晶質シリコン膜や窒化珪素膜を用いた場合
でも同様の効果がある。特に、酸化珪素膜などの絶縁膜
を用いれば、全容量も低減でき、半導体装置の動作速度
をいっそう向上できる。
【００７４】（第５の実施形態）図５は、第５の実施形
態にかかる半導体装置の断面図である。
態にかかる半導体装置の断面図である。
【００７５】同図に示すように、Ｐ型シリコン基板１の
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート電
極４と同時に形成された多結晶シリコン配線１０が存在
している。
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート電
極４と同時に形成された多結晶シリコン配線１０が存在
している。
【００７６】ここで、本実施形態では、ゲート電極４が
第１の導電膜からなる下層部４ａと、第２の導電膜から
なる上層部４ｂとにより構成されている。そして、素子
分離領域７には、ゲート電極４の下層部４ａと同じ第１
の導電膜により構成される下層部５１ａと、ゲート電極
４の上層部４ｂと同じ第２の導電膜により構成される上
層部５１ｂとからなるダミーゲート５１が設けられてい
る。このダミーゲート５１の下層部５１ａの上面は溝部
８の上面と同じ高さ位置を有し、この下層部５１ａと溝
部８とが平坦化されている。また、多結晶シリコン配線
１０は、ゲート電極４の上層部４ｂを構成する第２の導
電膜のみにより構成されている。ダミーゲート５１は、
ゲート電極４及び多結晶シリコン配線１０とは一定の間
隔を隔てて形成されており、ラインアンドスペースの関
係によってフォトリソグラフィー工程におけるパターニ
ング精度を高くするようになされている。そして、基板
の全面上に堆積された酸化珪素膜からなる層間絶縁膜１
２と、層間絶縁膜１２の上に形成されたメタル配線１３
とを備えている。
第１の導電膜からなる下層部４ａと、第２の導電膜から
なる上層部４ｂとにより構成されている。そして、素子
分離領域７には、ゲート電極４の下層部４ａと同じ第１
の導電膜により構成される下層部５１ａと、ゲート電極
４の上層部４ｂと同じ第２の導電膜により構成される上
層部５１ｂとからなるダミーゲート５１が設けられてい
る。このダミーゲート５１の下層部５１ａの上面は溝部
８の上面と同じ高さ位置を有し、この下層部５１ａと溝
部８とが平坦化されている。また、多結晶シリコン配線
１０は、ゲート電極４の上層部４ｂを構成する第２の導
電膜のみにより構成されている。ダミーゲート５１は、
ゲート電極４及び多結晶シリコン配線１０とは一定の間
隔を隔てて形成されており、ラインアンドスペースの関
係によってフォトリソグラフィー工程におけるパターニ
ング精度を高くするようになされている。そして、基板
の全面上に堆積された酸化珪素膜からなる層間絶縁膜１
２と、層間絶縁膜１２の上に形成されたメタル配線１３
とを備えている。
【００７７】そして、基板の全面上に堆積された酸化珪
素膜からなる層間絶縁膜１２と、層間絶縁膜１２の上に
形成されたメタル配線１３とを備えている。
素膜からなる層間絶縁膜１２と、層間絶縁膜１２の上に
形成されたメタル配線１３とを備えている。
【００７８】本実施形態においても、上記第４の実施形
態と同様に、層間絶縁膜の両端に蓄積される電荷量の低
減による動作速度の向上を図ることができる。なお、本
実施形態のような構造を有する半導体装置においては、
ゲート電極４のうち上層部４ｂはシリサイドなど低抵抗
の膜で構成されることが多いが、その場合にも、配線−
基板間の電圧は上層部４ｂと下層部４ａとに直列に印加
されるので電圧降下による電荷量の低減作用、ひいては
半導体装置の動作速度の向上効果を有効に発揮すること
ができる。
態と同様に、層間絶縁膜の両端に蓄積される電荷量の低
減による動作速度の向上を図ることができる。なお、本
実施形態のような構造を有する半導体装置においては、
ゲート電極４のうち上層部４ｂはシリサイドなど低抵抗
の膜で構成されることが多いが、その場合にも、配線−
基板間の電圧は上層部４ｂと下層部４ａとに直列に印加
されるので電圧降下による電荷量の低減作用、ひいては
半導体装置の動作速度の向上効果を有効に発揮すること
ができる。
【００７９】本実施形態では、上記第４の実施形態のよ
うな高抵抗膜を設けていないが、ダミーゲートの上方に
絶縁膜を挟んで高抵抗膜を設けてもよいことはいうまで
もない。
うな高抵抗膜を設けていないが、ダミーゲートの上方に
絶縁膜を挟んで高抵抗膜を設けてもよいことはいうまで
もない。
【００８０】（第６の実施形態）図６は、第６の実施形
態にかかる半導体装置の断面図である。
態にかかる半導体装置の断面図である。
【００８１】同図に示すように、Ｐ型シリコン基板１の
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート電極４と同時に形成された多結晶シリ
コン配線１０が存在している。さらに基板の全面上に堆
積された酸化珪素膜からなる層間絶縁膜１２と、層間絶
縁膜１２の上に形成されたメタル配線１３とを備えてい
る。
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート電極４と同時に形成された多結晶シリ
コン配線１０が存在している。さらに基板の全面上に堆
積された酸化珪素膜からなる層間絶縁膜１２と、層間絶
縁膜１２の上に形成されたメタル配線１３とを備えてい
る。
【００８２】ここで、素子分離領域７内のダミーの半導
体部９の上方かつ層間絶縁膜１２の下方には、酸化珪素
膜からなる埋め込み絶縁膜６１が溝部８に囲まれるよう
に形成されている。この埋め込み絶縁膜６１の上面は溝
部８の上面と同じ高さ位置にあり、埋め込み絶縁膜６１
の下端は溝部８の上面と底面との間の高さ位置にある。
体部９の上方かつ層間絶縁膜１２の下方には、酸化珪素
膜からなる埋め込み絶縁膜６１が溝部８に囲まれるよう
に形成されている。この埋め込み絶縁膜６１の上面は溝
部８の上面と同じ高さ位置にあり、埋め込み絶縁膜６１
の下端は溝部８の上面と底面との間の高さ位置にある。
【００８３】本実施形態の半導体装置においては、ダミ
ーの半導体部９が掘り下げられ、酸化珪素膜で埋め込ま
れた埋め込み絶縁膜６１が形成されているので、図１０
に示す従来の半導体装置に比べ、配線−基板間距離が長
い。配線−基板間容量は距離に反比例して小さくなるの
で、本実施形態の半導体装置の配線−基板間容量は従来
の半導体装置における配線−基板間容量よりも低減さ
れ、半導体装置の動作速度の向上を図ることができる。
ーの半導体部９が掘り下げられ、酸化珪素膜で埋め込ま
れた埋め込み絶縁膜６１が形成されているので、図１０
に示す従来の半導体装置に比べ、配線−基板間距離が長
い。配線−基板間容量は距離に反比例して小さくなるの
で、本実施形態の半導体装置の配線−基板間容量は従来
の半導体装置における配線−基板間容量よりも低減さ
れ、半導体装置の動作速度の向上を図ることができる。
【００８４】なお、本実施形態においては、ダミー活性
領域に酸化珪素膜が埋め込まれた例について説明した
が、酸化珪素膜の代わりに窒化珪素膜などの絶縁膜を用
いても同様の効果が得られる。
領域に酸化珪素膜が埋め込まれた例について説明した
が、酸化珪素膜の代わりに窒化珪素膜などの絶縁膜を用
いても同様の効果が得られる。
【００８５】（第７の実施形態）図７は第７の実施形態
にかかる半導体装置の断面図である。
にかかる半導体装置の断面図である。
【００８６】同図に示すように、Ｐ型シリコン基板１の
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート電極４と同時に形成された多結晶シリ
コン配線１０が存在している。さらに基板の全面上に堆
積された酸化珪素膜からなる層間絶縁膜１２と、層間絶
縁膜１２の上に形成されたメタル配線１３とを備えてい
る。
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート電極４と同時に形成された多結晶シリ
コン配線１０が存在している。さらに基板の全面上に堆
積された酸化珪素膜からなる層間絶縁膜１２と、層間絶
縁膜１２の上に形成されたメタル配線１３とを備えてい
る。
【００８７】ここで、素子分離領域７内のダミーの半導
体部９の上部には酸素原子がイオン注入などによって導
入され、高抵抗のシリコン層からなる高抵抗体部７１が
形成されている。この高抵抗体部７１の下端の高さ位置
は、溝部８の上面と底面との間にあるが、溝部８の底面
よりも下方に位置していてもよい。
体部９の上部には酸素原子がイオン注入などによって導
入され、高抵抗のシリコン層からなる高抵抗体部７１が
形成されている。この高抵抗体部７１の下端の高さ位置
は、溝部８の上面と底面との間にあるが、溝部８の底面
よりも下方に位置していてもよい。
【００８８】本実施形態に係る半導体装置においては、
ダミーの半導体部９のシリコン基板にイオン注入などに
より酸素原子が導入され高抵抗のシリコン層からなる高
抵抗体部７１が形成されているために、配線−基板間に
電圧が印加された場合に高抵抗体部７１において電圧降
下が生じる。したがって、配線−半導体部９間の電位差
が小さくなり、配線−半導体部９間の層間絶縁膜１２自
体の容量は、図１０に示す従来の半導体装置における層
間絶縁膜１２の容量と変わらないが、蓄積電荷量は電圧
に比例して減少する。したがって、容量に対する電荷の
充放電に要する時間が短くなり、半導体装置の動作速度
が向上する。
ダミーの半導体部９のシリコン基板にイオン注入などに
より酸素原子が導入され高抵抗のシリコン層からなる高
抵抗体部７１が形成されているために、配線−基板間に
電圧が印加された場合に高抵抗体部７１において電圧降
下が生じる。したがって、配線−半導体部９間の電位差
が小さくなり、配線−半導体部９間の層間絶縁膜１２自
体の容量は、図１０に示す従来の半導体装置における層
間絶縁膜１２の容量と変わらないが、蓄積電荷量は電圧
に比例して減少する。したがって、容量に対する電荷の
充放電に要する時間が短くなり、半導体装置の動作速度
が向上する。
【００８９】なお、本実施形態においては、ダミーの半
導体部９に導入された不純物が酸素原子の例について説
明したが、窒素原子を導入しても同様の効果が得られ
る。
導体部９に導入された不純物が酸素原子の例について説
明したが、窒素原子を導入しても同様の効果が得られ
る。
【００９０】（第８の実施形態）図８は、第８の実施形
態にかかる半導体装置の断面図である。
態にかかる半導体装置の断面図である。
【００９１】同図に示すように、Ｐ型シリコン基板１の
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ゲート電極４の側面上に形成
された酸化珪素膜からなるサイドウォール３と、ソース
・ドレイン５とにより構成されるＭＯＳＦＥＴとして機
能する素子が設けられている。また、各素子を電気的に
分離するための素子分離領域７には、絶縁性材料である
酸化珪素膜が埋め込まれた複数の溝部８と、各溝部８の
間に設けられ活性領域としては機能しないダミーの半導
体部９が存在する。また、素子分離領域７の１つの溝部
８の上には、ゲート絶縁膜２及びゲート電極４と同時に
形成された多結晶シリコン配線１０が存在している。さ
らに基板の全面上に堆積された酸化珪素膜からなる層間
絶縁膜１２と、層間絶縁膜１２の上に形成されたメタル
配線１３とを備えている。
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ゲート電極４の側面上に形成
された酸化珪素膜からなるサイドウォール３と、ソース
・ドレイン５とにより構成されるＭＯＳＦＥＴとして機
能する素子が設けられている。また、各素子を電気的に
分離するための素子分離領域７には、絶縁性材料である
酸化珪素膜が埋め込まれた複数の溝部８と、各溝部８の
間に設けられ活性領域としては機能しないダミーの半導
体部９が存在する。また、素子分離領域７の１つの溝部
８の上には、ゲート絶縁膜２及びゲート電極４と同時に
形成された多結晶シリコン配線１０が存在している。さ
らに基板の全面上に堆積された酸化珪素膜からなる層間
絶縁膜１２と、層間絶縁膜１２の上に形成されたメタル
配線１３とを備えている。
【００９２】ここで、素子分離領域７内のダミーの半導
体部９及び溝部８に跨って、ゲート電極４の側面上のサ
イドウォールと同時に形成された酸化珪素膜からなる下
敷き絶縁膜８１が形成されている。なお、この下敷き絶
縁膜８１は、多結晶シリコン配線１０全体を覆うように
形成されている。
体部９及び溝部８に跨って、ゲート電極４の側面上のサ
イドウォールと同時に形成された酸化珪素膜からなる下
敷き絶縁膜８１が形成されている。なお、この下敷き絶
縁膜８１は、多結晶シリコン配線１０全体を覆うように
形成されている。
【００９３】本実施形態の半導体装置によると、素子分
離領域７の上には酸化珪素膜からなる下敷き絶縁膜８１
が存在しているので、図１０に示す従来の半導体装置に
比べ、配線−基板間距離が長い。配線−基板間容量は距
離に反比例して小さくなるために、本実施形態の半導体
装置では配線−基板間容量が低減され、よって、動作速
度の向上を図ることができる。
離領域７の上には酸化珪素膜からなる下敷き絶縁膜８１
が存在しているので、図１０に示す従来の半導体装置に
比べ、配線−基板間距離が長い。配線−基板間容量は距
離に反比例して小さくなるために、本実施形態の半導体
装置では配線−基板間容量が低減され、よって、動作速
度の向上を図ることができる。
【００９４】なお、本実施形態においては、下敷き絶縁
膜８１を酸化珪素膜により構成した例について説明した
が、窒化珪素膜などの絶縁膜を用いても同様の効果が得
られる。
膜８１を酸化珪素膜により構成した例について説明した
が、窒化珪素膜などの絶縁膜を用いても同様の効果が得
られる。
【００９５】また、本実施形態においては下敷き膜が単
層膜である場合について説明したが、下敷き絶縁膜は単
層膜である必要はなく、積層膜であってもよい。例え
ば、サイドウォールがゲート電極の側面から基板上に跨
るＬ字状の部分とその上のくさび状の部分とからなるも
のであったり、ゲート上保護膜とサイドウォールとを設
けた場合などには、下敷き絶縁膜も積層膜となる。かか
る場合にも本実施形態と同様の効果を発揮しうることは
いうまでもない。
層膜である場合について説明したが、下敷き絶縁膜は単
層膜である必要はなく、積層膜であってもよい。例え
ば、サイドウォールがゲート電極の側面から基板上に跨
るＬ字状の部分とその上のくさび状の部分とからなるも
のであったり、ゲート上保護膜とサイドウォールとを設
けた場合などには、下敷き絶縁膜も積層膜となる。かか
る場合にも本実施形態と同様の効果を発揮しうることは
いうまでもない。
【００９６】（第９の実施形態）図９（ａ）は、第９の
実施形態にかかる半導体装置の断面図である。
実施形態にかかる半導体装置の断面図である。
【００９７】同図に示すように、Ｐ型シリコン基板１の
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート電極４と同時に形成された多結晶シリ
コン配線１０が存在している。さらに、基板の全面上に
堆積された酸化珪素膜からなる層間絶縁膜１２と、層間
絶縁膜１２の上に形成されたメタル配線１３とを備えて
いる。
活性領域６には、ゲート酸化膜２と、多結晶シリコン膜
からなるゲート電極４と、ソース・ドレイン５とにより
構成されるＭＯＳＦＥＴとして機能する素子が設けられ
ている。また、各素子を電気的に分離するための素子分
離領域７には、絶縁性材料である酸化珪素膜が埋め込ま
れた複数の溝部８と、各溝部８の間に設けられ活性領域
としては機能しないダミーの半導体部９が存在する。ま
た、素子分離領域７の１つの溝部８の上には、ゲート絶
縁膜２及びゲート電極４と同時に形成された多結晶シリ
コン配線１０が存在している。さらに、基板の全面上に
堆積された酸化珪素膜からなる層間絶縁膜１２と、層間
絶縁膜１２の上に形成されたメタル配線１３とを備えて
いる。
【００９８】ここで、上記ダミーの半導体部９及び溝部
８の下方には、酸化珪素膜からなる埋め込み絶縁膜９１
が溝部８の下端に接して形成されている。その結果、半
導体部９の側面は溝部８に、半導体部９の底面は埋め込
み絶縁膜９１に接している。
８の下方には、酸化珪素膜からなる埋め込み絶縁膜９１
が溝部８の下端に接して形成されている。その結果、半
導体部９の側面は溝部８に、半導体部９の底面は埋め込
み絶縁膜９１に接している。
【００９９】図９（ｂ）は、本実施形態に係る半導体装
置の配線−基板間容量を説明するための断面図である。
本実施形態に係る半導体装置によると、シリコン基板下
に酸化珪素膜からなる埋め込み絶縁膜９１を形成してい
るので、容量Ｃijは、図１（ｂ）に示す容量Ｃj1の２分
の１以下になる（T. Nishimura and Y. Inoue: Proceed
ings of VLSI TECHNOLOGY WORKSHOP ON "WHAT IS THE F
UTURE OF SOI?" （1995） p.123）。
置の配線−基板間容量を説明するための断面図である。
本実施形態に係る半導体装置によると、シリコン基板下
に酸化珪素膜からなる埋め込み絶縁膜９１を形成してい
るので、容量Ｃijは、図１（ｂ）に示す容量Ｃj1の２分
の１以下になる（T. Nishimura and Y. Inoue: Proceed
ings of VLSI TECHNOLOGY WORKSHOP ON "WHAT IS THE F
UTURE OF SOI?" （1995） p.123）。
【０１００】したがって、半導体装置の全配線−基板間
容量Ｃijtは、下記式（１１） Ｃijt ＝Σ{（ Ｃa1×Ｃij）／（Ｃa1＋Ｃij）}＋ΣＣa2 （１１） で表され、式（３）で表わされる全容量Ｃjtより小さく
なる。すなわち、下記式（１２） Ｃijt ＜ Ｃjt （１２） が成立する。よって、上述の式（４）の関係より Ｃijt ＜ Ｃat となり、本実施形態に係る半導体装置の配線−基板間容
量が小さくなるので、半導体装置の動作速度が向上す
る。
容量Ｃijtは、下記式（１１） Ｃijt ＝Σ{（ Ｃa1×Ｃij）／（Ｃa1＋Ｃij）}＋ΣＣa2 （１１） で表され、式（３）で表わされる全容量Ｃjtより小さく
なる。すなわち、下記式（１２） Ｃijt ＜ Ｃjt （１２） が成立する。よって、上述の式（４）の関係より Ｃijt ＜ Ｃat となり、本実施形態に係る半導体装置の配線−基板間容
量が小さくなるので、半導体装置の動作速度が向上す
る。
【０１０１】なお、上記各実施形態では、活性領域６内
に配置される素子としてＭＯＳＦＥＴを設けたが、本発
明はかかる実施形態に限定されるものではなく、素子に
はバイポーラトランジスタ，ダイオード等のＭＯＳＦＥ
Ｔ以外の能動素子や、キャパシタ等の受動素子も含まれ
るものとする。
に配置される素子としてＭＯＳＦＥＴを設けたが、本発
明はかかる実施形態に限定されるものではなく、素子に
はバイポーラトランジスタ，ダイオード等のＭＯＳＦＥ
Ｔ以外の能動素子や、キャパシタ等の受動素子も含まれ
るものとする。
【０１０２】
【発明の効果】請求項１〜２によると、絶縁性材料が埋
め込まれた溝部と、それ自身としては活性領域として機
能しないダミーの半導体部とからなる素子分離領域を有
し、基板全体上に層間絶縁膜を介して配線を設けてなる
半導体装置において、ダミーの半導体部にＰＮ接合を設
けたので、配線−基板間容量のうち半導体部を通る領域
の容量成分を低減することができ、よって、半導体装置
全体の配線−基板間容量の低減により半導体装置の動作
速度の向上を図ることができる。
め込まれた溝部と、それ自身としては活性領域として機
能しないダミーの半導体部とからなる素子分離領域を有
し、基板全体上に層間絶縁膜を介して配線を設けてなる
半導体装置において、ダミーの半導体部にＰＮ接合を設
けたので、配線−基板間容量のうち半導体部を通る領域
の容量成分を低減することができ、よって、半導体装置
全体の配線−基板間容量の低減により半導体装置の動作
速度の向上を図ることができる。
【０１０３】請求項３〜８によると、絶縁性材料が埋め
込まれた溝部と、それ自身としては活性領域として機能
しないダミーの半導体部とからなる素子分離領域を有
し、基板全体上に層間絶縁膜を介して配線を設けてなる
半導体装置において、素子分離領域のうち少なくともダ
ミーの半導体部と層間絶縁膜との間に誘電体膜を設けた
ので、配線−基板間容量のうち少なくとも半導体部を通
る領域の容量成分を低減することができ、よって、半導
体装置全体の配線−基板間容量の低減により半導体装置
の動作速度の向上を図ることができる。
込まれた溝部と、それ自身としては活性領域として機能
しないダミーの半導体部とからなる素子分離領域を有
し、基板全体上に層間絶縁膜を介して配線を設けてなる
半導体装置において、素子分離領域のうち少なくともダ
ミーの半導体部と層間絶縁膜との間に誘電体膜を設けた
ので、配線−基板間容量のうち少なくとも半導体部を通
る領域の容量成分を低減することができ、よって、半導
体装置全体の配線−基板間容量の低減により半導体装置
の動作速度の向上を図ることができる。
【０１０４】請求項９によると、絶縁性材料が埋め込ま
れた溝部と、それ自身としては活性領域として機能しな
いダミーの半導体部とからなる素子分離領域を有し、基
板全体上に層間絶縁膜を介して配線を設けてなる半導体
装置において、ダミーの半導体部の側面と底面を絶縁膜
で囲むようにしたので、配線−基板間容量のうち素子分
離領域を通る領域における容量成分を低減することがで
き、よって、半導体装置の動作速度の向上を図ることが
できる。
れた溝部と、それ自身としては活性領域として機能しな
いダミーの半導体部とからなる素子分離領域を有し、基
板全体上に層間絶縁膜を介して配線を設けてなる半導体
装置において、ダミーの半導体部の側面と底面を絶縁膜
で囲むようにしたので、配線−基板間容量のうち素子分
離領域を通る領域における容量成分を低減することがで
き、よって、半導体装置の動作速度の向上を図ることが
できる。
【０１０５】請求項１０〜１７によると、絶縁性材料が
埋め込まれた溝部と、それ自身としては活性領域として
機能しないダミーの半導体部とからなる素子分離領域を
有し、基板全体上に層間絶縁膜を介して配線を設けてな
る半導体装置において、素子分離領域のうち少なくとも
ダミーの半導体部と層間絶縁膜との間に抵抗体膜を設け
たので、配線−基板間における電圧の印加に対する層間
絶縁膜にかかる電位差の低下を利用して、蓄積電荷量を
少なくすることができ、よって、電荷の充放電に要する
時間の短縮により半導体装置の動作速度の向上を図るこ
とができる。
埋め込まれた溝部と、それ自身としては活性領域として
機能しないダミーの半導体部とからなる素子分離領域を
有し、基板全体上に層間絶縁膜を介して配線を設けてな
る半導体装置において、素子分離領域のうち少なくとも
ダミーの半導体部と層間絶縁膜との間に抵抗体膜を設け
たので、配線−基板間における電圧の印加に対する層間
絶縁膜にかかる電位差の低下を利用して、蓄積電荷量を
少なくすることができ、よって、電荷の充放電に要する
時間の短縮により半導体装置の動作速度の向上を図るこ
とができる。
【図面の簡単な説明】
【図１】半導体部に浅いＰＮ接合部を形成した第１の実
施形態に係る半導体装置の断面図である。
施形態に係る半導体装置の断面図である。
【図２】半導体部に深いＰＮ接合部を形成した第２の実
施形態に係る半導体装置の断面図である。
施形態に係る半導体装置の断面図である。
【図３】半導体部に２つのＰＮ接合部を形成した第３の
実施形態に係る半導体装置の断面図である。
実施形態に係る半導体装置の断面図である。
【図４】半導体部の上に高抵抗体膜を設けた第４の実施
形態に係る半導体装置の断面図である。
形態に係る半導体装置の断面図である。
【図５】積層ゲートを設けた第５の実施形態に係る半導
体装置の断面図である。
体装置の断面図である。
【図６】半導体部の上に埋め込み絶縁膜を設けた第６の
実施形態に係る半導体装置の断面図である。
実施形態に係る半導体装置の断面図である。
【図７】半導体部の上部を高抵抗体部とした第７の実施
形態に係る半導体装置の断面図である。
形態に係る半導体装置の断面図である。
【図８】層間絶縁膜の下方に下敷き絶縁膜を設けた第８
の実施形態に係る半導体装置の断面図である。
の実施形態に係る半導体装置の断面図である。
【図９】素子分離領域の全体に亘る埋め込み絶縁膜を設
けた第９の実施形態に係る半導体装置の断面図である。
けた第９の実施形態に係る半導体装置の断面図である。
【図１０】従来の半導体装置の断面図である。
【図１１】従来のトレンチ分離型半導体装置とＬＯＣＯ
Ｓ分離型半導体装置とにおける配線−基板間容量を説明
するための断面図である。
Ｓ分離型半導体装置とにおける配線−基板間容量を説明
するための断面図である。
１ シリコン基板 ２ ゲート酸化膜 ３ サイドウォール ４ ゲート電極 ５ ソース・ドレイン ６ 活性領域 ７ 素子分離領域 ８ 溝部 ９ 半導体部 １３ メタル配線 １４ 溝 ２１，３１ 不純物拡散層 ２２，３２ ＰＮ接合部 ４１ Ｐ型不純物拡散層 ４２ Ｎ型不純物拡散層 ４３ 第１ＰＮ接合部 ４４ 第２ＰＮ接合部 ５１ ダミーゲート ５２ 酸化珪素膜 ５３ 高抵抗膜 ６１ 埋め込み絶縁膜 ７１ 高抵抗体部 ８１ 下敷き絶縁膜 ９１ 埋め込み絶縁膜
Claims (17)
- 【請求項１】 半導体基板上に形成され素子が配置され
る活性領域と、 上記活性領域を取り囲む素子分離領域と、 上記素子分離領域に形成され絶縁性材料が埋め込まれた
複数の溝部と、 上記素子分離領域の上記各溝部の間に介在する半導体部
と、 上記活性領域及び素子分離領域に亘る領域上に形成され
た層間絶縁膜と、 上記層間絶縁膜の上に形成された配線とを備えていると
ともに、 上記配線下方の上記半導体部に形成された少なくとも１
つのＰＮ接合部を備えていることを特徴とする半導体装
置。 - 【請求項２】 請求項１記載の半導体装置において、 上記ＰＮ接合部は、上記半導体部に複数個形成されてい
ることを特徴とする半導体装置。 - 【請求項３】 半導体基板上に形成され素子が配置され
る活性領域と、 上記活性領域を取り囲む素子分離領域と、 上記素子分離領域に形成され絶縁性材料が埋め込まれた
複数の溝部と、 上記素子分離領域の上記各溝部の間に介在する半導体部
と、 上記活性領域及び素子分離領域に亘る領域上に形成され
た層間絶縁膜と、 上記層間絶縁膜の上に形成された配線とを備えていると
ともに、 上記素子分離領域のうち少なくとも上記半導体部と上記
層間絶縁膜との間に介設された誘電体膜を備えているこ
とを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 上記誘電体膜は、上記半導体部及び溝部と上記層間絶縁
膜の間に介在する下敷き絶縁膜であることを特徴とする
半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、 上記素子は、半導体基板上に形成されたゲート電極と、
上記ゲート電極の両側面上に形成された絶縁性材料から
なるサイドウォールとを有しており、 上記下敷き絶縁膜は、上記素子のサイドウォールと共通
の膜から形成されていることを特徴とする半導体装置。 - 【請求項６】 請求項５記載の半導体装置において、 上記下敷き絶縁膜は、積層膜により構成されていること
を特徴とする半導体装置。 - 【請求項７】 請求項３記載の半導体装置において、 上記誘電体膜は、上記半導体部の上に形成され上記溝部
と同じ上面位置を有する埋め込み絶縁膜であることを特
徴とする半導体装置。 - 【請求項８】 請求項３，４，５，６又は７記載の半導
体装置において、 上記誘電体膜は、酸化珪素膜及び窒化珪素膜のうち少な
くともいずれか一方により構成されていることを特徴と
する半導体装置。 - 【請求項９】 半導体基板上に形成され素子が配置され
る活性領域と、 上記活性領域を取り囲む素子分離領域と、 上記素子分離領域に形成され絶縁性材料が埋め込まれた
複数の溝部と、 上記素子分離領域の上記各溝部の間に介在する半導体部
と、 上記活性領域及び素子分離領域に亘る領域上に形成され
た層間絶縁膜と、 上記層間絶膜の上に形成された配線とを備えているとと
もに、 上記素子分離領域のうち少なくとも１つの上記半導体部
の奥方に形成された埋め込み絶縁膜を備えていることを
特徴とする半導体装置。 - 【請求項１０】 半導体基板上に形成され素子が配置さ
れる活性領域と、 上記活性領域を取り囲む素子分離領域と、 上記素子分離領域に形成され絶縁性材料が埋め込まれた
複数の溝部と、 上記素子分離領域の上記各溝部の間に介在する半導体部
と、 上記活性領域及び素子分離領域に亘る領域上に形成され
た層間絶縁膜と、 上記層間絶膜の上に形成された配線とを備えているとと
もに、 上記素子分離領域のうち少なくとも上記半導体部と上記
層間絶縁膜との間に形成された抵抗体膜を備えているこ
とを特徴とする半導体装置。 - 【請求項１１】 請求項１０記載の半導体装置におい
て、 上記抵抗体膜は、上記半導体部と溝部とに亘る領域の上
に形成された下敷き抵抗体膜であることを特徴とする半
導体装置。 - 【請求項１２】 請求項１１記載の半導体装置におい
て、 上記半導体基板上に形成され高抵抗膜を有する抵抗素子
をさらに備え、 上記下敷き抵抗体膜は、上記抵抗素子の高抵抗膜と同じ
膜から形成されていることを特徴とする半導体装置。 - 【請求項１３】 請求項１１記載の半導体装置におい
て、 上記素子は、半導体基板上に形成された導電膜からなる
ゲート電極を有しており、 上記抵抗体膜は、上記ゲート電極と共通の膜から形成さ
れていることを特徴とする半導体装置。 - 【請求項１４】 請求項１１記載の半導体装置におい
て、 上記素子は、半導体基板上に形成された第１の導電膜と
該第１の導電膜の上に堆積された第２の導電膜により構
成されるゲート電極を有しており、 上記ゲート電極の第１の導電膜の上面と上記溝部の上面
とがほぼ同じ高さ位置にあり、 上記抵抗体膜のうち上記半導体部の上方にある領域は、
上記ゲート電極の上記第１及び第２の導電膜と共通の２
つの膜から形成されており、 上記抵抗体膜のうち上記溝部の上方にある領域は、上記
ゲート電極の上記第１の導電膜と共通の膜から形成され
ていることを特徴とする半導体装置。 - 【請求項１５】 請求項１０記載の半導体装置におい
て、 上記抵抗体膜は、上記半導体部の上に形成され上記溝部
とほぼ同じ上面位置を有する埋め込み抵抗体部であるこ
とを特徴とする半導体装置。 - 【請求項１６】 請求項１５記載の半導体装置におい
て、 上記埋め込み抵抗体部は、酸素原子及び窒素原子のうち
いずれか一方を含んだシリコン膜により構成されている
ことを特徴とする半導体装置。 - 【請求項１７】 請求項１０，１１，１２，１３，１４
又は１５記載の半導体装置において、 上記抵抗体膜は、多結晶シリコン膜及び非晶質シリコン
膜のうち少なくともいずれか一方により構成されている
ことを特徴とする半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31476296A JPH10154751A (ja) | 1996-11-26 | 1996-11-26 | 半導体装置 |
| DE69738012T DE69738012T2 (de) | 1996-11-26 | 1997-11-25 | Halbleitervorrichtung und deren Herstellungsverfahren |
| US08/978,137 US6130139A (en) | 1996-11-26 | 1997-11-25 | Method of manufacturing trench-isolated semiconductor device |
| EP97120656A EP0844660B1 (en) | 1996-11-26 | 1997-11-25 | Semiconductor device and method of manufacturing the same |
| KR1019970063007A KR100403012B1 (ko) | 1996-11-26 | 1997-11-26 | 반도체장치및그제조방법 |
| US09/469,498 US6346736B1 (en) | 1996-11-26 | 1999-12-22 | Trench isolated semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31476296A JPH10154751A (ja) | 1996-11-26 | 1996-11-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154751A true JPH10154751A (ja) | 1998-06-09 |
Family
ID=18057284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31476296A Pending JPH10154751A (ja) | 1996-11-26 | 1996-11-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838736B2 (en) | 2000-12-22 | 2005-01-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having noise immunity |
-
1996
- 1996-11-26 JP JP31476296A patent/JPH10154751A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838736B2 (en) | 2000-12-22 | 2005-01-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having noise immunity |
| US6924187B2 (en) | 2000-12-22 | 2005-08-02 | Matsushita Electrical Industrial Co., Ltd. | Method of making a semiconductor device with dummy diffused layers |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050517 |