JPH10223750A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子分離領域内の配線−基板間容量が小さ
い、又は容量内の蓄積電荷量が小さくて動作速度の高い
半導体装置の製造方法を提供する。 【解決手段】 Ｐ型シリコン基板１上に、酸化珪素膜が
埋め込まれた埋め込み溝部８ａ〜８ｃを形成して、素子
分離領域７内に凸状のダミーの活性領域となる半導体部
９を形成する工程と、ゲート電極４や多結晶シリコン配
線１０を形成する工程と、砒素イオン２５の注入により
活性領域６にはソース・ドレイン５を、半導体部９内に
は不純物拡散層３１をそれぞれ形成する工程と、基板上
に層間絶縁膜１２及びメタル配線１３を形成する工程と
を備えている。半導体部９内において、不純物拡散層２
１とシリコン基板１との間にＰＮ接合部３２が形成され
るので、層間絶縁膜１２の容量にＰＮ接合部３２の容量
が直列に付加され、全配線−基板間容量が低減し、半導
体装置の動作速度が速くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチ分離構造
を有する半導体装置に係り、特に配線−基板間容量の低
減対策に関する。

【０００２】

【従来の技術】近年、半導体装置の高密度化・微細化に
伴い、半導体装置内の各素子間を分離絶縁するための素
子分離を形成する技術として、現在最も一般的に用いら
れているＬＯＣＯＳの代わりに、半導体基板に溝を形成
し、この溝に絶縁性材料を埋め込んで素子分離とするト
レンチ分離技術の導入が試みられている。

【０００３】このトレンチ分離技術においては、半導体
基板及び絶縁材料が埋め込まれた埋め込み溝部の表面を
均一に平坦化することが重要であるので、近年、面内均
一性に優れパターン依存性の無い平坦化技術として化学
機械研磨法（ＣＭＰ法）の導入が試みられている。さら
に、ＣＭＰ法による平坦化を行う工程では、平坦化され
る領域の面積などに依存して研磨特性が変化するいわゆ
るパターン依存性による不具合を回避するために、埋め
込み溝部の面積が広くなるような場合には、素子分離領
域に予めダミーの島状の半導体部を設けることが提案さ
れている。つまり、埋め込み溝部を複数の細い溝に分割
して各溝間に半導体基板表面を露出させて活性領域とし
ては機能しないダミーの半導体部を設けるのである。

【０００４】図１２（ａ）〜（ｇ）に従来のトレンチ分
離を用いたＮＭＯＳトランジスタを有する半導体装置の
製造方法の一例を示す。

【０００５】図１２（ａ）に示す工程では、Ｐ型シリコ
ン基板１に、厚さ１０ｎｍの薄い酸化珪素膜２１と窒化
珪素膜２２を順次形成する。

【０００６】図１２（ｂ）に示す工程では、シリコン基
板１に所定幅の複数の溝１４を形成する。ただし、これ
らの溝１４には、素子が形成される活性領域６を取り囲
むように形成された溝１４ａと、この溝によって活性領
域と区画される素子分離領域７に形成される仕上がりの
平坦性のパターン依存性を解消するための溝１４ｂと、
多結晶シリコン配線を形成するための溝１４ｃとがあ
る。そして、素子分離領域７内にも、上記溝１４によっ
て囲まれる１つ以上の凸部となる半導体部９が形成され
ている。この半導体部９は、活性領域としては機能しな
いダミーの活性領域ともいうべきものである。

【０００７】図１２（ｃ）に示す工程では、基板の全面
上に酸化珪素膜２３を堆積し、溝１４を酸化珪素膜で埋
め込む。

【０００８】図１２（ｄ）に示す工程では、ＣＭＰ法を
用いて酸化珪素膜２３を研磨する。続いて、窒化珪素膜
２２と酸化珪素膜２１を除去し、表面が平坦で酸化珪素
膜で埋め込まれた複数の埋め込み溝部８を形成する。こ
の埋め込み溝部８のうち埋め込み溝部８ａが素子分離と
して機能するものであり、埋め込み溝部８ｂはダミーの
半導体部９を形成するものであり、埋め込み溝部８ｃが
多結晶シリコン配線とシリコン基板とを絶縁する機能を
有するものである。

【０００９】図１２（ｅ）に示す工程では、周知の技術
を用いてゲート酸化膜２と、側面上にサイドウォール２
４を有するゲート電極４と、多結晶シリコン配線１０と
を形成する。ゲート電極４と多結晶シリコン配線１０は
同時に形成される。

【００１０】図１２（ｆ）に示す工程では、ＰＭＯＳＦ
ＥＴ領域及び素子分離領域を覆うレジストマスクＲemを
用いて、ＮＭＯＳＦＥＴ領域の活性領域６に砒素イオン
２５を注入し、ソース・ドレイン５を形成する。これま
での工程によって、ＮＭＯＳＦＥＴが形成される。

【００１１】その後、図１２（ｇ）に示す工程では、酸
化珪素膜を堆積して層間絶縁膜１２を形成し、さらにそ
の上にメタル配線１３を形成する。

【００１２】図１３（ａ）は、上述の工程で得られた半
導体装置の素子分離領域７を拡大して示す断面図であ
る。

【００１３】すなわち、例えば図１３（ｂ）に示すよう
な広い埋め込み溝部を形成すると、埋め込み溝部に酸化
珪素膜を埋め込んだ後、ＣＭＰ法により基板全体を平坦
化する際に、パターン依存性のため埋め込み溝部に埋め
込まれた酸化珪素膜が凹状に研磨されて平坦度が悪化す
る等の不具合が生じる。図１２（ａ）〜（ｇ）に示すよ
うな半導体装置の製造方法は、斯かるパターン依存性に
起因する不具合を防止するべく提案されているものであ
る。

【００１４】

【発明が解決しようとする課題】ところで、図１２
（ｆ）に示す工程において、活性領域６内のゲート電極
４やソース・ドレイン５等には砒素イオン，燐，硼素な
どの不純物イオンが注入される。しかし、活性領域６以
外の領域では、マスクの合わせズレを考慮して素子分離
領域まで若干拡大して導入されることはあっても、原則
として不純物イオンの注入は行われない。したがって、
各埋め込み溝部８間のダミーの半導体部９には不純物イ
オンは注入されない。

【００１５】ここで、図１３（ａ）に示すような細分割
された埋め込み溝部８及びダミーの半導体部９とを有す
るトレンチ分離型半導体装置と、図１３（ｂ）に示すよ
うなダミーの半導体部のない広い分離絶縁膜例えばＬＯ
ＣＯＳ膜１００を有する半導体装置とにおける配線−基
板間容量について説明する。ただし、図１３（ａ），
（ｂ）に示すいずれの構造においても、ソース・ドレイ
ン注入時に素子分離領域７には不純物イオンが注入され
ておらず、かつ素子分離領域７全体の面積は等しいと仮
定する。

【００１６】図１３（ａ）に示す半導体装置において
は、全配線−基板間容量Ｃatは容量Ｃa1とＣa２の総和
として表される。つまり、下記式（１） Ｃat＝ ΣＣa1 ＋ ΣＣa2 （１） により表される。ところで、配線−基板間の単位面積当
たりの容量は、両者間に存在する部材が均質な材料によ
り構成されている場合には、配線−基板間の距離に反比
例し、距離が短いほど容量は大きくなる。そのため、図
１３（ａ）に示す寸法Ｄa2と図１３（ｂ）に示す寸法Ｄ
btが等しい場合、図１３（ｂ）に示す半導体装置におけ
る配線−基板間の全容量をＣbtとすると、 Ｃat ＞ Ｃbt （２） なる関係が成立する。つまり、図１３（ａ）に示す構造
における配線−基板間の容量Ｃatは、図１３（ｂ）に示
す構造における配線基板間の容量Ｃbtよりも大きくなっ
てしまう。

【００１７】このように、素子分離領域にダミーの半導
体部からなる凸状パターンを形成すると、面内均一性の
よい平坦化を行うことができるという利点はあるもの
の、反面、配線−基板間容量が増大し、その結果、半導
体装置の動作速度が低下するおそれがあった。

【００１８】本発明は係る点に着目してなされたもので
あり、一般的に、平行平板キャパシターにおいて、電極
面積が等しければ電極間距離が長いほどキャパシターの
容量は小さくなるという原理、或いは同じキャパシター
容量でも電極間電圧が低ければ蓄積電荷量は少ないとい
う物理現象に着目して創案したものである。

【００１９】すなわち、本発明の第１の目的は、埋め込
み溝部とダミーの半導体部とからなる素子分離領域を備
えたトレンチ分離型半導体装置において、素子分離領域
内における配線−基板間容量を低減しうる手段を講ずる
ことにより、動作速度の向上を図ることにある。

【００２０】本発明の第２の目的は、埋め込み溝部とダ
ミーの半導体部とからなる素子分離領域を備えたトレン
チ分離型半導体装置において、素子分離領域内における
配線−基板間に存在する容量に蓄積される電荷量を低減
しうる手段を講ずることにより、動作速度の向上を図る
ことにある。

【００２１】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明では、請求項１，２に記載されている
第１の半導体装置の製造方法に関する手段と、請求項１
０〜１３に記載されている第４の半導体装置の製造方法
に関する手段と、請求項１４〜１６に記載されている第
５の半導体装置の製造方法に関する手段と、請求項１７
に記載されている第６の半導体装置の製造方法に関する
手段と、請求項１８に記載されている第７の半導体装置
の製造方法に関する手段と、請求項１９に記載されてい
る第８の半導体装置の製造方法に関する手段とを講じて
いる。

【００２２】また、上記第２の目的を達成するために、
本発明では、請求項３〜６に記載されている第２の半導
体装置の製造方法に関する手段と、請求項７〜９に記載
されている第３の半導体装置の製造方法に関する手段と
を講じている。

【００２３】本発明の第１の半導体装置の製造方法は、
請求項１に記載されているように、第１導電型の基板領
域を有する半導体基板に、上記基板領域を活性領域と素
子分離領域とに区画する第１の溝と、上記素子分離領域
を複数のダミーの半導体部に分割する第２の溝とを形成
する第１の工程と、上記第１及び第２の溝に絶縁性材料
を埋め込んで第１の埋め込み溝部と第２の埋め込み溝部
とをそれぞれ形成する第２の工程と、上記活性領域上に
素子を形成する第３の工程と、上記素子分離領域の上記
ダミーの半導体部に第２導電型不純物を導入して、上記
ダミーの半導体部に少なくとも１つのＰＮ接合部を形成
する第４の工程と、基板の全面上に層間絶縁膜を形成す
る第５の工程と、上記層間絶縁膜の上に配線を形成する
第６の工程とを備えている。

【００２４】この方法により、ＰＮ接合部を有するダミ
ーの半導体部を備えた半導体装置が形成される。そし
て、配線−基板間容量のうち素子分離領域の半導体部を
通る領域における容量成分は、層間絶縁膜による容量に
対して、半導体部のうちＰＮ接合部の上方の部分の容量
を直列で付加したものになり、層間絶縁膜のみによる容
量よりも小さくなる。したがって、半導体装置全体の配
線−基板間容量も小さくなり、動作速度の高い半導体装
置が形成される。

【００２５】請求項２に記載されているように、請求項
１において、上記第３の工程及び上記第４の工程では、
上記活性領域上に上記素子としてのＦＥＴのゲート電極
を形成した後、上記活性領域及び上記ダミーの半導体部
に第２導電型不純物を導入することにより、上記活性領
域には上記ＦＥＴのソース・ドレインを形成する一方、
上記ダミーの半導体部には１つの上記ＰＮ接合部を形成
することができる。

【００２６】この方法により、一般的なＦＥＴの形成の
ための製造工程を利用して、ダミーの半導体部における
ＰＮ接合部を形成するための工程を別途設けることな
く、動作速度の高い半導体装置を形成することができ
る。

【００２７】本発明の第２の半導体装置の製造方法は、
請求項３に記載されているように、基板領域を有する半
導体基板に、上記基板領域を活性領域と素子分離領域と
に区画する第１の溝と、上記素子分離領域を複数のダミ
ーの半導体部に分割する第２の溝とを形成する第１の工
程と、上記第１及び第２の溝に絶縁性材料を埋め込んで
第１の埋め込み溝部と第２の埋め込み溝部とをそれぞれ
形成する第２の工程と、上記活性領域に素子を形成する
第３の工程と、上記素子分離領域の上記ダミーの半導体
部の上に抵抗体膜を形成する第４の工程と、基板の全面
上に層間絶縁膜を形成する第５の工程と、上記層間絶縁
膜の上に配線を形成する第６の工程とを備えている。

【００２８】この方法により、素子分離領域において層
間絶縁膜とダミーの半導体部との間に抵抗体膜を備えた
半導体装置が形成される。そして、半導体装置の抵抗体
膜を通る部分において、配線−基板間容量は小さくなら
なくても、抵抗体膜における電圧降下により、配線−基
板間容量に蓄積される電荷量が低減する。したがって、
電荷の充放電に要する時間の短い、つまり動作速度の高
い半導体装置が形成される。

【００２９】請求項４に記載されているように、請求項
３において、上記第４の工程では、上記抵抗体膜を多結
晶シリコン及び非晶質シリコンのうち少なくともいずれ
か一方を含む膜により構成することができる。

【００３０】請求項５に記載されているように、請求項
３において、上記第４の工程では、上記抵抗体膜を少な
くとも絶縁膜を挟んだ２つ以上の導体膜からなる積層膜
により構成することができる。

【００３１】請求項６に記載されているように、請求項
３又は４において、上記第４の工程では、上記抵抗体膜
に１×１０²⁰atoms・ｃｍ^-3以下の濃度の不純物を導入
することが好ましい。

【００３２】本発明の第３の半導体装置の製造方法は、
請求項７に記載されているように、基板領域を有する半
導体基板に、上記基板領域を活性領域と素子分離領域と
に区画する第１の溝と、上記素子分離領域を複数のダミ
ーの半導体部に分割する第２の溝とを形成する第１の工
程と、上記第１及び第２の溝に絶縁性材料を埋め込んで
第１の埋め込み溝部と第２の埋め込み溝部とをそれぞれ
形成する第２の工程と、上記活性領域に素子を形成する
第３の工程と、上記ダミーの半導体部の上部にイオン注
入を行って上記半導体部の上部に高抵抗層を形成する第
４の工程と、基板の全面上に層間絶縁膜を形成する第５
の工程と、上記層間絶縁膜の上に配線を形成する第６の
工程とを備えている。

【００３３】これにより、素子分離領域において層間絶
縁膜とダミーの半導体部との間に高抵抗層を備えた半導
体装置が形成される。そして、請求項３と同じ作用によ
り、配線−基板間に半導体装置の高抵抗層を通る部分に
おいて、高抵抗層における電圧降下により、配線−基板
間容量に蓄積される電荷量が低減する。したがって、電
荷の充放電に要する時間の短い、つまり動作速度の高い
半導体装置を得ることができる。

【００３４】請求項８に記載されているように、請求項
７において、上記第４の工程では、少なくとも酸化原子
を含むイオンを注入して上記高抵抗層を形成することが
できる。

【００３５】請求項９に記載されているように、請求項
７において、上記第４の工程では、少なくとも窒化原子
を含むイオンを注入して上記高抵抗層を形成することが
できる。

【００３６】本発明の第４の半導体装置の製造方法は、
請求項１０に記載されているように、基板領域を有する
半導体基板に、上記基板領域を活性領域と素子分離領域
とに区画する第１の溝と、上記素子分離領域を複数のダ
ミーの半導体部に分割する第２の溝とを形成する第１の
工程と、上記第１及び第２の溝に絶縁性材料を埋め込ん
で第１の埋め込み溝部と第２の埋め込み溝部とをそれぞ
れ形成する第２の工程と、上記活性領域に素子を形成す
る第３の工程と、上記素子分離領域の上記ダミーの半導
体部の上に下敷き絶縁膜を形成する第４の工程と、基板
の全面上に層間絶縁膜を形成する第５の工程と、上記層
間絶縁膜の上に配線を形成する第６の工程とを備えてい
る。

【００３７】この方法により、素子分離領域において層
間絶縁膜の下方に下敷き絶縁膜を備えた半導体装置が形
成される。したがって、配線−基板間容量のうち素子分
離領域の半導体部を通る領域における容量成分は、層間
絶縁膜の容量に対して下敷き絶縁膜の容量が直列に付加
された容量となるので、全体としての配線−基板間容量
が小さくなる。すなわち、動作速度の高い半導体装置を
得ることができる。

【００３８】請求項１１に記載されているように、請求
項１０において、上記第３の工程及び上記第４の工程で
は、上記活性領域上に上記素子となるＦＥＴのゲート電
極を形成した後、基板上に誘電体膜を堆積して、上記素
子分離領域上を覆うマスクを用いてこの誘電体膜の異方
性エッチングを行うことにより、上記ゲート電極の側面
上にはサイドウォールを、上記ダミーの半導体部の上に
は上記下敷き絶縁膜をそれぞれ残すことができる。

【００３９】この方法により、ゲート電極の側面上にサ
イドウォールを備えたＦＥＴの一般的な製造工程を利用
しながら、下敷き絶縁膜を形成するための工程を別途設
けることなく、動作速度の高い半導体装置を形成するこ
とができる。

【００４０】請求項１２に記載されているように、請求
項１０又は１１において、上記第４の工程では、少なく
とも酸化珪素を含む誘電体膜により上記下敷き絶縁膜を
形成することができる。

【００４１】請求項１３に記載されているように、請求
項１０又は１１において、上記第４の工程では、少なく
とも窒化珪素を含む誘電体膜により上記下敷き絶縁膜を
形成することができる。

【００４２】本発明の第５の半導体装置の製造方法は、
請求項１４に記載されているように、基板領域を有する
半導体基板に、上記基板領域を活性領域と素子分離領域
とに区画する第１の溝と、上記素子分離領域を複数のダ
ミーの半導体部に分割する第２の溝とを形成する第１の
工程と、上記第１及び第２の溝に絶縁性材料を埋め込ん
で第１の埋め込み溝部と第２の埋め込み溝部とをそれぞ
れ形成する第２の工程と、上記活性領域に素子を形成す
る第３の工程と、上記ダミーの半導体部をエッチングに
より除去して第３の溝を形成し、上記第３の溝内に絶縁
性材料を埋め込んで上記第１及び第２の埋め込み溝部と
共通の上面位置を有する埋め込み絶縁膜を形成する第４
の工程と、基板の全面上に層間絶縁膜を形成する第５の
工程と、上記層間絶縁膜の上に配線を形成する第６の工
程とを備えている。

【００４３】この方法により、素子分離領域において層
間絶縁膜とダミーの半導体部との間に埋め込み絶縁膜を
備えた半導体装置が形成される。したがって、配線−基
板間容量のうち素子分離領域の半導体部を通る領域にお
ける容量成分は、層間絶縁膜の容量に対して埋め込み絶
縁膜の容量が直列に付加された容量となるので、全体と
しての配線−基板間容量が小さくなる。すなわち、動作
速度の高い半導体装置を得ることができる。

【００４４】請求項１５に記載されているように、請求
項１４において、上記第４の工程では、少なくとも酸化
珪素を含む誘電体膜により上記埋め込み絶縁膜を形成す
ることができる。

【００４５】請求項１６に記載されているように、請求
項１４において、上記第４の工程では、少なくとも窒化
珪素を含む誘電体膜により上記埋め込み絶縁膜を形成す
ることができる。

【００４６】本発明の第６の半導体装置の製造方法は、
請求項１７に記載されているように、基板領域を有する
半導体基板に、上記基板領域を活性領域と素子分離領域
とに区画する第１の溝と、上記素子分離領域を複数のダ
ミーの半導体部に分割する第２の溝とを形成する第１の
工程と、上記第１及び第２の溝に絶縁性材料を埋め込ん
で第１の埋め込み溝部と第２の埋め込み溝部とをそれぞ
れ形成する第２の工程と、上記活性領域に素子を形成す
る第３の工程と、上記ダミーの半導体部の内部に酸素イ
オンの注入を行って上記半導体部の奥方に埋め込み絶縁
膜を形成する第４の工程と、基板の全面上に層間絶縁膜
を形成する第５の工程と、上記層間絶縁膜の上に配線を
形成する第６の工程とを備えている。

【００４７】本発明の第７の半導体装置の製造方法は、
請求項１８に記載されているように、基板領域を有する
半導体基板に、上記基板領域を活性領域と素子分離領域
とに区画する第１の溝と、上記素子分離領域を複数の半
導体部に分割する第２の溝とを形成する第１の工程と、
上記第１及び第２の溝に絶縁性材料を埋め込んで第１の
埋め込み溝部と第２の埋め込み溝部とをそれぞれ形成す
る第２の工程と、上記半導体部をエッチングにより除去
して第３の溝を形成し、上記第３の溝内に絶縁性材料を
埋め込んで上記第１及び第２の埋め込み溝部よりも低い
上面位置を有する埋め込み絶縁膜を形成する第３の工程
と、上記活性領域をマスク部材で覆った状態で上記埋め
込み絶縁膜の上に半導体膜を成長させてダミーの半導体
部を形成する第４の工程と、上記活性領域の上に素子を
形成する第５の工程と、基板の全面上に層間絶縁膜を形
成する第６の工程と、上記層間絶縁膜の上に配線を形成
する第７の工程とを備えている。

【００４８】本発明の第８の半導体装置の製造方法は、
請求項１９に記載されているように、基板領域を有する
半導体基板に、上記基板領域のうち素子分離領域全体に
亘る第１の溝を形成し、上記基板領域のうち活性領域を
残す第１の工程と、上記第１の溝に絶縁性材料を埋め込
んで上記素子形成領域と共通の上面位置を有する埋め込
み絶縁膜を形成する第２の工程と、上記活性領域及び上
記埋め込み絶縁膜の上に半導体膜を成長させる第３の工
程と、半導体基板基板に、上記半導体膜及び上記基板領
域を活性領域と素子分離領域とに区画する第２の溝と、
上記素子分離領域の半導体膜を複数のダミーの半導体部
に分割する第３の溝とを形成する第４の工程と、上記第
１及び第２の溝に絶縁性材料を埋め込んで第１の埋め込
み溝部と第２の埋め込み溝部とをそれぞれ形成する第５
の工程と、上記活性領域上の上記半導体膜の上に素子を
形成する第６の工程と、基板の全面上に層間絶縁膜を形
成する第７の工程と、上記層間絶縁膜の上に配線を形成
する第８の工程とを備えている。

【００４９】請求項１７，１８又は１９により、素子分
離領域においてダミーの半導体部の奥方に埋め込み絶縁
膜を備えた半導体装置が得られる。したがって、請求項
１４と同様の作用が得られ、動作速度の高い半導体装置
が得られる。

【００５０】

【発明の実施の形態】

（第１の実施形態）図１（ａ）〜（ｇ）は、第１の実施
形態にかかるＮＭＯＳＦＥＴを有する半導体装置の製造
工程における構造を示す断面図である。

【００５１】図１（ａ）に示す工程では、Ｐ型シリコン
基板１の上に、厚さ１０ｎｍの薄い酸化珪素膜２１と窒
化珪素膜２２とを順次形成する。

【００５２】図１（ｂ）に示す工程では、シリコン基板
１に所定幅の複数の溝１４を形成する。ただし、これら
の溝１４には、素子が形成される活性領域６を取り囲む
ように形成された溝１４ａと、この溝によって活性領域
と区画される素子分離領域７に形成される仕上がりの平
坦性のパターン依存性を解消するための溝１４ｂと、多
結晶シリコン配線を形成するための溝１４ｃとがある。
そして、素子分離領域７内にも、上記溝１４によって囲
まれる１つ以上の凸部となる半導体部９が形成されてい
る。この半導体部９は、活性領域としては機能しないダ
ミーの活性領域ともいうべきものである。さらに、後の
工程で形成される多結晶シリコン配線１０の直下にも溝
を形成する。

【００５３】図１（ｃ）に示す工程では、基板の全面上
に酸化珪素膜２３を堆積し、各溝１４を酸化珪素膜で埋
め込む。

【００５４】図１（ｄ）に示す工程では、ＣＭＰ法を用
いて酸化珪素膜２３を研磨する。続いて、窒化珪素膜２
２と酸化珪素膜２１を除去し、表面が平坦で酸化珪素膜
が埋め込まれた埋め込み溝部８を形成する。この埋め込
み溝部８のうち埋め込み溝部８ａが素子分離として機能
するものであり、埋め込み溝部８ｂはダミーの半導体部
９を形成するものであり、埋め込み溝部８ｃが多結晶シ
リコン配線とシリコン基板とを絶縁する機能を有するも
のである。

【００５５】図１（ｅ）に示す工程では、周知の技術を
用いてゲート酸化膜２と、側面上にサイドウォール２４
を有するゲート電極４と、多結晶シリコン配線１０とを
形成する。ゲート電極４と多結晶シリコン配線１０とは
同一の半導体マスクを用いて同時に形成することが可能
である。

【００５６】図１（ｆ）に示す工程では、活性領域６だ
けでなく素子分離領域７全体にも砒素イオン２５を注入
する。この工程により、活性領域６にはソース・ドレイ
ン５を有するＮＭＯＳＦＥＴが形成される。一方、素子
分離領域７のダミーの半導体部６内には、Ｎ型不純物拡
散層３１が形成され、このＮ型不純物拡散層３１とＰ型
シリコン基板１との間にＰＮ接合部３２が形成されてい
る。このＰＮ接合部３２は埋め込み溝部８の上面と底面
との間にある。この点が本実施形態の特徴部分である。

【００５７】図１（ｇ）に示す工程では、酸化珪素膜を
堆積して層間絶縁膜１２を形成し、さらにその上にメタ
ル配線１３を形成する。

【００５８】図２は、本実施形態に係る半導体装置の素
子分離領域７における配線−基板間容量を説明するため
の断面図である。同図に示すように、本実施形態に係る
半導体装置の配線−基板間容量には、図１３（ａ）に示
す従来の半導体装置における配線−基板間容量と同様
に、容量Ｃa1と容量Ｃa2の成分が存在する。さらに、本
実施形態では、半導体部９内にＰＮ接合部３２が形成さ
れるため、新たな容量Ｃj1が容量Ｃa1に対して直列に付
加される。よって、全配線−基板間容量Ｃjtは、下記式
（３） Ｃjt ＝ Σ{（ Ｃa１×Ｃj1）／（Ｃa1＋Ｃj1）} ＋ΣＣa2 （３） により表され、式（１）で表わされる全容量Ｃatより小
さくなる。すなわち、下記式（４） Ｃjt ＜ Ｃat （４） が成り立つ。

【００５９】したがって、本実施形態の半導体装置によ
ると、素子分離領域７内のダミーの半導体部９内にＰＮ
接合部３２が存在するために、配線−基板間容量を低減
することが可能になり、半導体装置の動作速度の向上を
図ることができる。

【００６０】また、本実施形態のごとく、活性領域にＭ
ＯＳＦＥＴを設ける場合、半導体部９のＰＮ接合部３２
は、ソース・ドレイン５を形成する際の不純物イオンの
注入によって容易に形成できるので、製造コストの増大
を招くこともない。

【００６１】なお、本実施形態ではＰ型シリコン基板を
用いた場合を述べたが、Ｎ型シリコン基板を用いる場合
は、埋め込み溝部の間の半導体部の上部にＰ型の不純物
を導入することで、Ｎ型シリコン基板との間にＰＮ接合
部が形成されるので、本実施形態と同様の効果が得られ
ることはいうまでもない。

【００６２】本実施形態では、素子分離領域７内のダミ
ーの半導体部９におけるＰＮ接合部３２の形成をソース
・ドレイン５の形成と同時に行っているが、ダミーの半
導体部内にＰＮ接合部の形成が可能であれば、半導体装
置の製造工程中のどの段階で行っても構わない。

【００６３】また、本実施形態ではＰＮ接合部が１層構
造で存在する場合を述べたが、２層以上の場合も同様に
表わせ、半導体部９にＰＮ接合部がｍ層構造を、さらに
埋め込み溝部８ａ，８ｂ，８ｃ直下にｎ層構造をなして
いるとすると、全配線−基板間容量Ｃｊtは、下記式
（５） Ｃjt ＝ Σ｛１／［（１／Ｃa1）＋Σ（１／Ｃjm）］｝ ＋Σ｛１／［（１／Ｃa2）＋Σ（１／Ｃjn）］｝ （５） により表され、式（１）で表わされる全容量Ｃatより小
さくなる。ただし、Ｃk1は埋め込み溝部の底面とＰＮ接
合部との間の容量である。すなわち、上記第１の実施形
態と同様に、下記式（６） Ｃjt ＜ Ｃat （６） が成立する。

【００６４】すなわち、素子分離領域７内の半導体部９
に少なくとも１つのＰＮ接合部が存在することにより、
各容量が直列に接続されるため配線−基板間容量を低減
することが可能になり、半導体装置の速度向上に寄与す
る。

【００６５】（第２の実施形態）図３（ａ）〜（ｈ）
は、第２の実施形態にかかるＮＭＯＳＦＥＴを有する半
導体装置の製造工程における構造を示す断面図であ
る。。

【００６６】図３（ａ）に示す工程では、Ｐ型シリコン
基板１上に、厚さ１０ｎｍの薄い酸化珪素膜２１と窒化
珪素膜２２とを順次形成する。

【００６７】図３（ｂ）に示す工程では、シリコン基板
１に所定幅の複数の溝１４を形成する。ただし、これら
の溝１４には、素子が形成される活性領域６を取り囲む
ように形成された溝１４ａと、この溝によって活性領域
と区画される素子分離領域７に形成される仕上がりの平
坦性のパターン依存性を解消するための溝１４ｂと、多
結晶シリコン配線を形成するための溝１４ｃとがある。
そして、素子分離領域７内にも、上記溝１４によって囲
まれる１つ以上の凸部となる半導体部９が形成されてい
る。この半導体部９は、活性領域としては機能しないダ
ミーの活性領域ともいうべきものである。さらに、後の
工程で形成される多結晶シリコン配線１０の直下にも溝
を形成する。

【００６８】図３（ｃ）に示す工程では、基板の全面上
に酸化珪素膜２３を堆積し、溝１４を酸化珪素膜で埋め
込む。

【００６９】図３（ｄ）に示す工程では、ＣＭＰ法を用
いて酸化珪素膜２３を研磨する。続いて、窒化珪素膜２
２と酸化珪素膜２１を除去し、表面が平坦で酸化珪素膜
で埋め込まれた複数の埋め込み溝部８を形成する。この
埋め込み溝部８のうち埋め込み溝部８ａが素子分離とし
て機能するものであり、埋め込み溝部８ｂはダミーの半
導体部９を形成するものであり、埋め込み溝部８ｃが多
結晶シリコン配線とシリコン基板とを絶縁する機能を有
するものである。

【００７０】図３（ｅ）に示す工程では、周知の技術を
用いて、ゲート酸化膜２と、側面上にサイドウォール２
４を有するゲート電極４と、多結晶シリコン配線１０を
形成する。そして、このゲート電極４及び多結晶シリコ
ン配線１０と共に、ゲート電極４および多結晶シリコン
配線１０とは一定の距離をおいて離れ、かつお互いに交
差もしくは接することはないダミーゲート５１を形成す
る。ゲート電極４、多結晶シリコン配線１０及びダミー
ゲート５１は同一の半導体マスクで同時に形成すること
が可能である。ここで、ダミーゲート５１は、配線とし
て使われるゲート電極や多結晶シリコン配線１０よりシ
ート抵抗が高く、不純物濃度は１×１０²⁰atoms・ｃｍ
^-3以下になるようイオン注入法などで不純物濃度が調整
されている。

【００７１】図３（ｆ）に示す工程では、素子分離領域
７の上方に、酸化珪素膜５２と、多結晶シリコンからな
る高抵抗膜５３を形成する。ここで高抵抗膜５３は、配
線として使われるゲート電極４や多結晶シリコン配線１
０よりシート抵抗が高く、不純物濃度は１×１０²⁰atom
s・ｃｍ^-3以下になるようイオン注入法などで不純物濃
度が調整されている。なお、酸化珪素膜５２、高抵抗膜
５３は、ＭＩＭキャパシタや抵抗体を設けるために形成
される。

【００７２】図３（ｇ）に示す工程では、少なくとも素
子分離領域７を覆うレジストマスク５５を形成し、活性
領域６に砒素イオン２５を注入して、ソース・ドレイン
５を有するＮＭＯＳを形成する。このとき、素子分離領
域７には砒素イオンの注入は行わない。

【００７３】図３（ｈ）に示す工程では、酸化珪素膜を
堆積して層間絶縁膜１２を形成し、さらにその上にメタ
ル配線１３を形成する。

【００７４】本実施形態の製造方法によって形成される
半導体装置においては、配線−基板間の容量ではなく配
線−高抵抗膜間の容量を考慮すればよい。その場合、高
抵抗膜５３を構成する多結晶シリコン膜の抵抗が高いた
めに、高抵抗膜５３の上端とシリコン基板１の表面との
間で電圧降下が起こる。したがって、層間絶縁膜１２自
体の容量は変わらないが、層間絶縁膜の両端に印加され
る電圧が低い。層間絶縁膜１２の両側に蓄えられる電荷
量は電圧に比例して減少するので、配線−高抵抗膜間に
おける電荷の充放電に要する時間が短くなり、半導体装
置の動作速度が向上する。

【００７５】本実施形態における高抵抗膜５３は、例え
ば抵抗素子の高抵抗膜やローカル配線と共通の膜からパ
ターニングすることにより容易かつ安価に形成すること
ができる。また、ダミーゲート５１の代わりに、半導体
基板上のいずれかにＭＩＭキャパシタを形成する際に使
用する上層膜，容量絶縁膜及び下層膜を構成する３つの
膜から上記高抵抗膜５３，酸化珪素膜５２及びダミーゲ
ート５１に相当する膜を形成することも可能である。

【００７６】さらに、上記ダミーゲート５１及び高抵抗
膜５３のうちいずれか一方と酸化珪素膜５２とを形成し
なくても、電荷の充放電に要する時間の低減による半導
体装置の動作速度の向上を図ることは可能である。

【００７７】なお、ここでは素子分離領域７上に高抵抗
膜５３を構成する多結晶シリコン膜と酸化珪素膜５２と
の積層膜が存在する場合を述べたが、多結晶シリコン膜
の代わりに非晶質シリコン膜を用いた場合でも同様の効
果がある。

【００７８】（第３の実施形態）図４は第３の実施形態
にかかるＮＭＯＳＦＥＴを有する半導体装置の製造工程
における構造を示す断面図である。

【００７９】図４（ａ）に示す工程では、Ｐ型シリコン
基板１の上に、厚さ１０ｎｍの薄い酸化珪素膜２１と窒
化珪素膜２２とを順次形成する。

【００８０】図４（ｂ）に示す工程では、シリコン基板
１に所定幅の複数の溝１４を形成する。ただし、これら
の溝１４には、素子が形成される活性領域６を取り囲む
ように形成された溝１４ａと、この溝によって活性領域
と区画される素子分離領域７に形成される仕上がりの平
坦性のパターン依存性を解消するための溝１４ｂと、多
結晶シリコン配線を形成するための溝１４ｃとがある。
そして、素子分離領域７内にも、上記溝１４によって囲
まれる１つ以上の凸部となる半導体部９が形成されてい
る。この半導体部９は、活性領域としては機能しないダ
ミーの活性領域ともいうべきものである。さらに、後の
工程で形成される多結晶シリコン配線１０の直下にも溝
を形成する。

【００８１】図４（ｃ）に示す工程では、基板の全面上
に酸化珪素膜２３を堆積し、溝１４を酸化珪素膜で埋め
込む。

【００８２】図４（ｄ）に示す工程では、ＣＭＰ法を用
いて酸化珪素膜２３を研磨する。続いて、窒化珪素膜２
２と酸化珪素膜２１を除去し、表面が平坦で酸化珪素膜
が埋め込まれた埋め込み溝部８を形成する。この埋め込
み溝部８のうち埋め込み溝部８ａが素子分離として機能
するものであり、埋め込み溝部８ｂはダミーの半導体部
９を形成するものであり、埋め込み溝部８ｃが多結晶シ
リコン配線とシリコン基板とを絶縁する機能を有するも
のである。

【００８３】図４（ｅ）に示す工程では、素子分離領域
７中の半導体部９をドライエッチングにより除去し、溝
６２を形成する。

【００８４】図４（ｆ）に示す工程では、溝６２に酸化
珪素膜を埋め込んで埋め込み絶縁膜６１を形成する。

【００８５】図４（ｇ）に示す工程では、周知の技術を
用いてゲート酸化膜２と、側面上にサイドウォール２４
を有するゲート電極４と、多結晶シリコン配線１０とを
形成する。ゲート電極４と多結晶シリコン配線１０とは
同一の半導体マスクを用いて同時に形成することが可能
である。

【００８６】図４（ｈ）に示す工程では、上方から砒素
イオン２５を注入し、活性領域６にソース・ドレイン５
を有するＮＭＯＳＦＥＴを形成する。このとき素子分離
領域７に、砒素イオン２５が注入されるが、不具合は生
じない。もっとも、ＰＭＯＳＦＥＴ形成領域を覆うレジ
ストマスクを使用する場合には、このレジストマスクに
より素子分離領域７を覆っておいてもよい。

【００８７】図４（ｉ）に示す工程では、酸化珪素膜を
堆積して層間絶縁膜１２を形成し、さらにその上にメタ
ル配線１３を形成する。

【００８８】本実施形態の製造方法によって形成される
半導体装置においては、素子分離領域７内のダミーの半
導体部９の上方かつ層間絶縁膜１２の下方には、酸化珪
素膜からなる埋め込み絶縁膜６１が埋め込み溝部８に囲
まれるように形成されている。この埋め込み絶縁膜６１
の上面は埋め込み溝部８の上面と同じ高さ位置にあり、
埋め込み絶縁膜６１の下端は埋め込み溝部８の上面と底
面との間の高さ位置にある。

【００８９】したがって、本実施形態の半導体装置にお
いては、ダミーの半導体部９が掘り下げられ、酸化珪素
膜で埋め込まれた埋め込み絶縁膜６１が形成されている
ので、図１３（ａ）に示す従来の半導体装置に比べ、配
線−基板間距離が長い。配線−基板間容量は距離に反比
例して小さくなるので、本実施形態の半導体装置の配線
−基板間容量は従来の半導体装置における配線−基板間
容量よりも低減され、半導体装置の動作速度の向上を図
ることができる。

【００９０】なお、本実施形態においては、半導体部に
酸化珪素膜が埋め込まれた例について説明したが、窒化
珪素膜などの絶縁膜を用いても同様の効果が得られる。

【００９１】さらに、本実施形態においては、ゲート電
極形成前に半導体部９の掘り下げと酸化珪素膜の埋め込
みを行っているが、本発明の半導体装置の製造方法はか
かる実施形態に限定されるものではない。すなわち、半
導体部９の掘り下げ工程と酸化珪素膜の埋め込み工程と
をゲート電極の形成後、あるいは、トレンチ分離の形成
前に行っても、本実施形態と同様の効果がある。

【００９２】（第４の実施形態）図５（ａ）〜（ｈ）
は、第４の実施形態にかかるＮＭＯＳＦＥＴを有する半
導体装置の製造工程における構造を示す断面図である。

【００９３】図５（ａ）に示す工程では、Ｐ型シリコン
基板１の上に、厚さ１０ｎｍの薄い酸化珪素膜２１と窒
化珪素膜２２とを順次形成する。

【００９４】図５（ｂ）に示す工程では、シリコン基板
１に所定幅の複数の溝１４を形成する。ただし、これら
の溝１４には、素子が形成される活性領域６を取り囲む
ように形成された溝１４ａと、この溝によって活性領域
と区画される素子分離領域７に形成される仕上がりの平
坦性のパターン依存性を解消するための溝１４ｂと、多
結晶シリコン配線を形成するための溝１４ｃとがある。
そして、素子分離領域７内にも、上記溝１４によって囲
まれる１つ以上の凸部となる半導体部９が形成されてい
る。この半導体部９は、活性領域としては機能しないダ
ミーの活性領域ともいうべきものである。さらに、後の
工程で形成される多結晶シリコン配線１０の直下にも溝
を形成する。

【００９５】図５（ｃ）に示す工程では、基板の全面上
に酸化珪素膜２３を堆積し、溝１４を酸化珪素膜で埋め
込む。

【００９６】図５（ｄ）に示す工程では、ＣＭＰ法を用
いて酸化珪素膜２３を研磨する。続いて、窒化珪素膜２
２と酸化珪素膜２１を除去し、表面が平坦で酸化珪素膜
が埋め込まれた埋め込み溝部８を形成する。この埋め込
み溝部８のうち埋め込み溝部８ａが素子分離として機能
するものであり、埋め込み溝部８ｂはダミーの半導体部
９を形成するものであり、埋め込み溝部８ｃが多結晶シ
リコン配線とシリコン基板とを絶縁する機能を有するも
のである。

【００９７】図５（ｅ）に示す工程では、活性領域６を
覆うレジストマスク７３を形成した後、素子分離領域７
のみに酸素イオン７２の注入を行い、素子分離領域７の
半導体部９内に酸素原子が不純物として導入された高抵
抗層７１をシリコン基板の最表面に形成する。

【００９８】図５（ｆ）に示す工程では、周知の技術を
用いてゲート酸化膜２と、側面上にサイドウォール２４
を有するゲート電極４と、多結晶シリコン配線１０とを
形成する。ゲート電極４と多結晶シリコン配線１０とは
同一の半導体マスクを用いて同時に形成することが可能
である。

【００９９】図５（ｇ）に示す工程では、基板の上方か
ら砒素イオンの注入を行い、活性領域６に、ソース・ド
レイン５を有するＮＭＯＳＦＥＴを形成する。このと
き、素子分離領域７にも砒素イオン２５が注入される
が、不具合は生じない。もっとも、ＰＭＯＳＦＥＴ形成
領域を覆うレジストマスクを使用する場合には、このレ
ジストマスクにより素子分離領域７を覆っておいてもよ
い。

【０１００】図５（ｈ）に示す工程では、層間絶縁膜と
して酸化珪素膜１２を形成し、メタル配線１３を形成す
る。

【０１０１】本実施形態の製造方法によって形成される
半導体装置の特徴は、素子分離領域７内のダミーの半導
体部９の上部に酸素原子がイオン注入などによって導入
され、高抵抗のシリコン層からなる高抵抗層７１が形成
されている点である。この高抵抗層７１の下端の高さ位
置は、埋め込み溝部８の上面と底面との間にあるが、埋
め込み溝部８の底面よりも下方に位置していてもよい。

【０１０２】本実施形態に係る半導体装置においては、
ダミーの半導体部９のシリコン基板にイオン注入などに
より酸素原子が導入され高抵抗のシリコン層からなる高
抵抗層７１が形成されているために、配線−基板間に電
圧が印加された場合に高抵抗層７１において電圧降下が
生じる。したがって、配線−半導体部９間の電位差が小
さくなり、配線−半導体部９間の層間絶縁膜１２自体の
容量は、図１３（ａ）に示す従来の半導体装置における
層間絶縁膜１２の容量と変わらないが、蓄積電荷量は電
圧に比例して減少する。したがって、容量に対する電荷
の充放電に要する時間が短くなり、半導体装置の動作速
度が向上する。

【０１０３】なお、本実施形態においては、ダミーの半
導体部９に導入された不純物が酸素原子の例について説
明したが、窒素原子を導入しても同様の効果が得られ
る。

【０１０４】なお、本実施形態においては、半導体部９
に導入された不純物が酸素原子の例について説明した
が、窒素原子を導入しても同様の効果が得られる。

【０１０５】さらに、本実施形態においては、ゲート電
極の形成前に高抵抗層の形成を行っているが、半導体部
への酸素原子の導入が可能であれば半導体装置の製造工
程のどの段階で行っても構わない。

【０１０６】（第５の実施形態）図６（ａ）〜（ｉ）
は、第５の実施形態にかかるＮＭＯＳＦＥＴを有する半
導体装置の製造工程における構造を示す断面図である。

【０１０７】図６（ａ）に示す工程では、Ｐ型シリコン
基板１の上に、厚さ１０ｎｍの薄い酸化珪素膜２１と窒
化珪素膜２２とを順次形成する。

【０１０８】図６（ｂ）に示す工程では、シリコン基板
１に所定幅の複数の溝１４を形成する。ただし、これら
の溝１４には、素子が形成される活性領域６を取り囲む
ように形成された溝１４ａと、この溝によって活性領域
と区画される素子分離領域７に形成される仕上がりの平
坦性のパターン依存性を解消するための溝１４ｂと、多
結晶シリコン配線を形成するための溝１４ｃとがある。
そして、素子分離領域７内にも、上記溝１４によって囲
まれる１つ以上の凸部となる半導体部９が形成されてい
る。この半導体部９は、活性領域としては機能しないダ
ミーの活性領域ともいうべきものである。さらに、後の
工程で形成される多結晶シリコン配線１０の直下にも溝
を形成する。

【０１０９】図６（ｃ）に示す工程では、基板の全面上
に酸化珪素膜２３を堆積し、溝１４を酸化珪素膜で埋め
込む。

【０１１０】図６（ｄ）に示す工程では、ＣＭＰ法を用
いて酸化珪素膜２３を研磨する。続いて、窒化珪素膜２
２と酸化珪素膜２１を除去し、表面が平坦で酸化珪素膜
が埋め込まれた埋め込み溝部８を形成する。この埋め込
み溝部８のうち埋め込み溝部８ａが素子分離として機能
するものであり、埋め込み溝部８ｂはダミーの半導体部
９を形成するものであり、埋め込み溝部８ｃが多結晶シ
リコン配線とシリコン基板とを絶縁する機能を有するも
のである。

【０１１１】図６（ｅ）に示す工程では、周知の技術を
用いてゲート酸化膜２と、多結晶シリコンからなるゲー
ト電極４と、多結晶シリコン配線１０とを形成する。ゲ
ート電極４と多結晶シリコン配線１０とは同一の半導体
マスクを用いて同時に形成することが可能である。

【０１１２】図６（ｆ）に示す工程では、酸化珪素膜８
２を基板全面に堆積し、酸化珪素膜８２の上に、素子分
離領域７を覆うレジストマスク８４を形成する。

【０１１３】図６（ｇ）に示す工程では、レジストマス
ク８４を用いた異方性ドライエッチングにより酸化珪素
膜８２の一部を選択的に除去し、素子分離領域７の上方
に下敷き絶縁膜８１を形成するとともに、ゲート電極４
の側面上にサイドウォール２４を形成する。ただし、多
結晶シリコン配線１０は周囲を下敷き絶縁膜８１で覆わ
れている。

【０１１４】図６（ｈ）に示す工程では、上方から砒素
イオン２５の注入を行い、活性領域６に、ソース・ドレ
イン５を有するＮＭＯＳＦＥＴを形成する。このとき素
子分離領域７にも砒素イオン２５が注入されるが不具合
は生じない。もっとも、ＰＭＯＳＦＥＴ形成領域を覆う
レジストマスクを使用する場合には、このレジストマス
クにより素子分離領域７を覆っておいてもよい。

【０１１５】図６（ｉ）に示す工程では、酸化珪素膜を
堆積して層間絶縁膜１２を形成し、さらにその上にメタ
ル配線１３を形成する。

【０１１６】本実施形態の製造方法によって形成された
半導体装置においては、素子分離領域７内のダミーの半
導体部９及び埋め込み溝部８に跨って、ゲート電極４の
側面上のサイドウォール２４と同時に形成された酸化珪
素膜からなる下敷き絶縁膜８１が形成されている点が特
徴である。この下敷き絶縁膜８１は、多結晶シリコン配
線１０全体を覆うように形成されている。

【０１１７】本実施形態の半導体装置によると、素子分
離領域７の上には酸化珪素膜からなる下敷き絶縁膜８１
が存在しているので、図１３（ａ）に示す従来の半導体
装置に比べ、配線−基板間距離が長い。配線−基板間容
量は距離に反比例して小さくなるために、本実施形態の
半導体装置では配線−基板間容量が低減され、よって、
動作速度の向上を図ることができる。

【０１１８】なお、本実施形態においては、下敷き絶縁
膜８１を酸化珪素膜により構成した例について説明した
が、窒化珪素膜などの絶縁膜を用いても同様の効果が得
られる。

【０１１９】また、本実施形態においては下敷き絶縁膜
が単層膜である場合について説明したが、下敷き絶縁膜
は単層膜である必要はなく、積層膜であってもよい。例
えば、サイドウォールがゲート電極の側面から基板上に
跨るＬ字状の部分とその上のくさび状の部分とからなる
ものであったり、ゲート上保護膜とサイドウォールとを
設けた場合などには、下敷き絶縁膜も積層膜となる。か
かる場合にも本実施形態と同様の効果を発揮しうること
はいうまでもない。

【０１２０】（第６の実施形態）図７（ａ）〜（ｈ）
は、第６の実施形態にかかるＮＭＯＳＦＥＴを有する半
導体装置の製造工程における構造を示す断面図である。

【０１２１】図７（ａ）に示す工程では、Ｐ型シリコン
基板１の上に、厚さ１０ｎｍの薄い酸化珪素膜２１と窒
化珪素膜２２とを順次形成する。

【０１２２】図７（ｂ）に示す工程では、シリコン基板
１に所定幅の複数の溝１４を形成する。ただし、これら
の溝１４には、素子が形成される活性領域６を取り囲む
ように形成された溝１４ａと、この溝によって活性領域
と区画される素子分離領域７に形成される仕上がりの平
坦性のパターン依存性を解消するための溝１４ｂと、多
結晶シリコン配線を形成するための溝１４ｃとがある。
そして、素子分離領域７内にも、上記溝１４によって囲
まれる１つ以上の凸部となる半導体部９が形成されてい
る。この半導体部９は、活性領域としては機能しないダ
ミーの活性領域ともいうべきものである。さらに、後の
工程で形成される多結晶シリコン配線１０の直下にも溝
を形成する。

【０１２３】図７（ｃ）に示す工程では、基板の全面上
に酸化珪素膜２３を堆積し、溝１４を酸化珪素膜で埋め
込む。

【０１２４】図７（ｄ）に示す工程では、ＣＭＰ法を用
いて酸化珪素膜２３を研磨する。続いて、窒化珪素膜２
２と酸化珪素膜２１を除去し、表面が平坦で酸化珪素膜
が埋め込まれた埋め込み溝部８を形成する。この埋め込
み溝部８のうち埋め込み溝部８ａが素子分離として機能
するものであり、埋め込み溝部８ｂはダミーの半導体部
９を形成するものであり、埋め込み溝部８ｃが多結晶シ
リコン配線とシリコン基板とを絶縁する機能を有するも
のである。

【０１２５】図７（ｅ）に示す工程では、活性領域６を
覆うレジストマスク９２を形成し、素子分離領域７のみ
に酸素イオン９３の注入を行い、酸素原子が不純物とし
て導入された埋め込み絶縁膜９１を形成する。この埋め
込み絶縁膜９１によって、素子分離領域７において、シ
リコン基板１と半導体部９とが絶縁される。このとき、
埋め込み絶縁膜９１は、各埋め込み溝部８ａ〜８ｃと側
面で接続され、半導体部９はフローティング状態になる
ように酸素イオン注入時のエネルギーを設定する。

【０１２６】図７（ｆ）に示す工程では、周知の技術を
用いてゲート酸化膜２と、側面上にサイドウォール２４
を有するゲート電極４と、多結晶シリコン配線１０とを
形成する。ゲート電極４と多結晶シリコン配線１０とは
同一の半導体マスクを用いて同時に形成することが可能
である。

【０１２７】図７（ｇ）に示す工程では、素子分離領域
７を覆うレジストマスク９５を形成した後、活性領域６
に砒素イオン２５の注入を行い、ソース・ドレイン５を
有するＮＭＯＳＦＥＴを形成する。このとき素子分離領
域７には注入は行わない。

【０１２８】図７（ｈ）に示す工程では、酸化珪素膜を
堆積して層間絶縁膜１２を形成し、さらにその上にメタ
ル配線１３を形成する。

【０１２９】本実施形態の製造方法によって形成される
半導体装置において、上記ダミーの半導体部９及び埋め
込み溝部８の下方には、酸化珪素膜からなる埋め込み絶
縁膜９１が埋め込み溝部８の下端に接して形成されてい
る。その結果、半導体部９の側面は埋め込み溝部８に、
半導体部９の底面は埋め込み絶縁膜９１に接している。

【０１３０】図８は、本実施形態に係る半導体装置の配
線−基板間容量を説明するための断面図である。本実施
形態に係る半導体装置によると、シリコン基板下に酸化
珪素膜からなる埋め込み絶縁膜９１を形成しているの
で、容量Ｃijは、図２に示す容量Ｃj1の２分の１以下に
なる（T. Nishimura and Y. Inoue: Proceedings of VL
SI TECHNOLOGY WORKSHOP ON "WHAT IS THE FUTURE OF S
OI?" （1995） p.123）。

【０１３１】したがって、半導体装置の全配線−基板間
容量Ｃijtは、下記式（７） Ｃijt ＝Σ{（ Ｃa1×Ｃij）／（Ｃa1＋Ｃij）}＋ΣＣa2 （７） で表され、式（３）で表わされる全容量Ｃjtより小さく
なる。すなわち、下記式（８） Ｃijt ＜ Ｃjt （８） が成立する。よって、上述の式（４）の関係より Ｃijt ＜ Ｃat となり、本実施形態に係る半導体装置の配線−基板間容
量が小さくなるので、半導体装置の動作速度が向上す
る。

【０１３２】なお、本実施形態においては、ゲート電極
の形成前に酸素イオンの注入を行って埋め込み絶縁膜を
形成しているが、半導体部への酸素原子の導入が可能で
あれば半導体装置の製造工程中のどの段階で行っても構
わない。

【０１３３】（第７の実施形態）図９（ａ）〜（ｉ）
は、第７の実施形態にかかるＮＭＯＳＦＥＴを有する半
導体装置の製造工程における構造を示す断面図である。

【０１３４】図９（ａ）に示す工程では、Ｐ型シリコン
基板１の上に、厚さ１０ｎｍの薄い酸化珪素膜２１と窒
化珪素膜２２とを順次形成する。

【０１３５】図９（ｂ）に示す工程では、シリコン基板
１に所定幅の複数の溝１４を形成する。ただし、これら
の溝１４には、素子が形成される活性領域６を取り囲む
ように形成された溝１４ａと、この溝によって活性領域
と区画される素子分離領域７に形成される仕上がりの平
坦性のパターン依存性を解消するための溝１４ｂと、多
結晶シリコン配線を形成するための溝１４ｃとがある。
そして、素子分離領域７内にも、上記溝１４によって囲
まれる１つ以上の凸部となる半導体部９が形成されてい
る。さらに、後の工程で形成される多結晶シリコン配線
１０の直下にも溝を形成する。

【０１３６】図９（ｃ）に示す工程では、基板の全面上
に酸化珪素膜２３を堆積し、溝１４を酸化珪素膜で埋め
込む。

【０１３７】図９（ｄ）に示す工程では、ＣＭＰ法を用
いて酸化珪素膜２３を研磨する。続いて、活性領域６上
以外の窒化珪素膜２２と酸化珪素膜２１を除去し、表面
が平坦で酸化珪素膜が埋め込まれた埋め込み溝部８を形
成する。この埋め込み溝部８のうち埋め込み溝部８ａが
素子分離として機能するものであり、埋め込み溝部８ｂ
はダミーの半導体部９を形成するものであり、埋め込み
溝部８ｃが多結晶シリコン配線とシリコン基板とを絶縁
する機能を有するものである。

【０１３８】図９（ｅ）に示す工程では、素子分離領域
７中の半導体部９をドライエッチングにより除去し、溝
９６を形成する。

【０１３９】図９（ｆ）に示す工程では、溝９６内に酸
化珪素膜を堆積して埋め込み絶縁膜９１を形成し、さら
にその上にシリコン膜を堆積してダミーの活性領域とな
る半導体部９７を形成する。ここで、埋め込み絶縁膜９
１は、埋め込み溝部８ａ〜８ｃと接している。

【０１４０】図９（ｇ）に示す工程では、周知の技術を
用いてゲート酸化膜２と、側面上にサイドウォール２４
を有するゲート電極４と、多結晶シリコン配線１０とを
形成する。ゲート電極４と多結晶シリコン配線１０とは
同一の半導体マスクを用いて同時に形成することが可能
である。

【０１４１】図９（ｈ）に示す工程では、素子分離領域
７を覆うレジストマスク９８を形成し、活性領域６に砒
素イオン２５を注入して、ソース・ドレイン５を有する
ＮＭＯＳＦＥＴを形成する。このとき素子分離領域７に
は注入は行わないが、注入してもかまわない。

【０１４２】図９（ｉ）に示す工程では、酸化珪素膜を
堆積して層間絶縁膜１２を形成し、さらにその上にメタ
ル配線１３を形成する。

【０１４３】本実施形態の製造方法によっても、第６の
実施形態に係る半導体装置と同じ構造が得られ、第６の
実施形態で説明したように、配線−基板間容量が小さ
く、動作速度の高い半導体装置を形成することができ
る。

【０１４４】なお、本実施形態においては、ゲート電極
の形成前に、溝９６への酸化珪素膜とシリコン膜の成長
とを行っているが、溝９６への埋め込み，成長が可能で
あれば半導体装置の製造工程中のどの段階で行っても構
わない。

【０１４５】（第８の実施形態）図１０（ａ）〜（ｆ）
及び図１１（ａ）〜（ｄ）は、いずれも第８の実施形態
にかかるＮＭＯＳＦＥＴを有する半導体装置の製造工程
における構造を示す断面図である。

【０１４６】図１０（ａ）に示す工程では、 Ｐ型シリ
コン基板１の素子分離領域形成領域に溝１０２を形成す
る。

【０１４７】図１０（ｂ）に示す工程では、溝１０２に
酸化珪素膜を埋め込んで埋め込み絶縁膜１０１を形成
し、基板の表面全体を平坦化する。

【０１４８】図１０（ｃ）に示す工程では、基板の全面
上にシリコン膜１０３をエピタキシャル成長させる。こ
のとき、活性領域６には単結晶シリコンの上に単結晶シ
リコンが成長するので、結晶性のよい半導体領域が形成
されるが、素子分離領域７には酸化珪素膜の上にあまり
結晶性のよくないシリコン膜が形成される。しかし、素
子分離領域７のシリコン膜は、活性領域としては機能し
ないので、半導体装置の特性に悪影響を与えることはな
い。

【０１４９】図１０（ｄ）に示す工程では、シリコン膜
１０３の上に、厚さ１０ｎｍの薄い酸化珪素膜２１と窒
化珪素膜２２とを順次形成する。

【０１５０】図１０（ｅ）に示す工程では、基板に所定
幅の複数の溝１４を形成する。ただし、これらの溝１４
には、素子が形成される活性領域６を取り囲むように形
成された溝１４ａと、この溝によって活性領域と区画さ
れる素子分離領域７に形成される仕上がりの平坦性のパ
ターン依存性を解消するための溝１４ｂと、多結晶シリ
コン配線を形成するための溝１４ｃとがある。そして、
素子分離領域７内にも、上記溝１４によって囲まれる１
つ以上の凸部となる半導体部１０３ａが形成されてい
る。この半導体部１０３ａは、活性領域としては機能し
ないダミーの活性領域ともいうべきものである。さら
に、後の工程で形成される多結晶シリコン配線１０の直
下にも溝を形成する。ここで、溝１４を形成する際、溝
１４内に埋め込み絶縁膜１０１の表面が露出するまでエ
ッチングを行う。

【０１５１】図１０（ｆ）に示す工程では、基板の全面
上に酸化珪素膜２３を堆積し、溝１４を酸化珪素膜で埋
め込む。

【０１５２】図１１（ａ）に示す工程では、ＣＭＰ法を
用いて酸化珪素膜２３を研磨する。続いて、窒化珪素膜
２２と酸化珪素膜２１を除去し、表面が平坦で酸化珪素
膜で埋め込まれた複数の埋め込み溝部８を形成する。こ
の埋め込み溝部８のうち埋め込み溝部８ａが素子分離と
して機能するものであり、埋め込み溝部８ｂはダミーの
半導体部９を形成するものであり、埋め込み溝部８ｃが
多結晶シリコン配線とシリコン基板とを絶縁する機能を
有するものである。

【０１５３】図１１（ｂ）に示す工程では、周知の技術
を用いてゲート酸化膜２と、側面上にサイドウォール２
４を有するゲート電極４と、多結晶シリコン配線１０と
を形成する。ゲート電極４と多結晶シリコン配線１０は
同時に形成される。

【０１５４】図１１（ｃ）に示す工程では、素子分離領
域７を覆うレジストマスク１０４を用いて、活性領域６
に砒素イオン２５を注入し、ソース・ドレイン５を形成
する。これまでの工程によって、ＮＭＯＳＦＥＴが形成
される。このとき素子分離領域７には砒素イオン２５の
注入は行わないが、砒素イオンの注入を行ってもかまわ
ない。

【０１５５】図１１（ｄ）に示す工程では、酸化珪素膜
を堆積して層間絶縁膜１２を形成し、さらにその上にメ
タル配線１３を形成する。

【０１５６】本実施形態の製造方法によっても、第６の
実施形態に係る半導体装置と同じ構造が得られ、第６の
実施形態で説明したように、配線−基板間容量が小さ
く、動作速度の高い半導体装置を形成することができ
る。

【０１５７】なお、本実施形態においては、微細なゲー
ト電極４を形成するために、シリコン基板１に溝１０２
を形成し酸化珪素膜を埋め込んだ。しかし、ゲート電極
の形成に際して半導体基板の平坦性の影響が小さい場合
は、溝を形成せず、直接素子分離領域上に酸化珪素膜を
形成しても構わない。

【０１５８】（各実施形態の変形形態）以上、本発明に
おける８通りの実施形態を説明したが、各実施形態の組
合せによる変形形態がある。

【０１５９】一例として第１の実施形態を第２〜第８の
実施形態組み合わせて使えば、いっそうの配線−基板間
容量の低減と、容量に対する電荷の充放電の時間短縮と
を同時に行うことが可能となり、各実施形態単独の場合
よりさらに半導体装置の速度が向上する。

【０１６０】このように、本発明においては、各実施形
態単独で効果があるだけでなく、それぞれを組み合わせ
て行うことでより大きな効果を実現できる。

【０１６１】

【発明の効果】請求項１又は２によると、半導体装置の
製造方法として、素子分離領域内に活性領域としては機
能しないダミーの半導体部にＰＮ接合部を形成するよう
にしたので、ＰＮ接合部の容量の直列付加により配線−
基板間容量が低減し、よって、動作速度の高い、高性能
の半導体装置を製造することができる。

【０１６２】請求項２，３，４，５又は６によると、半
導体装置の製造方法として、素子分離領域のダミーの半
導体部の上に抵抗体膜を形成するようにしたので、層間
絶縁膜にかかる電位差が低下して容量への蓄積電荷量が
少なくなり、よって、動作速度の高い、高性能の半導体
装置を製造することができる。

【０１６３】請求項７，８又は９によると、半導体装置
の製造方法として、素子分離領域内のダミーの半導体部
の上部にイオンを注入してダミーの半導体部を高抵抗層
に変えるようにしたので、層間絶縁膜にかかる電位差が
低下して容量への蓄積電荷量が少なくなり、よって、動
作速度の高い、高性能の半導体装置を製造することがで
きる。

【０１６４】請求項１０，１１，１２又は１３による
と、半導体装置の製造方法として、素子分離領域内のダ
ミーの半導体部の上に下敷き絶縁膜を形成するようにし
たので、配線−基板間の距離が長くなることによって配
線−基板間容量が低減し、よって、動作速度の高い、高
性能の半導体装置を製造することができる。

【０１６５】請求項１４，１５又は１６によると、半導
体装置の製造方法として、素子分離領域内のダミーの半
導体部の上に埋め込み絶縁膜を形成するようにしたの
で、配線−基板領域間の距離が長くなることによって配
線−基板間容量が低減し、よって、動作速度の高い、高
性能の半導体装置を製造することができる。

【０１６６】請求項１７によると、半導体装置の製造方
法として、素子分離領域内のダミーの半導体部の内部に
酸素イオンを注入して埋め込み絶縁膜を形成するように
したので、埋め込み絶縁膜の容量の直列付加により配線
−基板間容量が低減し、よって、動作速度の高い、高性
能の半導体装置を製造することができる。

【０１６７】請求項１８によると、半導体装置の製造方
法として、素子分離領域内の半導体部をいったん除去し
た後絶縁性材料を埋め込んで埋め込み絶縁膜を形成し、
埋め込み絶縁膜の上に半導体膜を成長させて、ダミーの
半導体部を形成するようにしたので、埋め込み絶縁膜の
容量の直列付加により配線−基板間容量が低減し、よっ
て、動作速度の高い、高性能の半導体装置を製造するこ
とができる。

【０１６８】請求項１９によると、半導体装置の製造方
法として、素子分離領域全体に亘る溝を形成してから溝
内に絶縁性材料を埋め込んで埋め込み絶縁膜を形成した
後、埋め込み絶縁膜の上に半導体膜を成長させて、ダミ
ーの半導体部を形成するようにしたので、埋め込み絶縁
膜の容量の直列付加により配線−基板間容量が低減し、
よって、動作速度の高い、高性能の半導体装置を製造す
ることができる。

【図面の簡単な説明】

【図１】第１の実施形態に係るＮＭＯＳＦＥＴを有する
半導体装置の製造工程を示す断面図である。

【図２】第１の実施形態に係る半導体装置の配線−基板
間容量を説明するために素子分離領域を拡大して示す断
面図である。

【図３】第２の実施形態に係るＮＭＯＳＦＥＴを有する
半導体装置の製造工程を示す断面図である。

【図４】第３の実施形態に係るＮＭＯＳＦＥＴを有する
半導体装置の製造工程を示す断面図である。

【図５】第４の実施形態に係るＮＭＯＳＦＥＴを有する
半導体装置の製造工程を示す断面図である。

【図６】第５の実施形態に係るＮＭＯＳＦＥＴを有する
半導体装置の製造工程を示す断面図である。

【図７】第６の実施形態に係るＮＭＯＳＦＥＴを有する
半導体装置の製造工程を示す断面図である。

【図８】第６の実施形態に係る半導体装置の配線−基板
間容量を説明するために素子分離領域を拡大して示す断
面図である。

【図９】第７の実施形態に係るＮＭＯＳＦＥＴを有する
半導体装置の製造工程を示す断面図である。

【図１０】第８の実施形態に係るＮＭＯＳＦＥＴを有す
る半導体装置の前半の製造工程を示す断面図である。

【図１１】第８の実施形態に係るＮＭＯＳＦＥＴを有す
る半導体装置の後半の製造工程を示す断面図である。

【図１２】従来の発明のＮＭＯＳＦＥＴを有する半導体
装置の製造工程を示す断面図である。

【図１３】従来の半導体装置の配線−基板間容量を説明
するために素子分離領域を拡大して示す断面図である。

【符号の説明】

１ シリコン基板 ２ ゲート酸化膜 ４ ゲート電極 ５ ソース・ドレイン ６ 活性領域 ７ 素子分離領域 ８ 埋め込み溝部 ９ 半導体部 １０ 多結晶シリコン配線 １３ メタル配線 １４ 溝 ２１ 酸化珪素膜 ２２ 窒化珪素膜 ２３ 酸化珪素膜 ２４ サイドウォール ２５ 砒素イオン ３１ Ｎ型不純物拡散層 ３２ ＰＮ接合部 ５１ ダミーゲート ５２ 酸化珪素膜 ５３ 高抵抗膜 ６１ 埋め込み絶縁膜 ６２ 溝 ７１ 高抵抗層 ７２ 酸素イオン ８１ 下敷き絶縁膜 ８２ 酸化珪素膜 ８４ レジストマスク ９１ 埋め込み絶縁膜 ９２ レジストマスク ９３ 酸素イオン ９５ レジストマスク ９６ 溝 ９７ 半導体部 ９８ レジストマスク １０１ 埋め込み絶縁膜 １０２ 溝 １０３ シリコン膜 １０３ａ 半導体部 １０４ レジストマスク

Claims (19)

【特許請求の範囲】
1. 【請求項１】 第１導電型の基板領域を有する半導体基
   板に、上記基板領域を活性領域と素子分離領域とに区画
   する第１の溝と、上記素子分離領域を複数のダミーの半
   導体部に分割する第２の溝とを形成する第１の工程と、 上記第１及び第２の溝に絶縁性材料を埋め込んで第１の
   埋め込み溝部と第２の埋め込み溝部とをそれぞれ形成す
   る第２の工程と、 上記活性領域上に素子を形成する第３の工程と、 上記素子分離領域の上記ダミーの半導体部に第２導電型
   不純物を導入して、上記ダミーの半導体部に少なくとも
   １つのＰＮ接合部を形成する第４の工程と、 基板の全面上に層間絶縁膜を形成する第５の工程と、 上記層間絶縁膜の上に配線を形成する第６の工程とを備
   えていることを特徴とする半導体装置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 上記第３の工程及び上記第４の工程では、上記活性領域
   上に上記素子としてのＦＥＴのゲート電極を形成した
   後、上記活性領域及び上記ダミーの半導体部に第２導電
   型不純物を導入することにより、上記活性領域には上記
   ＦＥＴのソース・ドレインを形成する一方、上記ダミー
   の半導体部には１つの上記ＰＮ接合部を形成することを
   特徴とする半導体装置の製造方法。
3. 【請求項３】 基板領域を有する半導体基板に、上記基
   板領域を活性領域と素子分離領域とに区画する第１の溝
   と、上記素子分離領域を複数のダミーの半導体部に分割
   する第２の溝とを形成する第１の工程と、 上記第１及び第２の溝に絶縁性材料を埋め込んで第１の
   埋め込み溝部と第２の埋め込み溝部とをそれぞれ形成す
   る第２の工程と、 上記活性領域に素子を形成する第３の工程と、 上記素子分離領域の上記ダミーの半導体部の上に抵抗体
   膜を形成する第４の工程と、 基板の全面上に層間絶縁膜を形成する第５の工程と、 上記層間絶縁膜の上に配線を形成する第６の工程とを備
   えていることを特徴とする半導体装置の製造方法。
4. 【請求項４】 請求項３記載の半導体装置の製造方法に
   おいて、 上記第４の工程では、上記抵抗体膜を多結晶シリコン及
   び非晶質シリコンのうち少なくともいずれか一方を含む
   膜により構成することを特徴とする半導体装置の製造方
   法。
5. 【請求項５】 請求項３記載の半導体装置の製造方法に
   おいて、 上記第４の工程では、上記抵抗体膜を少なくとも絶縁膜
   を挟んだ２つ以上の導体膜からなる積層膜により構成す
   ることを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項３又は４記載の半導体装置の製造
   方法において、 上記第４の工程では、上記抵抗体膜に１×１０²⁰atoms
   ・ｃｍ^-3以下の濃度の不純物を導入することを特徴とす
   る半導体装置の製造方法。
7. 【請求項７】 基板領域を有する半導体基板に、上記基
   板領域を活性領域と素子分離領域とに区画する第１の溝
   と、上記素子分離領域を複数のダミーの半導体部に分割
   する第２の溝とを形成する第１の工程と、 上記第１及び第２の溝に絶縁性材料を埋め込んで第１の
   埋め込み溝部と第２の埋め込み溝部とをそれぞれ形成す
   る第２の工程と、 上記活性領域に素子を形成する第３の工程と、 上記ダミーの半導体部の上部にイオン注入を行って上記
   半導体部の上部に高抵抗層を形成する第４の工程と、 基板の全面上に層間絶縁膜を形成する第５の工程と、 上記層間絶縁膜の上に配線を形成する第６の工程とを備
   えていることを特徴とする半導体装置の製造方法。
8. 【請求項８】 請求項７記載の半導体装置の製造方法に
   おいて、 上記第４の工程では、少なくとも酸化原子を含むイオン
   を注入して上記高抵抗層を形成することを特徴とする半
   導体装置の製造方法。
9. 【請求項９】 請求項７記載の半導体装置の製造方法に
   おいて、 上記第４の工程では、少なくとも窒化原子を含むイオン
   を注入して上記高抵抗層を形成することを特徴とする半
   導体装置の製造方法。
10. 【請求項１０】 基板領域を有する半導体基板に、上記
    基板領域を活性領域と素子分離領域とに区画する第１の
    溝と、上記素子分離領域を複数のダミーの半導体部に分
    割する第２の溝とを形成する第１の工程と、 上記第１及び第２の溝に絶縁性材料を埋め込んで第１の
    埋め込み溝部と第２の埋め込み溝部とをそれぞれ形成す
    る第２の工程と、 上記活性領域に素子を形成する第３の工程と、 上記素子分離領域の上記ダミーの半導体部の上に下敷き
    絶縁膜を形成する第４の工程と、 基板の全面上に層間絶縁膜を形成する第５の工程と、 上記層間絶縁膜の上に配線を形成する第６の工程とを備
    えていることを特徴とする半導体装置の製造方法。
11. 【請求項１１】 請求項１０記載の半導体装置の製造方
    法において、 上記第３の工程及び上記第４の工程では、上記活性領域
    上に上記素子となるＦＥＴのゲート電極を形成した後、
    基板上に誘電体膜を堆積して、上記素子分離領域上を覆
    うマスクを用いてこの誘電体膜の異方性エッチングを行
    うことにより、上記ゲート電極の側面上にはサイドウォ
    ールを、上記ダミーの半導体部の上には上記下敷き絶縁
    膜をそれぞれ残すことを特徴とする半導体装置の製造方
    法。
12. 【請求項１２】 請求項１０又は１１記載の半導体装置
    の製造方法において、 上記第４の工程では、少なくとも酸化珪素を含む誘電体
    膜により上記下敷き絶縁膜を形成することを特徴とする
    半導体装置の製造方法。
13. 【請求項１３】 請求項１０又は１１記載の半導体装置
    の製造方法において、 上記第４の工程では、少なくとも窒化珪素を含む誘電体
    膜により上記下敷き絶縁膜を形成することを特徴とする
    半導体装置の製造方法。
14. 【請求項１４】 基板領域を有する半導体基板に、上記
    基板領域を活性領域と素子分離領域とに区画する第１の
    溝と、上記素子分離領域を複数のダミーの半導体部に分
    割する第２の溝とを形成する第１の工程と、 上記第１及び第２の溝に絶縁性材料を埋め込んで第１の
    埋め込み溝部と第２の埋め込み溝部とをそれぞれ形成す
    る第２の工程と、 上記活性領域に素子を形成する第３の工程と、 上記ダミーの半導体部をエッチングにより除去して第３
    の溝を形成し、上記第３の溝内に絶縁性材料を埋め込ん
    で上記第１及び第２の埋め込み溝部と共通の上面位置を
    有する埋め込み絶縁膜を形成する第４の工程と、 基板の全面上に層間絶縁膜を形成する第５の工程と、 上記層間絶縁膜の上に配線を形成する第６の工程とを備
    えていることを特徴とする半導体装置の製造方法。
15. 【請求項１５】 請求項１４記載の半導体装置の製造方
    法において、 上記第４の工程では、少なくとも酸化珪素を含む誘電体
    膜により上記埋め込み絶縁膜を形成することを特徴とす
    る半導体装置の製造方法。
16. 【請求項１６】 請求項１４記載の半導体装置の製造方
    法において、 上記第４の工程では、少なくとも窒化珪素を含む誘電体
    膜により上記埋め込み絶縁膜を形成することを特徴とす
    る半導体装置の製造方法。
17. 【請求項１７】 基板領域を有する半導体基板に、上記
    基板領域を活性領域と素子分離領域とに区画する第１の
    溝と、上記素子分離領域を複数のダミーの半導体部に分
    割する第２の溝とを形成する第１の工程と、 上記第１及び第２の溝に絶縁性材料を埋め込んで第１の
    埋め込み溝部と第２の埋め込み溝部とをそれぞれ形成す
    る第２の工程と、 上記活性領域に素子を形成する第３の工程と、 上記ダミーの半導体部の内部に酸素イオンの注入を行っ
    て上記半導体部の奥方に埋め込み絶縁膜を形成する第４
    の工程と、 基板の全面上に層間絶縁膜を形成する第５の工程と、 上記層間絶縁膜の上に配線を形成する第６の工程とを備
    えていることを特徴とする半導体装置の製造方法。
18. 【請求項１８】 基板領域を有する半導体基板に、上記
    基板領域を活性領域と素子分離領域とに区画する第１の
    溝と、上記素子分離領域を複数の半導体部に分割する第
    ２の溝とを形成する第１の工程と、 上記第１及び第２の溝に絶縁性材料を埋め込んで第１の
    埋め込み溝部と第２の埋め込み溝部とをそれぞれ形成す
    る第２の工程と、 上記半導体部をエッチングにより除去して第３の溝を形
    成し、上記第３の溝内に絶縁性材料を埋め込んで上記第
    １及び第２の埋め込み溝部よりも低い上面位置を有する
    埋め込み絶縁膜を形成する第３の工程と、 上記活性領域をマスク部材で覆った状態で上記埋め込み
    絶縁膜の上に半導体膜を成長させてダミーの半導体部を
    形成する第４の工程と、 上記活性領域の上に素子を形成する第５の工程と、 基板の全面上に層間絶縁膜を形成する第６の工程と、 上記層間絶縁膜の上に配線を形成する第７の工程とを備
    えていることを特徴とする半導体装置の製造方法。
19. 【請求項１９】 基板領域を有する半導体基板に、上記
    基板領域のうち素子分離領域全体に亘る第１の溝を形成
    し、上記基板領域のうち活性領域を残す第１の工程と、 上記第１の溝に絶縁性材料を埋め込んで上記素子形成領
    域と共通の上面位置を有する埋め込み絶縁膜を形成する
    第２の工程と、 上記活性領域及び上記埋め込み絶縁膜の上に半導体膜を
    成長させる第３の工程と、 半導体基板基板に、上記半導体膜及び上記基板領域を活
    性領域と素子分離領域とに区画する第２の溝と、上記素
    子分離領域の半導体膜を複数のダミーの半導体部に分割
    する第３の溝とを形成する第４の工程と、 上記第１及び第２の溝に絶縁性材料を埋め込んで第１の
    埋め込み溝部と第２の埋め込み溝部とをそれぞれ形成す
    る第５の工程と、 上記活性領域上の上記半導体膜の上に素子を形成する第
    ６の工程と、 基板の全面上に層間絶縁膜を形成する第７の工程と、 上記層間絶縁膜の上に配線を形成する第８の工程とを備
    えていることを特徴とする半導体装置の製造方法。