JPH08330546A - フィールド遮蔽分離層を有するsoi dram - Google Patents
フィールド遮蔽分離層を有するsoi dramInfo
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- JPH08330546A JPH08330546A JP8142470A JP14247096A JPH08330546A JP H08330546 A JPH08330546 A JP H08330546A JP 8142470 A JP8142470 A JP 8142470A JP 14247096 A JP14247096 A JP 14247096A JP H08330546 A JPH08330546 A JP H08330546A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Abstract
(57)【要約】
【課題】 SOI回路において過大なスペースを使用せ
ずにトランジスタ本体へのコンタクトを製作する方法を
提供する。 【解決手段】 ボディ・コンタクトとフィールド遮蔽分
離層とを有するSOIディープ・トレンチDRAMは、
隣接するディープ・トレンチ・キャパシタ間の選択した
部位にSOIデバイス層と絶縁層の下の埋込み導電層と
の間の接触を行う。埋込み層はバイアスをかけて、ホー
ルの電界による吸引を改善することができる。
ずにトランジスタ本体へのコンタクトを製作する方法を
提供する。 【解決手段】 ボディ・コンタクトとフィールド遮蔽分
離層とを有するSOIディープ・トレンチDRAMは、
隣接するディープ・トレンチ・キャパシタ間の選択した
部位にSOIデバイス層と絶縁層の下の埋込み導電層と
の間の接触を行う。埋込み層はバイアスをかけて、ホー
ルの電界による吸引を改善することができる。
Description
【0001】
【発明の属する技術分野】本発明は、シリコン・オン・
インシュレータ(SOI)回路に関し、特にDRAMに
関する。
インシュレータ(SOI)回路に関し、特にDRAMに
関する。
【0002】
【従来の技術】SOI技術は、多年にわたって研究され
ており、いくつかの周知の利点、特に動作速度が速く、
容量が小さく、より低い電圧が使用できるという利点を
有する。
ており、いくつかの周知の利点、特に動作速度が速く、
容量が小さく、より低い電圧が使用できるという利点を
有する。
【0003】
【発明が解決しようとする課題】SOI技術の周知の問
題は、トランジスタ本体へのコンタクトが必要であるこ
と、および過大なスペースを使用せずにコンタクトを製
作することに関する問題である。
題は、トランジスタ本体へのコンタクトが必要であるこ
と、および過大なスペースを使用せずにコンタクトを製
作することに関する問題である。
【0004】本発明は、酸化物絶縁層の下のドープ層に
よって相互接続された自己整合ボディ・コンタクトの使
用を組み込んだSOI DRAMに関する。
よって相互接続された自己整合ボディ・コンタクトの使
用を組み込んだSOI DRAMに関する。
【0005】
【発明の実施の形態】図1を参照すると、いくつかの初
期ステップを実施した後の本発明によるDRAMの一部
断面が示されている。しきい注入やフィールド注入など
の従来のステップは、基板準備ステップと呼ばれる。
(N型FET)トランジスタを形成するため、n型基板
30、酸化物(SiO2)層20およびp型SOI(ま
たはデバイス)シリコン層10を有するSOIウエハを
出発材料として使用する。n型基板は、nチャネル・ア
レイ内の記憶キャパシタ・プレートとして使用される。
逆の実施形態では、p型アレイの場合に(記憶容量の小
さいn型アレイの場合にも)p型基板を使用する。
期ステップを実施した後の本発明によるDRAMの一部
断面が示されている。しきい注入やフィールド注入など
の従来のステップは、基板準備ステップと呼ばれる。
(N型FET)トランジスタを形成するため、n型基板
30、酸化物(SiO2)層20およびp型SOI(ま
たはデバイス)シリコン層10を有するSOIウエハを
出発材料として使用する。n型基板は、nチャネル・ア
レイ内の記憶キャパシタ・プレートとして使用される。
逆の実施形態では、p型アレイの場合に(記憶容量の小
さいn型アレイの場合にも)p型基板を使用する。
【0006】SOIバック酸化物20の下に層32を形
成するため、ホウ素を注入することによってP+層32
を形成する。0.25μmのグラウンド・ルール技術に
適合する酸化物層20の例示的厚さが100nm、デバ
イス層10の厚さが80nmの場合、濃度4×1017/
cm3のホウ素を注入して層10を形成する。
成するため、ホウ素を注入することによってP+層32
を形成する。0.25μmのグラウンド・ルール技術に
適合する酸化物層20の例示的厚さが100nm、デバ
イス層10の厚さが80nmの場合、濃度4×1017/
cm3のホウ素を注入して層10を形成する。
【0007】ホウ素濃度約5×1019/cm3、厚さ2
5nm〜400nmの層32を使用して、ボディ・コン
タクト用の配線レベルを設ける。n型基板は、アレイ内
のセル・キャパシタの共通プレートとして働く。
5nm〜400nmの層32を使用して、ボディ・コン
タクト用の配線レベルを設ける。n型基板は、アレイ内
のセル・キャパシタの共通プレートとして働く。
【0008】標準の加工法を使用して、従来のパッド酸
化物層(8nm)および窒化物層、Si3N4層(200
nm)を形成する。
化物層(8nm)および窒化物層、Si3N4層(200
nm)を形成する。
【0009】ディープ・トレンチ(DT)マスクを使用
してウエハをパターン化した後、Applied Materials 50
00エッチング・ツールのエッチング液としてHBRおよ
びNF3を使用する従来のイオン・エッチング・プロセ
ス(反応性イオン・エッチング、RIEとも呼ばれる)
を使用して、セル・キャパシタ用のディープ・トレンチ
100をエッチングする。通常、ディープ・トレンチは
1μm〜8μmの厚さを有する。
してウエハをパターン化した後、Applied Materials 50
00エッチング・ツールのエッチング液としてHBRおよ
びNF3を使用する従来のイオン・エッチング・プロセ
ス(反応性イオン・エッチング、RIEとも呼ばれる)
を使用して、セル・キャパシタ用のディープ・トレンチ
100をエッチングする。通常、ディープ・トレンチは
1μm〜8μmの厚さを有する。
【0010】ディープ・トレンチ・キャパシタ内にキャ
パシタ誘電体として薄いノード誘電体102(例えば、
周知のプロセスでは高速熱窒化および再酸化によって形
成する)を形成する。他の誘電体も好ましければ使用で
きる。
パシタ誘電体として薄いノード誘電体102(例えば、
周知のプロセスでは高速熱窒化および再酸化によって形
成する)を形成する。他の誘電体も好ましければ使用で
きる。
【0011】RIEなど任意の適切な方法によって埋込
みP+層32と基板30の間の接合の下のレベルまで掘
穿したトレンチをN+多結晶シリコン(ポリシリコン)
110で充填する。これにより、キャパシタをプレート
30から分離しかつキャパシタをP+層32から分離す
る、分離カラーの底面の位置が画定される。ポリシリコ
ン110はキャパシタの内部電極を形成し、基板30は
キャパシタ・アレイ用の共通電極を形成する。分離カラ
ーは、P+層32内およびn基板30内での高電界の発
生を防ぐ。
みP+層32と基板30の間の接合の下のレベルまで掘
穿したトレンチをN+多結晶シリコン(ポリシリコン)
110で充填する。これにより、キャパシタをプレート
30から分離しかつキャパシタをP+層32から分離す
る、分離カラーの底面の位置が画定される。ポリシリコ
ン110はキャパシタの内部電極を形成し、基板30は
キャパシタ・アレイ用の共通電極を形成する。分離カラ
ーは、P+層32内およびn基板30内での高電界の発
生を防ぐ。
【0012】ポリシリコン・フィルタ110の上のノー
ド誘電体102を除去し、114および116で示され
るカラー酸化物を従来のCVDプロセスで付着し、その
後RIEによってトレンチの上部の底面の酸化物を除去
する。
ド誘電体102を除去し、114および116で示され
るカラー酸化物を従来のCVDプロセスで付着し、その
後RIEによってトレンチの上部の底面の酸化物を除去
する。
【0013】トレンチの上部をポリシリコン120(埋
込みストラップの所望の外方拡散の量に応じてN+また
は真性ポリシリコンを用いる)で充填した後、ポリシリ
コン120の上部がバック酸化物20の範囲内に入るよ
うにRIEなどの適切な方法によって掘穿する。カラー
酸化物114をポリシリコン120と同じ深さにまで掘
穿する。真性ポリシリコン充填層125を付着した後、
SOI面のレベルにまで掘穿する。
込みストラップの所望の外方拡散の量に応じてN+また
は真性ポリシリコンを用いる)で充填した後、ポリシリ
コン120の上部がバック酸化物20の範囲内に入るよ
うにRIEなどの適切な方法によって掘穿する。カラー
酸化物114をポリシリコン120と同じ深さにまで掘
穿する。真性ポリシリコン充填層125を付着した後、
SOI面のレベルにまで掘穿する。
【0014】ストラップ・マスク(STマスク)を使用
して図1に示されるPRにパターンを画定し、隣接する
1対のトレンチの半分を露出させる。トレンチ間の領域
を窒化物によって保護し、フォトレジストとトレンチ間
の窒化物の組合せによってストラップを画定する。セル
・レイアウトの上面図を図5に示す。図5では、1組の
矢印525はDRAMセルの長さを示し、矢印530は
ボディ・コンタクトをその中に形成する領域の長さを示
し、矢印535は図1に示したアパーチャを示す。対応
する矢印を図1に示す。
して図1に示されるPRにパターンを画定し、隣接する
1対のトレンチの半分を露出させる。トレンチ間の領域
を窒化物によって保護し、フォトレジストとトレンチ間
の窒化物の組合せによってストラップを画定する。セル
・レイアウトの上面図を図5に示す。図5では、1組の
矢印525はDRAMセルの長さを示し、矢印530は
ボディ・コンタクトをその中に形成する領域の長さを示
し、矢印535は図1に示したアパーチャを示す。対応
する矢印を図1に示す。
【0015】ストラップ・マスクPR210を適所に配
置した後、ディープ・トレンチ内のポリシリコン125
およびカラー酸化物116中にバック酸化物20の底面
を通してRIE操作を実施する。ストラップ・マスクP
Rと窒化物パッド205は、キャパシタの中心電極とト
ランジスタの間のストラップ接続を画定するこのRIE
用のマスクになる。
置した後、ディープ・トレンチ内のポリシリコン125
およびカラー酸化物116中にバック酸化物20の底面
を通してRIE操作を実施する。ストラップ・マスクP
Rと窒化物パッド205は、キャパシタの中心電極とト
ランジスタの間のストラップ接続を画定するこのRIE
用のマスクになる。
【0016】図2を参照すると、フォトレジスト210
を剥離し、その後化学機械研磨、エッチバック、または
その他の適切な技法を使用して、テトラエトキシシラン
(TEOS)を付着し、窒化物パッド205のレベルに
まで平坦化する。ポリシリコン125の小さい方の領域
は、TEOS220によって、ボディ・コンタクトと埋
込み導電層32の間の接続を含む図の中央の領域から分
離された、セル用のストラップとして残る。ボディ・コ
ンタクトを埋込み層に接続するこの方法では、折り返し
ビット線DRAMセルを8つのリソグラフィ・スクエア
内に製作できる。したがって、本発明によるボディ・コ
ンタクトの使用には面積上の不利益は伴わない。
を剥離し、その後化学機械研磨、エッチバック、または
その他の適切な技法を使用して、テトラエトキシシラン
(TEOS)を付着し、窒化物パッド205のレベルに
まで平坦化する。ポリシリコン125の小さい方の領域
は、TEOS220によって、ボディ・コンタクトと埋
込み導電層32の間の接続を含む図の中央の領域から分
離された、セル用のストラップとして残る。ボディ・コ
ンタクトを埋込み層に接続するこの方法では、折り返し
ビット線DRAMセルを8つのリソグラフィ・スクエア
内に製作できる。したがって、本発明によるボディ・コ
ンタクトの使用には面積上の不利益は伴わない。
【0017】アレイの外側のサポート論理回路はCMO
Sであり、したがってフィールド遮蔽分離では、N型F
ETとP型FETを別々に分離する必要があるので、過
大な面積が必要となる。したがって、アレイの外側のサ
ポート回路内の狭いトレンチ分離には標準の加工法を使
用する。
Sであり、したがってフィールド遮蔽分離では、N型F
ETとP型FETを別々に分離する必要があるので、過
大な面積が必要となる。したがって、アレイの外側のサ
ポート回路内の狭いトレンチ分離には標準の加工法を使
用する。
【0018】次に図3を参照すると、パッド層202お
よび205を剥離し、犠牲酸化物204(8nm)を成
長させ、ポリシリコン・フィールド遮蔽層260(10
0nm)およびフィールド遮蔽キャップ270(100
nm)を付着した後の、図1および図2と同じ領域が示
されている。酸化物204はまた、フィールド遮蔽層の
下の分離酸化物ならびに活性領域内の犠牲酸化物として
も働く。
よび205を剥離し、犠牲酸化物204(8nm)を成
長させ、ポリシリコン・フィールド遮蔽層260(10
0nm)およびフィールド遮蔽キャップ270(100
nm)を付着した後の、図1および図2と同じ領域が示
されている。酸化物204はまた、フィールド遮蔽層の
下の分離酸化物ならびに活性領域内の犠牲酸化物として
も働く。
【0019】図3に、FSマスクによりフィールド遮蔽
層260内にアレイ活性領域を開口した後の領域を示
す。FSマスクは、後工程で活性デバイス領域、ボディ
・コンタクトおよびビット線コンタクトを形成したい場
所でフィールド遮蔽層を開口する。図5に示した活性領
域アパーチャ510の端部は、図3では矢印510で示
されている。ディープ・トレンチのすべての背中合わせ
の対の間にボディ・コンタクトを配置する必要はない。
再度図5を参照すると、図の上部列および底部列のアパ
ーチャ510をフィールド遮蔽で覆われた空きスペース
によって分離する。図から分かるように、埋込み配線層
32をデバイス層10に接続するボディ・コンタクト部
材は、トランジスタ本体に隣接していない。しかし、ボ
ディ・コンタクト部材は、複数のトランジスタからの穴
がそれらのトランジスタの本体からその部材へと通じる
ように配置されており、したがって埋込み層32とトラ
ンジスタ・ボディの間にコンタクトがある。ボディ・コ
ンタクトをずらすことにより、フィールド遮蔽の連続性
が得られる位置が多くなるので、フィールド遮蔽の実効
シート抵抗を小さくできる。
層260内にアレイ活性領域を開口した後の領域を示
す。FSマスクは、後工程で活性デバイス領域、ボディ
・コンタクトおよびビット線コンタクトを形成したい場
所でフィールド遮蔽層を開口する。図5に示した活性領
域アパーチャ510の端部は、図3では矢印510で示
されている。ディープ・トレンチのすべての背中合わせ
の対の間にボディ・コンタクトを配置する必要はない。
再度図5を参照すると、図の上部列および底部列のアパ
ーチャ510をフィールド遮蔽で覆われた空きスペース
によって分離する。図から分かるように、埋込み配線層
32をデバイス層10に接続するボディ・コンタクト部
材は、トランジスタ本体に隣接していない。しかし、ボ
ディ・コンタクト部材は、複数のトランジスタからの穴
がそれらのトランジスタの本体からその部材へと通じる
ように配置されており、したがって埋込み層32とトラ
ンジスタ・ボディの間にコンタクトがある。ボディ・コ
ンタクトをずらすことにより、フィールド遮蔽の連続性
が得られる位置が多くなるので、フィールド遮蔽の実効
シート抵抗を小さくできる。
【0020】P+ポリシリコンを使用すれば、N+ポリシ
リコンの効果と比較して、分離領域を遮断する追加の1
V内蔵バイアスが得られることを当業者なら理解するで
あろう。さらに、ホウ素を分離酸化物中に拡散すれば、
分離が改善できる。
リコンの効果と比較して、分離領域を遮断する追加の1
V内蔵バイアスが得られることを当業者なら理解するで
あろう。さらに、ホウ素を分離酸化物中に拡散すれば、
分離が改善できる。
【0021】LPCVD窒化物付着などの従来の共形付
着プロセスによってフィールド遮蔽層260の端部上に
窒化物スペーサ274が形成されている。フィールド遮
蔽層およびキャップの端部は、図3の両側に離れて示さ
れている。
着プロセスによってフィールド遮蔽層260の端部上に
窒化物スペーサ274が形成されている。フィールド遮
蔽層およびキャップの端部は、図3の両側に離れて示さ
れている。
【0022】次に図4を参照すると、図1ないし図3の
領域と完成したDRAMセルとが示されている。ブラケ
ット450で示した領域は、図5に4−4で示す断面で
ある。ブラケット525は、図5に矢印525で示す、
背中合わせのトレンチ間の中間からビット線コンタクト
の中間へ延びる1つのDRAMセルに対応する。
領域と完成したDRAMセルとが示されている。ブラケ
ット450で示した領域は、図5に4−4で示す断面で
ある。ブラケット525は、図5に矢印525で示す、
背中合わせのトレンチ間の中間からビット線コンタクト
の中間へ延びる1つのDRAMセルに対応する。
【0023】図4は、活性領域内の露出した犠牲酸化物
204を除去し、従来のゲート酸化物206を例えば8
nmの厚さに成長させ、第1のゲート導電性ポリシリコ
ン層310(ゲート・コンタクト層とも呼ばれる)をフ
ィールド遮蔽層260とキャップ270および窒化物キ
ャップ層320と実質上同じ厚さにまで付着し、以下に
説明するようにそれらを加工して平坦度を改善した結果
を示す。
204を除去し、従来のゲート酸化物206を例えば8
nmの厚さに成長させ、第1のゲート導電性ポリシリコ
ン層310(ゲート・コンタクト層とも呼ばれる)をフ
ィールド遮蔽層260とキャップ270および窒化物キ
ャップ層320と実質上同じ厚さにまで付着し、以下に
説明するようにそれらを加工して平坦度を改善した結果
を示す。
【0024】サポート回路を含むアレイの外側の領域を
マスクし、窒化物キャップ層320をアレイ内のGC層
310から剥離する。化学機械研磨(CMP)操作によ
り、フィールド遮蔽キャップ270を研磨停止材として
使用して、層310の厚さをフィールド遮蔽層260と
キャップ270の厚さにする。この操作の結果、アレイ
の内部と外部の共通面272ができる。アレイの外側で
は、層はまだパターン化されていないので均一であり、
アレイの内側では、ポリシリコン310のパターンがフ
ィールド遮蔽260内の活性アレイ・アパーチャに挿入
されている。そのような挿入導体のパターンはダマシー
ン(damascene)と呼ばれる。
マスクし、窒化物キャップ層320をアレイ内のGC層
310から剥離する。化学機械研磨(CMP)操作によ
り、フィールド遮蔽キャップ270を研磨停止材として
使用して、層310の厚さをフィールド遮蔽層260と
キャップ270の厚さにする。この操作の結果、アレイ
の内部と外部の共通面272ができる。アレイの外側で
は、層はまだパターン化されていないので均一であり、
アレイの内側では、ポリシリコン310のパターンがフ
ィールド遮蔽260内の活性アレイ・アパーチャに挿入
されている。そのような挿入導体のパターンはダマシー
ン(damascene)と呼ばれる。
【0025】次に、アレイの外側の回路内のポリシリコ
ン310から窒化物キャップ320を除去する。第2の
ゲート導電性ポリシリコン層315(またはその他の導
電性層)を下方ポリシリコンの上に付着し、窒化物キャ
ップ322をその上に付着する。これにより、ゲートと
なる領域の上にポリシリコン複合ゲート導電層310〜
315が残り、またフィールド遮蔽層260(およびフ
ィールド・キャップ270)の上に単一のポリシリコン
層315が残る。層310と層315の間の境界は図4
の点線で示されており、破線272はフィールド・キャ
ップの上面272のレベルを示す。
ン310から窒化物キャップ320を除去する。第2の
ゲート導電性ポリシリコン層315(またはその他の導
電性層)を下方ポリシリコンの上に付着し、窒化物キャ
ップ322をその上に付着する。これにより、ゲートと
なる領域の上にポリシリコン複合ゲート導電層310〜
315が残り、またフィールド遮蔽層260(およびフ
ィールド・キャップ270)の上に単一のポリシリコン
層315が残る。層310と層315の間の境界は図4
の点線で示されており、破線272はフィールド・キャ
ップの上面272のレベルを示す。
【0026】層322、315、310をエッチングし
て、アレイの内側と外側にゲート、ワード線(および任
意選択で局部相互接続)を画定する。ダマシーン・ゲー
ト・コンタクト・プロセスでは、サポート回路内とアレ
イ内でゲート導体の高さを均一にすることによって、サ
ポートに対するアレイ内のゲート導体のレベルの焦点深
度の問題が解決される。ソース17およびドレイン19
の従来の注入を実施し、その後窒化物スペーサ325を
ゲートの端部の上に形成する。ソースおよびドレインは
フィールド遮蔽アパーチャ510から注入するので、注
入はアパーチャの外側のフィールド遮蔽層によって妨害
される。ブラケット525で示されるように、DRAM
セルは、(1対のセルに共通な)共通拡散層19からゲ
ートを通ってトレンチ・キャパシタ100の端部より先
まで延びる。ストラップ125は、適切な時間に、例え
ばアニール・ステップと酸化ステップの際にポリシリコ
ン120および電極17から拡散することよって導電性
にする。
て、アレイの内側と外側にゲート、ワード線(および任
意選択で局部相互接続)を画定する。ダマシーン・ゲー
ト・コンタクト・プロセスでは、サポート回路内とアレ
イ内でゲート導体の高さを均一にすることによって、サ
ポートに対するアレイ内のゲート導体のレベルの焦点深
度の問題が解決される。ソース17およびドレイン19
の従来の注入を実施し、その後窒化物スペーサ325を
ゲートの端部の上に形成する。ソースおよびドレインは
フィールド遮蔽アパーチャ510から注入するので、注
入はアパーチャの外側のフィールド遮蔽層によって妨害
される。ブラケット525で示されるように、DRAM
セルは、(1対のセルに共通な)共通拡散層19からゲ
ートを通ってトレンチ・キャパシタ100の端部より先
まで延びる。ストラップ125は、適切な時間に、例え
ばアニール・ステップと酸化ステップの際にポリシリコ
ン120および電極17から拡散することよって導電性
にする。
【0027】次に、リンケイ酸塩ガラス(PSG)また
はその他の誘電体層330を付着して平坦化し、その後
窒化物キャップ335を付着する。ボディ・コンタクト
・マスクを使用して窒化物キャップ335を開口し、P
SG330およびゲート酸化物206をSOI10の表
面までエッチングする。次に、ボディ・コンタクトを形
成するため、アパーチャの露出した側壁に追加の窒化物
スペーサ327を形成する。これにより、整合条件およ
び膜公差条件が最悪の場合でも、ボディ・コンタクトが
キャパシタ・ノードに対して短絡することはなくなる。
はその他の誘電体層330を付着して平坦化し、その後
窒化物キャップ335を付着する。ボディ・コンタクト
・マスクを使用して窒化物キャップ335を開口し、P
SG330およびゲート酸化物206をSOI10の表
面までエッチングする。次に、ボディ・コンタクトを形
成するため、アパーチャの露出した側壁に追加の窒化物
スペーサ327を形成する。これにより、整合条件およ
び膜公差条件が最悪の場合でも、ボディ・コンタクトが
キャパシタ・ノードに対して短絡することはなくなる。
【0028】埋込み層とSOI層10内のボディを接続
するボディ・コンタクト用の自己整合ボディ・コンタク
ト・アパーチャを、エッチングによりSOI10および
バック酸化物20中にP+埋込み層32にまで形成す
る。形成したボディ・コンタクト・アパーチャをP+ポ
リシリコン35で充填する。P+ポリシリコン35をR
IEなど任意の従来の方法によってSOI10の表面ま
で掘穿する。これにより、層32と層10内のトランジ
スタ・ボディとの間にボディ・コンタクトが形成され
る。図5の断面4−4はトランジスタを貫通する活性領
域アパーチャ軸を通るので、トランジスタ・ボディから
の電流は図4の紙面に垂直である。図5を参照すると、
穴はブラケット312で示されるゲートの下の領域か
ら、図5の上方および下方にブラケットで示される電極
17およびトレンチ・キャパシタ100を通り、ボディ
・コンタクト35まで通じることが分かる。
するボディ・コンタクト用の自己整合ボディ・コンタク
ト・アパーチャを、エッチングによりSOI10および
バック酸化物20中にP+埋込み層32にまで形成す
る。形成したボディ・コンタクト・アパーチャをP+ポ
リシリコン35で充填する。P+ポリシリコン35をR
IEなど任意の従来の方法によってSOI10の表面ま
で掘穿する。これにより、層32と層10内のトランジ
スタ・ボディとの間にボディ・コンタクトが形成され
る。図5の断面4−4はトランジスタを貫通する活性領
域アパーチャ軸を通るので、トランジスタ・ボディから
の電流は図4の紙面に垂直である。図5を参照すると、
穴はブラケット312で示されるゲートの下の領域か
ら、図5の上方および下方にブラケットで示される電極
17およびトレンチ・キャパシタ100を通り、ボディ
・コンタクト35まで通じることが分かる。
【0029】次に、ボディ・コンタクト35の上のアパ
ーチャを酸化物などの適切な絶縁物340で充填する。
窒化物キャップ335を剥離し、従来の加工法を使用し
て回路を完成させる。ビット線およびワード線へのコン
タクトを製造するステップ、アレイ内およびサポート回
路内に相互接続を形成するステップなど、従来のステッ
プは、回路完成ステップと呼ばれる。当技術分野で周知
のように、層315から形成されるゲート・コンタクト
はアレイのワード線(任意選択で、図4に示した線の上
にある低抵抗線によって補足される)となり、ビット線
はワード線に対して直角に延びる。図5のボックス51
9で示されるビット線コンタクトが、図4の拡散層19
の上に形成され、ビット線(図5の515)が、ビット
線コンタクトの上に形成される。図5の点線325は、
図4の窒化物スペーサ325を示し、ポリシリコン・ゲ
ート・コンタクト層の経路を示す働きをする。同様に、
点線のボックス100はディープ・トレンチ100を示
す。
ーチャを酸化物などの適切な絶縁物340で充填する。
窒化物キャップ335を剥離し、従来の加工法を使用し
て回路を完成させる。ビット線およびワード線へのコン
タクトを製造するステップ、アレイ内およびサポート回
路内に相互接続を形成するステップなど、従来のステッ
プは、回路完成ステップと呼ばれる。当技術分野で周知
のように、層315から形成されるゲート・コンタクト
はアレイのワード線(任意選択で、図4に示した線の上
にある低抵抗線によって補足される)となり、ビット線
はワード線に対して直角に延びる。図5のボックス51
9で示されるビット線コンタクトが、図4の拡散層19
の上に形成され、ビット線(図5の515)が、ビット
線コンタクトの上に形成される。図5の点線325は、
図4の窒化物スペーサ325を示し、ポリシリコン・ゲ
ート・コンタクト層の経路を示す働きをする。同様に、
点線のボックス100はディープ・トレンチ100を示
す。
【0030】さらに、図6に、本発明による集積回路5
00の全体的な図を概略的に示す。図5には、入出力サ
ポート回路が従来の入出力バッファ、デコーダ、センス
増幅器などを含むブロック502として示されている。
図の上部には、回路500のメモリ・アレイ505の小
さい部分が詳細に示されている。
00の全体的な図を概略的に示す。図5には、入出力サ
ポート回路が従来の入出力バッファ、デコーダ、センス
増幅器などを含むブロック502として示されている。
図の上部には、回路500のメモリ・アレイ505の小
さい部分が詳細に示されている。
【0031】次に図7を参照すると、酸化物204で分
離されたフィールド遮蔽層260とダマシーン・ポリシ
リコン310とワード線ポリシリコン315の間の関係
を示す図5の線6−6に沿った直交断面が示されてい
る。図7の右側および左側のTEOS220は、ゲート
・コンタクト310を含むセルに隣接するセルのトレン
チ・キャパシタ内にある。
離されたフィールド遮蔽層260とダマシーン・ポリシ
リコン310とワード線ポリシリコン315の間の関係
を示す図5の線6−6に沿った直交断面が示されてい
る。図7の右側および左側のTEOS220は、ゲート
・コンタクト310を含むセルに隣接するセルのトレン
チ・キャパシタ内にある。
【0032】電力バスからボディ・コンタクトがその中
に製作される埋込みP+層32へのコンタクトは、ワー
ド線512本ごと、または層の抵抗および特定の回路の
他のパラメータに適したその他の間隔で製作することが
できる。フィールド遮蔽コンタクトがメモリ・アレイの
外側に製作される。
に製作される埋込みP+層32へのコンタクトは、ワー
ド線512本ごと、または層の抵抗および特定の回路の
他のパラメータに適したその他の間隔で製作することが
できる。フィールド遮蔽コンタクトがメモリ・アレイの
外側に製作される。
【0033】ボディ・コンタクト35は、層310を付
着する前にコンタクト35用のアパーチャを形成し、次
いでゲート・スタックのパターン化の際にコンタクト3
5とゲート・コンタクト310の間の短絡を引き起こす
恐れのあるポリシリコンを除去することによって、31
0などの以前の層から形成できることを当業者なら理解
するであろう。この方法は余分のステップを必要とする
が、本発明により密度の改善が可能となるので十分引き
合う。
着する前にコンタクト35用のアパーチャを形成し、次
いでゲート・スタックのパターン化の際にコンタクト3
5とゲート・コンタクト310の間の短絡を引き起こす
恐れのあるポリシリコンを除去することによって、31
0などの以前の層から形成できることを当業者なら理解
するであろう。この方法は余分のステップを必要とする
が、本発明により密度の改善が可能となるので十分引き
合う。
【0034】各種の材料、付着方法およびエッチング液
は決定的なものではなく、当業者は記載したステップを
修正したり、同等物を代用することが容易にできよう。
図示の厚さおよびドーパントは、アレイ供給電圧が2V
であり、フィールド遮蔽層が−1.5Vにバイアスさ
れ、埋込み層32が−1Vにバイアスされ、基板30が
接地された例示的回路に関するものである。ワード線は
3.5Vに引き上げられ、ビット線は2Vで動作する。
ここに開示した教示に照らせば、バイアス値を変える、
P型FETアレイの層10をn型かまたはp型にするな
ど、本発明の様々な実施形態が可能であること、および
頭記の特許請求の範囲がここに開示した実施形態に限定
されるものではないことを当業者なら理解するであろ
う。
は決定的なものではなく、当業者は記載したステップを
修正したり、同等物を代用することが容易にできよう。
図示の厚さおよびドーパントは、アレイ供給電圧が2V
であり、フィールド遮蔽層が−1.5Vにバイアスさ
れ、埋込み層32が−1Vにバイアスされ、基板30が
接地された例示的回路に関するものである。ワード線は
3.5Vに引き上げられ、ビット線は2Vで動作する。
ここに開示した教示に照らせば、バイアス値を変える、
P型FETアレイの層10をn型かまたはp型にするな
ど、本発明の様々な実施形態が可能であること、および
頭記の特許請求の範囲がここに開示した実施形態に限定
されるものではないことを当業者なら理解するであろ
う。
【0035】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0036】(1)メモリ・アレイ内にトランジスタ・
ボディ・コンタクトを有するメモリ・アレイを有するS
OI DRAMを形成する方法において、半導体基板、
前記半導体基板の上の半導体デバイス層、および前記基
板と前記デバイス層の間の絶縁層を有するSOIウエハ
を準備するステップと、前記絶縁層の下にそれと衝合す
る埋込み導電層を形成するステップと、前記メモリ・ア
レイ内に1組のキャパシタを形成するステップと、前記
メモリ・アレイ内にフィールド遮蔽上面を有しかつ前記
デバイス層から分離されたフィールド遮蔽層を形成する
ステップと、前記フィールド遮蔽層内にそれぞれ活性領
域軸を有する平行な1組の活性領域アパーチャを形成す
るステップと、前記デバイス層内の前記活性領域アパー
チャの下にトランジスタ・ボディを有する1組のトラン
ジスタを形成するステップと、前記活性領域アパーチャ
のボディ・コンタクト・サブセット内に、前記デバイス
層中を下方へ前記埋込み導電層にまで延びる1組のボデ
ィ・コンタクト・アパーチャを形成するステップと、前
記ボディ・コンタクト・サブセット内に前記埋込み導電
層と前記デバイス層を接続する1組の導電部材を形成
し、前記1組の導電部材のうちの導電部材で前記トラン
ジスタ・ボディと前記埋込み導電層の間にボディ・コン
タクトを形成するステップとを含むSOI DRAMを
形成する方法。 (2)第1の極性のトランジスタを含むメモリ・アレイ
と、前記第1の極性のトランジスタおよび前記第1の極
性と反対の第2の極性のトランジスタを含むCMOSサ
ポート回路とを有し、前記アレイ内の前記第1の極性の
トランジスタがボディ・コンタクトを有する、SOI
DRAMを形成する方法において、半導体基板、前記半
導体基板の上の半導体デバイス層、および前記基板と前
記デバイス層の間の絶縁層を有するSOIウエハを準備
するステップと、前記絶縁層の下にそれと衝合する埋込
み導電層を形成するステップと、前記メモリ・アレイ内
に1組のキャパシタを形成するステップと、前記アレイ
の外側の第1のゲート・ポリシリコン層と、フィールド
遮蔽上面を有しかつ前記メモリ・アレイ内の前記デバイ
ス層から分離されたフィールド遮蔽層とを同時に形成す
るステップと、前記フィールド遮蔽層内にそれぞれ活性
領域軸を有する平行な1組の活性領域アパーチャを形成
するステップと、前記デバイス層内の前記活性領域アパ
ーチャの下に前記第1の極性の第1組のトランジスタ
と、前記サポート回路内の前記デバイス層内に前記第1
の極性の第2組のトランジスタを同時に形成するステッ
プと、前記活性領域アパーチャのボディ・コンタクト・
サブセット内に、前記デバイス層中を下方へ前記埋込み
導電層にまで延びる1組のボディ・コンタクト・アパー
チャを形成するステップと、前記ボディ・コンタクト・
サブセット内に前記埋込み導電層と前記デバイス層を接
続する導電部材の1組のアレイを形成し、前記1組の導
電部材のうちの導電部材で、前記第1の極性のトランジ
スタ内の1組のトランジスタ・ボディと前記埋込み導電
層の間にボディ・コンタクトを形成するステップとを含
むSOI DRAMを形成する方法。
ボディ・コンタクトを有するメモリ・アレイを有するS
OI DRAMを形成する方法において、半導体基板、
前記半導体基板の上の半導体デバイス層、および前記基
板と前記デバイス層の間の絶縁層を有するSOIウエハ
を準備するステップと、前記絶縁層の下にそれと衝合す
る埋込み導電層を形成するステップと、前記メモリ・ア
レイ内に1組のキャパシタを形成するステップと、前記
メモリ・アレイ内にフィールド遮蔽上面を有しかつ前記
デバイス層から分離されたフィールド遮蔽層を形成する
ステップと、前記フィールド遮蔽層内にそれぞれ活性領
域軸を有する平行な1組の活性領域アパーチャを形成す
るステップと、前記デバイス層内の前記活性領域アパー
チャの下にトランジスタ・ボディを有する1組のトラン
ジスタを形成するステップと、前記活性領域アパーチャ
のボディ・コンタクト・サブセット内に、前記デバイス
層中を下方へ前記埋込み導電層にまで延びる1組のボデ
ィ・コンタクト・アパーチャを形成するステップと、前
記ボディ・コンタクト・サブセット内に前記埋込み導電
層と前記デバイス層を接続する1組の導電部材を形成
し、前記1組の導電部材のうちの導電部材で前記トラン
ジスタ・ボディと前記埋込み導電層の間にボディ・コン
タクトを形成するステップとを含むSOI DRAMを
形成する方法。 (2)第1の極性のトランジスタを含むメモリ・アレイ
と、前記第1の極性のトランジスタおよび前記第1の極
性と反対の第2の極性のトランジスタを含むCMOSサ
ポート回路とを有し、前記アレイ内の前記第1の極性の
トランジスタがボディ・コンタクトを有する、SOI
DRAMを形成する方法において、半導体基板、前記半
導体基板の上の半導体デバイス層、および前記基板と前
記デバイス層の間の絶縁層を有するSOIウエハを準備
するステップと、前記絶縁層の下にそれと衝合する埋込
み導電層を形成するステップと、前記メモリ・アレイ内
に1組のキャパシタを形成するステップと、前記アレイ
の外側の第1のゲート・ポリシリコン層と、フィールド
遮蔽上面を有しかつ前記メモリ・アレイ内の前記デバイ
ス層から分離されたフィールド遮蔽層とを同時に形成す
るステップと、前記フィールド遮蔽層内にそれぞれ活性
領域軸を有する平行な1組の活性領域アパーチャを形成
するステップと、前記デバイス層内の前記活性領域アパ
ーチャの下に前記第1の極性の第1組のトランジスタ
と、前記サポート回路内の前記デバイス層内に前記第1
の極性の第2組のトランジスタを同時に形成するステッ
プと、前記活性領域アパーチャのボディ・コンタクト・
サブセット内に、前記デバイス層中を下方へ前記埋込み
導電層にまで延びる1組のボディ・コンタクト・アパー
チャを形成するステップと、前記ボディ・コンタクト・
サブセット内に前記埋込み導電層と前記デバイス層を接
続する導電部材の1組のアレイを形成し、前記1組の導
電部材のうちの導電部材で、前記第1の極性のトランジ
スタ内の1組のトランジスタ・ボディと前記埋込み導電
層の間にボディ・コンタクトを形成するステップとを含
むSOI DRAMを形成する方法。
【図1】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、DRAM
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、DRAM
の部分断面図である。
【図2】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、DRAM
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、DRAM
の部分断面図である。
【図3】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、DRAM
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、DRAM
の部分断面図である。
【図4】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、DRAM
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、DRAM
の部分断面図である。
【図5】メモリ・アレイのセグメントの上面図である。
【図6】メモリ・アレイのセグメントの上面図である。
【図7】図1ないし図4の直交断面図である。
10 p型SOIシリコン層 20 酸化物層 30 n型基板 32 P+層 100 ディープ・トレンチ 102 ノード誘電体 110 ポリシリコン 120 ポリシリコン 125 真性ポリシリコン 202 パッド層 205 窒化物パッド 210 フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ケニス・ドェブロス アメリカ合衆国05401 バーモント州バー リントンホーム・アベニュー 59 (72)発明者 ジャック・アラン・マンデルマン アメリカ合衆国12582 ニューヨーク州ス トームヴィル ジャミー・レーン 5
Claims (2)
- 【請求項1】メモリ・アレイ内にトランジスタ・ボディ
・コンタクトを有するメモリ・アレイを有するSOI
DRAMを形成する方法において、 半導体基板、前記半導体基板の上の半導体デバイス層、
および前記基板と前記デバイス層の間の絶縁層を有する
SOIウエハを準備するステップと、 前記絶縁層の下にそれと衝合する埋込み導電層を形成す
るステップと、 前記メモリ・アレイ内に1組のキャパシタを形成するス
テップと、 前記メモリ・アレイ内にフィールド遮蔽上面を有しかつ
前記デバイス層から分離されたフィールド遮蔽層を形成
するステップと、 前記フィールド遮蔽層内にそれぞれ活性領域軸を有する
平行な1組の活性領域アパーチャを形成するステップ
と、 前記デバイス層内の前記活性領域アパーチャの下にトラ
ンジスタ・ボディを有する1組のトランジスタを形成す
るステップと、 前記活性領域アパーチャのボディ・コンタクト・サブセ
ット内に、前記デバイス層中を下方へ前記埋込み導電層
にまで延びる1組のボディ・コンタクト・アパーチャを
形成するステップと、 前記ボディ・コンタクト・サブセット内に前記埋込み導
電層と前記デバイス層を接続する1組の導電部材を形成
し、前記1組の導電部材のうちの導電部材で前記トラン
ジスタ・ボディと前記埋込み導電層の間にボディ・コン
タクトを形成するステップとを含むSOI DRAMを
形成する方法。 - 【請求項2】第1の極性のトランジスタを含むメモリ・
アレイと、前記第1の極性のトランジスタおよび前記第
1の極性と反対の第2の極性のトランジスタを含むCM
OSサポート回路とを有し、前記アレイ内の前記第1の
極性のトランジスタがボディ・コンタクトを有する、S
OI DRAMを形成する方法において、 半導体基板、前記半導体基板の上の半導体デバイス層、
および前記基板と前記デバイス層の間の絶縁層を有する
SOIウエハを準備するステップと、 前記絶縁層の下にそれと衝合する埋込み導電層を形成す
るステップと、 前記メモリ・アレイ内に1組のキャパシタを形成するス
テップと、 前記アレイの外側の第1のゲート・ポリシリコン層と、
フィールド遮蔽上面を有しかつ前記メモリ・アレイ内の
前記デバイス層から分離されたフィールド遮蔽層とを同
時に形成するステップと、 前記フィールド遮蔽層内にそれぞれ活性領域軸を有する
平行な1組の活性領域アパーチャを形成するステップ
と、 前記デバイス層内の前記活性領域アパーチャの下に前記
第1の極性の第1組のトランジスタと、前記サポート回
路内の前記デバイス層内に前記第1の極性の第2組のト
ランジスタを同時に形成するステップと、 前記活性領域アパーチャのボディ・コンタクト・サブセ
ット内に、前記デバイス層中を下方へ前記埋込み導電層
にまで延びる1組のボディ・コンタクト・アパーチャを
形成するステップと、 前記ボディ・コンタクト・サブセット内に前記埋込み導
電層と前記デバイス層を接続する導電部材の1組のアレ
イを形成し、前記1組の導電部材のうちの導電部材で、
前記第1の極性のトランジスタ内の1組のトランジスタ
・ボディと前記埋込み導電層の間にボディ・コンタクト
を形成するステップとを含むSOI DRAMを形成す
る方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/461,815 US5525531A (en) | 1995-06-05 | 1995-06-05 | SOI DRAM with field-shield isolation |
US461815 | 1995-06-05 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08330546A true JPH08330546A (ja) | 1996-12-13 |
Family
ID=23834032
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8142470A Pending JPH08330546A (ja) | 1995-06-05 | 1996-06-05 | フィールド遮蔽分離層を有するsoi dram |
Country Status (4)
Country | Link |
---|---|
US (1) | US5525531A (ja) |
JP (1) | JPH08330546A (ja) |
KR (1) | KR100204078B1 (ja) |
TW (1) | TW303496B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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