JPH08330546A - フィールド遮蔽分離層を有するｓｏｉ ｄｒａｍ - Google Patents
フィールド遮蔽分離層を有するｓｏｉ ｄｒａｍInfo
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- JPH08330546A JPH08330546A JP8142470A JP14247096A JPH08330546A JP H08330546 A JPH08330546 A JP H08330546A JP 8142470 A JP8142470 A JP 8142470A JP 14247096 A JP14247096 A JP 14247096A JP H08330546 A JPH08330546 A JP H08330546A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Abstract
(57)【要約】
【課題】 ＳＯＩ回路において過大なスペースを使用せ
ずにトランジスタ本体へのコンタクトを製作する方法を
提供する。 【解決手段】 ボディ・コンタクトとフィールド遮蔽分
離層とを有するＳＯＩディープ・トレンチＤＲＡＭは、
隣接するディープ・トレンチ・キャパシタ間の選択した
部位にＳＯＩデバイス層と絶縁層の下の埋込み導電層と
の間の接触を行う。埋込み層はバイアスをかけて、ホー
ルの電界による吸引を改善することができる。
ずにトランジスタ本体へのコンタクトを製作する方法を
提供する。 【解決手段】 ボディ・コンタクトとフィールド遮蔽分
離層とを有するＳＯＩディープ・トレンチＤＲＡＭは、
隣接するディープ・トレンチ・キャパシタ間の選択した
部位にＳＯＩデバイス層と絶縁層の下の埋込み導電層と
の間の接触を行う。埋込み層はバイアスをかけて、ホー
ルの電界による吸引を改善することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン・オン・
インシュレータ（ＳＯＩ）回路に関し、特にＤＲＡＭに
関する。
インシュレータ（ＳＯＩ）回路に関し、特にＤＲＡＭに
関する。
【０００２】
【従来の技術】ＳＯＩ技術は、多年にわたって研究され
ており、いくつかの周知の利点、特に動作速度が速く、
容量が小さく、より低い電圧が使用できるという利点を
有する。
ており、いくつかの周知の利点、特に動作速度が速く、
容量が小さく、より低い電圧が使用できるという利点を
有する。
【０００３】
【発明が解決しようとする課題】ＳＯＩ技術の周知の問
題は、トランジスタ本体へのコンタクトが必要であるこ
と、および過大なスペースを使用せずにコンタクトを製
作することに関する問題である。
題は、トランジスタ本体へのコンタクトが必要であるこ
と、および過大なスペースを使用せずにコンタクトを製
作することに関する問題である。
【０００４】本発明は、酸化物絶縁層の下のドープ層に
よって相互接続された自己整合ボディ・コンタクトの使
用を組み込んだＳＯＩ ＤＲＡＭに関する。
よって相互接続された自己整合ボディ・コンタクトの使
用を組み込んだＳＯＩ ＤＲＡＭに関する。
【０００５】
【発明の実施の形態】図１を参照すると、いくつかの初
期ステップを実施した後の本発明によるＤＲＡＭの一部
断面が示されている。しきい注入やフィールド注入など
の従来のステップは、基板準備ステップと呼ばれる。
（Ｎ型ＦＥＴ）トランジスタを形成するため、ｎ型基板
３０、酸化物（ＳｉＯ2）層２０およびｐ型ＳＯＩ（ま
たはデバイス）シリコン層１０を有するＳＯＩウエハを
出発材料として使用する。ｎ型基板は、ｎチャネル・ア
レイ内の記憶キャパシタ・プレートとして使用される。
逆の実施形態では、ｐ型アレイの場合に（記憶容量の小
さいｎ型アレイの場合にも）ｐ型基板を使用する。
期ステップを実施した後の本発明によるＤＲＡＭの一部
断面が示されている。しきい注入やフィールド注入など
の従来のステップは、基板準備ステップと呼ばれる。
（Ｎ型ＦＥＴ）トランジスタを形成するため、ｎ型基板
３０、酸化物（ＳｉＯ2）層２０およびｐ型ＳＯＩ（ま
たはデバイス）シリコン層１０を有するＳＯＩウエハを
出発材料として使用する。ｎ型基板は、ｎチャネル・ア
レイ内の記憶キャパシタ・プレートとして使用される。
逆の実施形態では、ｐ型アレイの場合に（記憶容量の小
さいｎ型アレイの場合にも）ｐ型基板を使用する。
【０００６】ＳＯＩバック酸化物２０の下に層３２を形
成するため、ホウ素を注入することによってＰ+層３２
を形成する。０．２５μｍのグラウンド・ルール技術に
適合する酸化物層２０の例示的厚さが１００ｎｍ、デバ
イス層１０の厚さが８０ｎｍの場合、濃度４×１０17／
ｃｍ3のホウ素を注入して層１０を形成する。
成するため、ホウ素を注入することによってＰ+層３２
を形成する。０．２５μｍのグラウンド・ルール技術に
適合する酸化物層２０の例示的厚さが１００ｎｍ、デバ
イス層１０の厚さが８０ｎｍの場合、濃度４×１０17／
ｃｍ3のホウ素を注入して層１０を形成する。
【０００７】ホウ素濃度約５×１０19／ｃｍ3、厚さ２
５ｎｍ〜４００ｎｍの層３２を使用して、ボディ・コン
タクト用の配線レベルを設ける。ｎ型基板は、アレイ内
のセル・キャパシタの共通プレートとして働く。
５ｎｍ〜４００ｎｍの層３２を使用して、ボディ・コン
タクト用の配線レベルを設ける。ｎ型基板は、アレイ内
のセル・キャパシタの共通プレートとして働く。
【０００８】標準の加工法を使用して、従来のパッド酸
化物層（８ｎｍ）および窒化物層、Ｓｉ3Ｎ4層（２００
ｎｍ）を形成する。
化物層（８ｎｍ）および窒化物層、Ｓｉ3Ｎ4層（２００
ｎｍ）を形成する。
【０００９】ディープ・トレンチ（ＤＴ）マスクを使用
してウエハをパターン化した後、Applied Materials 50
00エッチング・ツールのエッチング液としてＨＢＲおよ
びＮＦ3を使用する従来のイオン・エッチング・プロセ
ス（反応性イオン・エッチング、ＲＩＥとも呼ばれる）
を使用して、セル・キャパシタ用のディープ・トレンチ
１００をエッチングする。通常、ディープ・トレンチは
１μｍ〜８μｍの厚さを有する。
してウエハをパターン化した後、Applied Materials 50
00エッチング・ツールのエッチング液としてＨＢＲおよ
びＮＦ3を使用する従来のイオン・エッチング・プロセ
ス（反応性イオン・エッチング、ＲＩＥとも呼ばれる）
を使用して、セル・キャパシタ用のディープ・トレンチ
１００をエッチングする。通常、ディープ・トレンチは
１μｍ〜８μｍの厚さを有する。
【００１０】ディープ・トレンチ・キャパシタ内にキャ
パシタ誘電体として薄いノード誘電体１０２（例えば、
周知のプロセスでは高速熱窒化および再酸化によって形
成する）を形成する。他の誘電体も好ましければ使用で
きる。
パシタ誘電体として薄いノード誘電体１０２（例えば、
周知のプロセスでは高速熱窒化および再酸化によって形
成する）を形成する。他の誘電体も好ましければ使用で
きる。
【００１１】ＲＩＥなど任意の適切な方法によって埋込
みＰ+層３２と基板３０の間の接合の下のレベルまで掘
穿したトレンチをＮ+多結晶シリコン（ポリシリコン）
１１０で充填する。これにより、キャパシタをプレート
３０から分離しかつキャパシタをＰ+層３２から分離す
る、分離カラーの底面の位置が画定される。ポリシリコ
ン１１０はキャパシタの内部電極を形成し、基板３０は
キャパシタ・アレイ用の共通電極を形成する。分離カラ
ーは、Ｐ+層３２内およびｎ基板３０内での高電界の発
生を防ぐ。
みＰ+層３２と基板３０の間の接合の下のレベルまで掘
穿したトレンチをＮ+多結晶シリコン（ポリシリコン）
１１０で充填する。これにより、キャパシタをプレート
３０から分離しかつキャパシタをＰ+層３２から分離す
る、分離カラーの底面の位置が画定される。ポリシリコ
ン１１０はキャパシタの内部電極を形成し、基板３０は
キャパシタ・アレイ用の共通電極を形成する。分離カラ
ーは、Ｐ+層３２内およびｎ基板３０内での高電界の発
生を防ぐ。
【００１２】ポリシリコン・フィルタ１１０の上のノー
ド誘電体１０２を除去し、１１４および１１６で示され
るカラー酸化物を従来のＣＶＤプロセスで付着し、その
後ＲＩＥによってトレンチの上部の底面の酸化物を除去
する。
ド誘電体１０２を除去し、１１４および１１６で示され
るカラー酸化物を従来のＣＶＤプロセスで付着し、その
後ＲＩＥによってトレンチの上部の底面の酸化物を除去
する。
【００１３】トレンチの上部をポリシリコン１２０（埋
込みストラップの所望の外方拡散の量に応じてＮ+また
は真性ポリシリコンを用いる）で充填した後、ポリシリ
コン１２０の上部がバック酸化物２０の範囲内に入るよ
うにＲＩＥなどの適切な方法によって掘穿する。カラー
酸化物１１４をポリシリコン１２０と同じ深さにまで掘
穿する。真性ポリシリコン充填層１２５を付着した後、
ＳＯＩ面のレベルにまで掘穿する。
込みストラップの所望の外方拡散の量に応じてＮ+また
は真性ポリシリコンを用いる）で充填した後、ポリシリ
コン１２０の上部がバック酸化物２０の範囲内に入るよ
うにＲＩＥなどの適切な方法によって掘穿する。カラー
酸化物１１４をポリシリコン１２０と同じ深さにまで掘
穿する。真性ポリシリコン充填層１２５を付着した後、
ＳＯＩ面のレベルにまで掘穿する。
【００１４】ストラップ・マスク（ＳＴマスク）を使用
して図１に示されるＰＲにパターンを画定し、隣接する
１対のトレンチの半分を露出させる。トレンチ間の領域
を窒化物によって保護し、フォトレジストとトレンチ間
の窒化物の組合せによってストラップを画定する。セル
・レイアウトの上面図を図５に示す。図５では、１組の
矢印５２５はＤＲＡＭセルの長さを示し、矢印５３０は
ボディ・コンタクトをその中に形成する領域の長さを示
し、矢印５３５は図１に示したアパーチャを示す。対応
する矢印を図１に示す。
して図１に示されるＰＲにパターンを画定し、隣接する
１対のトレンチの半分を露出させる。トレンチ間の領域
を窒化物によって保護し、フォトレジストとトレンチ間
の窒化物の組合せによってストラップを画定する。セル
・レイアウトの上面図を図５に示す。図５では、１組の
矢印５２５はＤＲＡＭセルの長さを示し、矢印５３０は
ボディ・コンタクトをその中に形成する領域の長さを示
し、矢印５３５は図１に示したアパーチャを示す。対応
する矢印を図１に示す。
【００１５】ストラップ・マスクＰＲ２１０を適所に配
置した後、ディープ・トレンチ内のポリシリコン１２５
およびカラー酸化物１１６中にバック酸化物２０の底面
を通してＲＩＥ操作を実施する。ストラップ・マスクＰ
Ｒと窒化物パッド２０５は、キャパシタの中心電極とト
ランジスタの間のストラップ接続を画定するこのＲＩＥ
用のマスクになる。
置した後、ディープ・トレンチ内のポリシリコン１２５
およびカラー酸化物１１６中にバック酸化物２０の底面
を通してＲＩＥ操作を実施する。ストラップ・マスクＰ
Ｒと窒化物パッド２０５は、キャパシタの中心電極とト
ランジスタの間のストラップ接続を画定するこのＲＩＥ
用のマスクになる。
【００１６】図２を参照すると、フォトレジスト２１０
を剥離し、その後化学機械研磨、エッチバック、または
その他の適切な技法を使用して、テトラエトキシシラン
（ＴＥＯＳ）を付着し、窒化物パッド２０５のレベルに
まで平坦化する。ポリシリコン１２５の小さい方の領域
は、ＴＥＯＳ２２０によって、ボディ・コンタクトと埋
込み導電層３２の間の接続を含む図の中央の領域から分
離された、セル用のストラップとして残る。ボディ・コ
ンタクトを埋込み層に接続するこの方法では、折り返し
ビット線ＤＲＡＭセルを８つのリソグラフィ・スクエア
内に製作できる。したがって、本発明によるボディ・コ
ンタクトの使用には面積上の不利益は伴わない。
を剥離し、その後化学機械研磨、エッチバック、または
その他の適切な技法を使用して、テトラエトキシシラン
（ＴＥＯＳ）を付着し、窒化物パッド２０５のレベルに
まで平坦化する。ポリシリコン１２５の小さい方の領域
は、ＴＥＯＳ２２０によって、ボディ・コンタクトと埋
込み導電層３２の間の接続を含む図の中央の領域から分
離された、セル用のストラップとして残る。ボディ・コ
ンタクトを埋込み層に接続するこの方法では、折り返し
ビット線ＤＲＡＭセルを８つのリソグラフィ・スクエア
内に製作できる。したがって、本発明によるボディ・コ
ンタクトの使用には面積上の不利益は伴わない。
【００１７】アレイの外側のサポート論理回路はＣＭＯ
Ｓであり、したがってフィールド遮蔽分離では、Ｎ型Ｆ
ＥＴとＰ型ＦＥＴを別々に分離する必要があるので、過
大な面積が必要となる。したがって、アレイの外側のサ
ポート回路内の狭いトレンチ分離には標準の加工法を使
用する。
Ｓであり、したがってフィールド遮蔽分離では、Ｎ型Ｆ
ＥＴとＰ型ＦＥＴを別々に分離する必要があるので、過
大な面積が必要となる。したがって、アレイの外側のサ
ポート回路内の狭いトレンチ分離には標準の加工法を使
用する。
【００１８】次に図３を参照すると、パッド層２０２お
よび２０５を剥離し、犠牲酸化物２０４（８ｎｍ）を成
長させ、ポリシリコン・フィールド遮蔽層２６０（１０
０ｎｍ）およびフィールド遮蔽キャップ２７０（１００
ｎｍ）を付着した後の、図１および図２と同じ領域が示
されている。酸化物２０４はまた、フィールド遮蔽層の
下の分離酸化物ならびに活性領域内の犠牲酸化物として
も働く。
よび２０５を剥離し、犠牲酸化物２０４（８ｎｍ）を成
長させ、ポリシリコン・フィールド遮蔽層２６０（１０
０ｎｍ）およびフィールド遮蔽キャップ２７０（１００
ｎｍ）を付着した後の、図１および図２と同じ領域が示
されている。酸化物２０４はまた、フィールド遮蔽層の
下の分離酸化物ならびに活性領域内の犠牲酸化物として
も働く。
【００１９】図３に、ＦＳマスクによりフィールド遮蔽
層２６０内にアレイ活性領域を開口した後の領域を示
す。ＦＳマスクは、後工程で活性デバイス領域、ボディ
・コンタクトおよびビット線コンタクトを形成したい場
所でフィールド遮蔽層を開口する。図５に示した活性領
域アパーチャ５１０の端部は、図３では矢印５１０で示
されている。ディープ・トレンチのすべての背中合わせ
の対の間にボディ・コンタクトを配置する必要はない。
再度図５を参照すると、図の上部列および底部列のアパ
ーチャ５１０をフィールド遮蔽で覆われた空きスペース
によって分離する。図から分かるように、埋込み配線層
３２をデバイス層１０に接続するボディ・コンタクト部
材は、トランジスタ本体に隣接していない。しかし、ボ
ディ・コンタクト部材は、複数のトランジスタからの穴
がそれらのトランジスタの本体からその部材へと通じる
ように配置されており、したがって埋込み層３２とトラ
ンジスタ・ボディの間にコンタクトがある。ボディ・コ
ンタクトをずらすことにより、フィールド遮蔽の連続性
が得られる位置が多くなるので、フィールド遮蔽の実効
シート抵抗を小さくできる。
層２６０内にアレイ活性領域を開口した後の領域を示
す。ＦＳマスクは、後工程で活性デバイス領域、ボディ
・コンタクトおよびビット線コンタクトを形成したい場
所でフィールド遮蔽層を開口する。図５に示した活性領
域アパーチャ５１０の端部は、図３では矢印５１０で示
されている。ディープ・トレンチのすべての背中合わせ
の対の間にボディ・コンタクトを配置する必要はない。
再度図５を参照すると、図の上部列および底部列のアパ
ーチャ５１０をフィールド遮蔽で覆われた空きスペース
によって分離する。図から分かるように、埋込み配線層
３２をデバイス層１０に接続するボディ・コンタクト部
材は、トランジスタ本体に隣接していない。しかし、ボ
ディ・コンタクト部材は、複数のトランジスタからの穴
がそれらのトランジスタの本体からその部材へと通じる
ように配置されており、したがって埋込み層３２とトラ
ンジスタ・ボディの間にコンタクトがある。ボディ・コ
ンタクトをずらすことにより、フィールド遮蔽の連続性
が得られる位置が多くなるので、フィールド遮蔽の実効
シート抵抗を小さくできる。
【００２０】Ｐ+ポリシリコンを使用すれば、Ｎ+ポリシ
リコンの効果と比較して、分離領域を遮断する追加の１
Ｖ内蔵バイアスが得られることを当業者なら理解するで
あろう。さらに、ホウ素を分離酸化物中に拡散すれば、
分離が改善できる。
リコンの効果と比較して、分離領域を遮断する追加の１
Ｖ内蔵バイアスが得られることを当業者なら理解するで
あろう。さらに、ホウ素を分離酸化物中に拡散すれば、
分離が改善できる。
【００２１】ＬＰＣＶＤ窒化物付着などの従来の共形付
着プロセスによってフィールド遮蔽層２６０の端部上に
窒化物スペーサ２７４が形成されている。フィールド遮
蔽層およびキャップの端部は、図３の両側に離れて示さ
れている。
着プロセスによってフィールド遮蔽層２６０の端部上に
窒化物スペーサ２７４が形成されている。フィールド遮
蔽層およびキャップの端部は、図３の両側に離れて示さ
れている。
【００２２】次に図４を参照すると、図１ないし図３の
領域と完成したＤＲＡＭセルとが示されている。ブラケ
ット４５０で示した領域は、図５に４−４で示す断面で
ある。ブラケット５２５は、図５に矢印５２５で示す、
背中合わせのトレンチ間の中間からビット線コンタクト
の中間へ延びる１つのＤＲＡＭセルに対応する。
領域と完成したＤＲＡＭセルとが示されている。ブラケ
ット４５０で示した領域は、図５に４−４で示す断面で
ある。ブラケット５２５は、図５に矢印５２５で示す、
背中合わせのトレンチ間の中間からビット線コンタクト
の中間へ延びる１つのＤＲＡＭセルに対応する。
【００２３】図４は、活性領域内の露出した犠牲酸化物
２０４を除去し、従来のゲート酸化物２０６を例えば８
ｎｍの厚さに成長させ、第１のゲート導電性ポリシリコ
ン層３１０（ゲート・コンタクト層とも呼ばれる）をフ
ィールド遮蔽層２６０とキャップ２７０および窒化物キ
ャップ層３２０と実質上同じ厚さにまで付着し、以下に
説明するようにそれらを加工して平坦度を改善した結果
を示す。
２０４を除去し、従来のゲート酸化物２０６を例えば８
ｎｍの厚さに成長させ、第１のゲート導電性ポリシリコ
ン層３１０（ゲート・コンタクト層とも呼ばれる）をフ
ィールド遮蔽層２６０とキャップ２７０および窒化物キ
ャップ層３２０と実質上同じ厚さにまで付着し、以下に
説明するようにそれらを加工して平坦度を改善した結果
を示す。
【００２４】サポート回路を含むアレイの外側の領域を
マスクし、窒化物キャップ層３２０をアレイ内のＧＣ層
３１０から剥離する。化学機械研磨（ＣＭＰ）操作によ
り、フィールド遮蔽キャップ２７０を研磨停止材として
使用して、層３１０の厚さをフィールド遮蔽層２６０と
キャップ２７０の厚さにする。この操作の結果、アレイ
の内部と外部の共通面２７２ができる。アレイの外側で
は、層はまだパターン化されていないので均一であり、
アレイの内側では、ポリシリコン３１０のパターンがフ
ィールド遮蔽２６０内の活性アレイ・アパーチャに挿入
されている。そのような挿入導体のパターンはダマシー
ン（damascene）と呼ばれる。
マスクし、窒化物キャップ層３２０をアレイ内のＧＣ層
３１０から剥離する。化学機械研磨（ＣＭＰ）操作によ
り、フィールド遮蔽キャップ２７０を研磨停止材として
使用して、層３１０の厚さをフィールド遮蔽層２６０と
キャップ２７０の厚さにする。この操作の結果、アレイ
の内部と外部の共通面２７２ができる。アレイの外側で
は、層はまだパターン化されていないので均一であり、
アレイの内側では、ポリシリコン３１０のパターンがフ
ィールド遮蔽２６０内の活性アレイ・アパーチャに挿入
されている。そのような挿入導体のパターンはダマシー
ン（damascene）と呼ばれる。
【００２５】次に、アレイの外側の回路内のポリシリコ
ン３１０から窒化物キャップ３２０を除去する。第２の
ゲート導電性ポリシリコン層３１５（またはその他の導
電性層）を下方ポリシリコンの上に付着し、窒化物キャ
ップ３２２をその上に付着する。これにより、ゲートと
なる領域の上にポリシリコン複合ゲート導電層３１０〜
３１５が残り、またフィールド遮蔽層２６０（およびフ
ィールド・キャップ２７０）の上に単一のポリシリコン
層３１５が残る。層３１０と層３１５の間の境界は図４
の点線で示されており、破線２７２はフィールド・キャ
ップの上面２７２のレベルを示す。
ン３１０から窒化物キャップ３２０を除去する。第２の
ゲート導電性ポリシリコン層３１５（またはその他の導
電性層）を下方ポリシリコンの上に付着し、窒化物キャ
ップ３２２をその上に付着する。これにより、ゲートと
なる領域の上にポリシリコン複合ゲート導電層３１０〜
３１５が残り、またフィールド遮蔽層２６０（およびフ
ィールド・キャップ２７０）の上に単一のポリシリコン
層３１５が残る。層３１０と層３１５の間の境界は図４
の点線で示されており、破線２７２はフィールド・キャ
ップの上面２７２のレベルを示す。
【００２６】層３２２、３１５、３１０をエッチングし
て、アレイの内側と外側にゲート、ワード線（および任
意選択で局部相互接続）を画定する。ダマシーン・ゲー
ト・コンタクト・プロセスでは、サポート回路内とアレ
イ内でゲート導体の高さを均一にすることによって、サ
ポートに対するアレイ内のゲート導体のレベルの焦点深
度の問題が解決される。ソース１７およびドレイン１９
の従来の注入を実施し、その後窒化物スペーサ３２５を
ゲートの端部の上に形成する。ソースおよびドレインは
フィールド遮蔽アパーチャ５１０から注入するので、注
入はアパーチャの外側のフィールド遮蔽層によって妨害
される。ブラケット５２５で示されるように、ＤＲＡＭ
セルは、（１対のセルに共通な）共通拡散層１９からゲ
ートを通ってトレンチ・キャパシタ１００の端部より先
まで延びる。ストラップ１２５は、適切な時間に、例え
ばアニール・ステップと酸化ステップの際にポリシリコ
ン１２０および電極１７から拡散することよって導電性
にする。
て、アレイの内側と外側にゲート、ワード線（および任
意選択で局部相互接続）を画定する。ダマシーン・ゲー
ト・コンタクト・プロセスでは、サポート回路内とアレ
イ内でゲート導体の高さを均一にすることによって、サ
ポートに対するアレイ内のゲート導体のレベルの焦点深
度の問題が解決される。ソース１７およびドレイン１９
の従来の注入を実施し、その後窒化物スペーサ３２５を
ゲートの端部の上に形成する。ソースおよびドレインは
フィールド遮蔽アパーチャ５１０から注入するので、注
入はアパーチャの外側のフィールド遮蔽層によって妨害
される。ブラケット５２５で示されるように、ＤＲＡＭ
セルは、（１対のセルに共通な）共通拡散層１９からゲ
ートを通ってトレンチ・キャパシタ１００の端部より先
まで延びる。ストラップ１２５は、適切な時間に、例え
ばアニール・ステップと酸化ステップの際にポリシリコ
ン１２０および電極１７から拡散することよって導電性
にする。
【００２７】次に、リンケイ酸塩ガラス（ＰＳＧ）また
はその他の誘電体層３３０を付着して平坦化し、その後
窒化物キャップ３３５を付着する。ボディ・コンタクト
・マスクを使用して窒化物キャップ３３５を開口し、Ｐ
ＳＧ３３０およびゲート酸化物２０６をＳＯＩ１０の表
面までエッチングする。次に、ボディ・コンタクトを形
成するため、アパーチャの露出した側壁に追加の窒化物
スペーサ３２７を形成する。これにより、整合条件およ
び膜公差条件が最悪の場合でも、ボディ・コンタクトが
キャパシタ・ノードに対して短絡することはなくなる。
はその他の誘電体層３３０を付着して平坦化し、その後
窒化物キャップ３３５を付着する。ボディ・コンタクト
・マスクを使用して窒化物キャップ３３５を開口し、Ｐ
ＳＧ３３０およびゲート酸化物２０６をＳＯＩ１０の表
面までエッチングする。次に、ボディ・コンタクトを形
成するため、アパーチャの露出した側壁に追加の窒化物
スペーサ３２７を形成する。これにより、整合条件およ
び膜公差条件が最悪の場合でも、ボディ・コンタクトが
キャパシタ・ノードに対して短絡することはなくなる。
【００２８】埋込み層とＳＯＩ層１０内のボディを接続
するボディ・コンタクト用の自己整合ボディ・コンタク
ト・アパーチャを、エッチングによりＳＯＩ１０および
バック酸化物２０中にＰ+埋込み層３２にまで形成す
る。形成したボディ・コンタクト・アパーチャをＰ+ポ
リシリコン３５で充填する。Ｐ+ポリシリコン３５をＲ
ＩＥなど任意の従来の方法によってＳＯＩ１０の表面ま
で掘穿する。これにより、層３２と層１０内のトランジ
スタ・ボディとの間にボディ・コンタクトが形成され
る。図５の断面４−４はトランジスタを貫通する活性領
域アパーチャ軸を通るので、トランジスタ・ボディから
の電流は図４の紙面に垂直である。図５を参照すると、
穴はブラケット３１２で示されるゲートの下の領域か
ら、図５の上方および下方にブラケットで示される電極
１７およびトレンチ・キャパシタ１００を通り、ボディ
・コンタクト３５まで通じることが分かる。
するボディ・コンタクト用の自己整合ボディ・コンタク
ト・アパーチャを、エッチングによりＳＯＩ１０および
バック酸化物２０中にＰ+埋込み層３２にまで形成す
る。形成したボディ・コンタクト・アパーチャをＰ+ポ
リシリコン３５で充填する。Ｐ+ポリシリコン３５をＲ
ＩＥなど任意の従来の方法によってＳＯＩ１０の表面ま
で掘穿する。これにより、層３２と層１０内のトランジ
スタ・ボディとの間にボディ・コンタクトが形成され
る。図５の断面４−４はトランジスタを貫通する活性領
域アパーチャ軸を通るので、トランジスタ・ボディから
の電流は図４の紙面に垂直である。図５を参照すると、
穴はブラケット３１２で示されるゲートの下の領域か
ら、図５の上方および下方にブラケットで示される電極
１７およびトレンチ・キャパシタ１００を通り、ボディ
・コンタクト３５まで通じることが分かる。
【００２９】次に、ボディ・コンタクト３５の上のアパ
ーチャを酸化物などの適切な絶縁物３４０で充填する。
窒化物キャップ３３５を剥離し、従来の加工法を使用し
て回路を完成させる。ビット線およびワード線へのコン
タクトを製造するステップ、アレイ内およびサポート回
路内に相互接続を形成するステップなど、従来のステッ
プは、回路完成ステップと呼ばれる。当技術分野で周知
のように、層３１５から形成されるゲート・コンタクト
はアレイのワード線（任意選択で、図４に示した線の上
にある低抵抗線によって補足される）となり、ビット線
はワード線に対して直角に延びる。図５のボックス５１
９で示されるビット線コンタクトが、図４の拡散層１９
の上に形成され、ビット線（図５の５１５）が、ビット
線コンタクトの上に形成される。図５の点線３２５は、
図４の窒化物スペーサ３２５を示し、ポリシリコン・ゲ
ート・コンタクト層の経路を示す働きをする。同様に、
点線のボックス１００はディープ・トレンチ１００を示
す。
ーチャを酸化物などの適切な絶縁物３４０で充填する。
窒化物キャップ３３５を剥離し、従来の加工法を使用し
て回路を完成させる。ビット線およびワード線へのコン
タクトを製造するステップ、アレイ内およびサポート回
路内に相互接続を形成するステップなど、従来のステッ
プは、回路完成ステップと呼ばれる。当技術分野で周知
のように、層３１５から形成されるゲート・コンタクト
はアレイのワード線（任意選択で、図４に示した線の上
にある低抵抗線によって補足される）となり、ビット線
はワード線に対して直角に延びる。図５のボックス５１
９で示されるビット線コンタクトが、図４の拡散層１９
の上に形成され、ビット線（図５の５１５）が、ビット
線コンタクトの上に形成される。図５の点線３２５は、
図４の窒化物スペーサ３２５を示し、ポリシリコン・ゲ
ート・コンタクト層の経路を示す働きをする。同様に、
点線のボックス１００はディープ・トレンチ１００を示
す。
【００３０】さらに、図６に、本発明による集積回路５
００の全体的な図を概略的に示す。図５には、入出力サ
ポート回路が従来の入出力バッファ、デコーダ、センス
増幅器などを含むブロック５０２として示されている。
図の上部には、回路５００のメモリ・アレイ５０５の小
さい部分が詳細に示されている。
００の全体的な図を概略的に示す。図５には、入出力サ
ポート回路が従来の入出力バッファ、デコーダ、センス
増幅器などを含むブロック５０２として示されている。
図の上部には、回路５００のメモリ・アレイ５０５の小
さい部分が詳細に示されている。
【００３１】次に図７を参照すると、酸化物２０４で分
離されたフィールド遮蔽層２６０とダマシーン・ポリシ
リコン３１０とワード線ポリシリコン３１５の間の関係
を示す図５の線６−６に沿った直交断面が示されてい
る。図７の右側および左側のＴＥＯＳ２２０は、ゲート
・コンタクト３１０を含むセルに隣接するセルのトレン
チ・キャパシタ内にある。
離されたフィールド遮蔽層２６０とダマシーン・ポリシ
リコン３１０とワード線ポリシリコン３１５の間の関係
を示す図５の線６−６に沿った直交断面が示されてい
る。図７の右側および左側のＴＥＯＳ２２０は、ゲート
・コンタクト３１０を含むセルに隣接するセルのトレン
チ・キャパシタ内にある。
【００３２】電力バスからボディ・コンタクトがその中
に製作される埋込みＰ+層３２へのコンタクトは、ワー
ド線５１２本ごと、または層の抵抗および特定の回路の
他のパラメータに適したその他の間隔で製作することが
できる。フィールド遮蔽コンタクトがメモリ・アレイの
外側に製作される。
に製作される埋込みＰ+層３２へのコンタクトは、ワー
ド線５１２本ごと、または層の抵抗および特定の回路の
他のパラメータに適したその他の間隔で製作することが
できる。フィールド遮蔽コンタクトがメモリ・アレイの
外側に製作される。
【００３３】ボディ・コンタクト３５は、層３１０を付
着する前にコンタクト３５用のアパーチャを形成し、次
いでゲート・スタックのパターン化の際にコンタクト３
５とゲート・コンタクト３１０の間の短絡を引き起こす
恐れのあるポリシリコンを除去することによって、３１
０などの以前の層から形成できることを当業者なら理解
するであろう。この方法は余分のステップを必要とする
が、本発明により密度の改善が可能となるので十分引き
合う。
着する前にコンタクト３５用のアパーチャを形成し、次
いでゲート・スタックのパターン化の際にコンタクト３
５とゲート・コンタクト３１０の間の短絡を引き起こす
恐れのあるポリシリコンを除去することによって、３１
０などの以前の層から形成できることを当業者なら理解
するであろう。この方法は余分のステップを必要とする
が、本発明により密度の改善が可能となるので十分引き
合う。
【００３４】各種の材料、付着方法およびエッチング液
は決定的なものではなく、当業者は記載したステップを
修正したり、同等物を代用することが容易にできよう。
図示の厚さおよびドーパントは、アレイ供給電圧が２Ｖ
であり、フィールド遮蔽層が−１．５Ｖにバイアスさ
れ、埋込み層３２が−１Ｖにバイアスされ、基板３０が
接地された例示的回路に関するものである。ワード線は
３．５Ｖに引き上げられ、ビット線は２Ｖで動作する。
ここに開示した教示に照らせば、バイアス値を変える、
Ｐ型ＦＥＴアレイの層１０をｎ型かまたはｐ型にするな
ど、本発明の様々な実施形態が可能であること、および
頭記の特許請求の範囲がここに開示した実施形態に限定
されるものではないことを当業者なら理解するであろ
う。
は決定的なものではなく、当業者は記載したステップを
修正したり、同等物を代用することが容易にできよう。
図示の厚さおよびドーパントは、アレイ供給電圧が２Ｖ
であり、フィールド遮蔽層が−１．５Ｖにバイアスさ
れ、埋込み層３２が−１Ｖにバイアスされ、基板３０が
接地された例示的回路に関するものである。ワード線は
３．５Ｖに引き上げられ、ビット線は２Ｖで動作する。
ここに開示した教示に照らせば、バイアス値を変える、
Ｐ型ＦＥＴアレイの層１０をｎ型かまたはｐ型にするな
ど、本発明の様々な実施形態が可能であること、および
頭記の特許請求の範囲がここに開示した実施形態に限定
されるものではないことを当業者なら理解するであろ
う。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３６】（１）メモリ・アレイ内にトランジスタ・
ボディ・コンタクトを有するメモリ・アレイを有するＳ
ＯＩ ＤＲＡＭを形成する方法において、半導体基板、
前記半導体基板の上の半導体デバイス層、および前記基
板と前記デバイス層の間の絶縁層を有するＳＯＩウエハ
を準備するステップと、前記絶縁層の下にそれと衝合す
る埋込み導電層を形成するステップと、前記メモリ・ア
レイ内に１組のキャパシタを形成するステップと、前記
メモリ・アレイ内にフィールド遮蔽上面を有しかつ前記
デバイス層から分離されたフィールド遮蔽層を形成する
ステップと、前記フィールド遮蔽層内にそれぞれ活性領
域軸を有する平行な１組の活性領域アパーチャを形成す
るステップと、前記デバイス層内の前記活性領域アパー
チャの下にトランジスタ・ボディを有する１組のトラン
ジスタを形成するステップと、前記活性領域アパーチャ
のボディ・コンタクト・サブセット内に、前記デバイス
層中を下方へ前記埋込み導電層にまで延びる１組のボデ
ィ・コンタクト・アパーチャを形成するステップと、前
記ボディ・コンタクト・サブセット内に前記埋込み導電
層と前記デバイス層を接続する１組の導電部材を形成
し、前記１組の導電部材のうちの導電部材で前記トラン
ジスタ・ボディと前記埋込み導電層の間にボディ・コン
タクトを形成するステップとを含むＳＯＩ ＤＲＡＭを
形成する方法。 （２）第１の極性のトランジスタを含むメモリ・アレイ
と、前記第１の極性のトランジスタおよび前記第１の極
性と反対の第２の極性のトランジスタを含むＣＭＯＳサ
ポート回路とを有し、前記アレイ内の前記第１の極性の
トランジスタがボディ・コンタクトを有する、ＳＯＩ
ＤＲＡＭを形成する方法において、半導体基板、前記半
導体基板の上の半導体デバイス層、および前記基板と前
記デバイス層の間の絶縁層を有するＳＯＩウエハを準備
するステップと、前記絶縁層の下にそれと衝合する埋込
み導電層を形成するステップと、前記メモリ・アレイ内
に１組のキャパシタを形成するステップと、前記アレイ
の外側の第１のゲート・ポリシリコン層と、フィールド
遮蔽上面を有しかつ前記メモリ・アレイ内の前記デバイ
ス層から分離されたフィールド遮蔽層とを同時に形成す
るステップと、前記フィールド遮蔽層内にそれぞれ活性
領域軸を有する平行な１組の活性領域アパーチャを形成
するステップと、前記デバイス層内の前記活性領域アパ
ーチャの下に前記第１の極性の第１組のトランジスタ
と、前記サポート回路内の前記デバイス層内に前記第１
の極性の第２組のトランジスタを同時に形成するステッ
プと、前記活性領域アパーチャのボディ・コンタクト・
サブセット内に、前記デバイス層中を下方へ前記埋込み
導電層にまで延びる１組のボディ・コンタクト・アパー
チャを形成するステップと、前記ボディ・コンタクト・
サブセット内に前記埋込み導電層と前記デバイス層を接
続する導電部材の１組のアレイを形成し、前記１組の導
電部材のうちの導電部材で、前記第１の極性のトランジ
スタ内の１組のトランジスタ・ボディと前記埋込み導電
層の間にボディ・コンタクトを形成するステップとを含
むＳＯＩ ＤＲＡＭを形成する方法。
ボディ・コンタクトを有するメモリ・アレイを有するＳ
ＯＩ ＤＲＡＭを形成する方法において、半導体基板、
前記半導体基板の上の半導体デバイス層、および前記基
板と前記デバイス層の間の絶縁層を有するＳＯＩウエハ
を準備するステップと、前記絶縁層の下にそれと衝合す
る埋込み導電層を形成するステップと、前記メモリ・ア
レイ内に１組のキャパシタを形成するステップと、前記
メモリ・アレイ内にフィールド遮蔽上面を有しかつ前記
デバイス層から分離されたフィールド遮蔽層を形成する
ステップと、前記フィールド遮蔽層内にそれぞれ活性領
域軸を有する平行な１組の活性領域アパーチャを形成す
るステップと、前記デバイス層内の前記活性領域アパー
チャの下にトランジスタ・ボディを有する１組のトラン
ジスタを形成するステップと、前記活性領域アパーチャ
のボディ・コンタクト・サブセット内に、前記デバイス
層中を下方へ前記埋込み導電層にまで延びる１組のボデ
ィ・コンタクト・アパーチャを形成するステップと、前
記ボディ・コンタクト・サブセット内に前記埋込み導電
層と前記デバイス層を接続する１組の導電部材を形成
し、前記１組の導電部材のうちの導電部材で前記トラン
ジスタ・ボディと前記埋込み導電層の間にボディ・コン
タクトを形成するステップとを含むＳＯＩ ＤＲＡＭを
形成する方法。 （２）第１の極性のトランジスタを含むメモリ・アレイ
と、前記第１の極性のトランジスタおよび前記第１の極
性と反対の第２の極性のトランジスタを含むＣＭＯＳサ
ポート回路とを有し、前記アレイ内の前記第１の極性の
トランジスタがボディ・コンタクトを有する、ＳＯＩ
ＤＲＡＭを形成する方法において、半導体基板、前記半
導体基板の上の半導体デバイス層、および前記基板と前
記デバイス層の間の絶縁層を有するＳＯＩウエハを準備
するステップと、前記絶縁層の下にそれと衝合する埋込
み導電層を形成するステップと、前記メモリ・アレイ内
に１組のキャパシタを形成するステップと、前記アレイ
の外側の第１のゲート・ポリシリコン層と、フィールド
遮蔽上面を有しかつ前記メモリ・アレイ内の前記デバイ
ス層から分離されたフィールド遮蔽層とを同時に形成す
るステップと、前記フィールド遮蔽層内にそれぞれ活性
領域軸を有する平行な１組の活性領域アパーチャを形成
するステップと、前記デバイス層内の前記活性領域アパ
ーチャの下に前記第１の極性の第１組のトランジスタ
と、前記サポート回路内の前記デバイス層内に前記第１
の極性の第２組のトランジスタを同時に形成するステッ
プと、前記活性領域アパーチャのボディ・コンタクト・
サブセット内に、前記デバイス層中を下方へ前記埋込み
導電層にまで延びる１組のボディ・コンタクト・アパー
チャを形成するステップと、前記ボディ・コンタクト・
サブセット内に前記埋込み導電層と前記デバイス層を接
続する導電部材の１組のアレイを形成し、前記１組の導
電部材のうちの導電部材で、前記第１の極性のトランジ
スタ内の１組のトランジスタ・ボディと前記埋込み導電
層の間にボディ・コンタクトを形成するステップとを含
むＳＯＩ ＤＲＡＭを形成する方法。
【図１】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
【図２】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
【図３】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
【図４】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
【図５】メモリ・アレイのセグメントの上面図である。
【図６】メモリ・アレイのセグメントの上面図である。
【図７】図１ないし図４の直交断面図である。
１０ ｐ型ＳＯＩシリコン層 ２０ 酸化物層 ３０ ｎ型基板 ３２ Ｐ+層 １００ ディープ・トレンチ １０２ ノード誘電体 １１０ ポリシリコン １２０ ポリシリコン １２５ 真性ポリシリコン ２０２ パッド層 ２０５ 窒化物パッド ２１０ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ケニス・ドェブロス アメリカ合衆国05401 バーモント州バー リントンホーム・アベニュー 59 (72)発明者 ジャック・アラン・マンデルマン アメリカ合衆国12582 ニューヨーク州ス トームヴィル ジャミー・レーン ５
Claims (2)
- 【請求項１】メモリ・アレイ内にトランジスタ・ボディ
・コンタクトを有するメモリ・アレイを有するＳＯＩ
ＤＲＡＭを形成する方法において、 半導体基板、前記半導体基板の上の半導体デバイス層、
および前記基板と前記デバイス層の間の絶縁層を有する
ＳＯＩウエハを準備するステップと、 前記絶縁層の下にそれと衝合する埋込み導電層を形成す
るステップと、 前記メモリ・アレイ内に１組のキャパシタを形成するス
テップと、 前記メモリ・アレイ内にフィールド遮蔽上面を有しかつ
前記デバイス層から分離されたフィールド遮蔽層を形成
するステップと、 前記フィールド遮蔽層内にそれぞれ活性領域軸を有する
平行な１組の活性領域アパーチャを形成するステップ
と、 前記デバイス層内の前記活性領域アパーチャの下にトラ
ンジスタ・ボディを有する１組のトランジスタを形成す
るステップと、 前記活性領域アパーチャのボディ・コンタクト・サブセ
ット内に、前記デバイス層中を下方へ前記埋込み導電層
にまで延びる１組のボディ・コンタクト・アパーチャを
形成するステップと、 前記ボディ・コンタクト・サブセット内に前記埋込み導
電層と前記デバイス層を接続する１組の導電部材を形成
し、前記１組の導電部材のうちの導電部材で前記トラン
ジスタ・ボディと前記埋込み導電層の間にボディ・コン
タクトを形成するステップとを含むＳＯＩ ＤＲＡＭを
形成する方法。 - 【請求項２】第１の極性のトランジスタを含むメモリ・
アレイと、前記第１の極性のトランジスタおよび前記第
１の極性と反対の第２の極性のトランジスタを含むＣＭ
ＯＳサポート回路とを有し、前記アレイ内の前記第１の
極性のトランジスタがボディ・コンタクトを有する、Ｓ
ＯＩ ＤＲＡＭを形成する方法において、 半導体基板、前記半導体基板の上の半導体デバイス層、
および前記基板と前記デバイス層の間の絶縁層を有する
ＳＯＩウエハを準備するステップと、 前記絶縁層の下にそれと衝合する埋込み導電層を形成す
るステップと、 前記メモリ・アレイ内に１組のキャパシタを形成するス
テップと、 前記アレイの外側の第１のゲート・ポリシリコン層と、
フィールド遮蔽上面を有しかつ前記メモリ・アレイ内の
前記デバイス層から分離されたフィールド遮蔽層とを同
時に形成するステップと、 前記フィールド遮蔽層内にそれぞれ活性領域軸を有する
平行な１組の活性領域アパーチャを形成するステップ
と、 前記デバイス層内の前記活性領域アパーチャの下に前記
第１の極性の第１組のトランジスタと、前記サポート回
路内の前記デバイス層内に前記第１の極性の第２組のト
ランジスタを同時に形成するステップと、 前記活性領域アパーチャのボディ・コンタクト・サブセ
ット内に、前記デバイス層中を下方へ前記埋込み導電層
にまで延びる１組のボディ・コンタクト・アパーチャを
形成するステップと、 前記ボディ・コンタクト・サブセット内に前記埋込み導
電層と前記デバイス層を接続する導電部材の１組のアレ
イを形成し、前記１組の導電部材のうちの導電部材で、
前記第１の極性のトランジスタ内の１組のトランジスタ
・ボディと前記埋込み導電層の間にボディ・コンタクト
を形成するステップとを含むＳＯＩ ＤＲＡＭを形成す
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/461,815 US5525531A (en) | 1995-06-05 | 1995-06-05 | SOI DRAM with field-shield isolation |
| US461815 | 1995-06-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330546A true JPH08330546A (ja) | 1996-12-13 |
Family
ID=23834032
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