JPS63246842A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63246842A JPS63246842A JP8152587A JP8152587A JPS63246842A JP S63246842 A JPS63246842 A JP S63246842A JP 8152587 A JP8152587 A JP 8152587A JP 8152587 A JP8152587 A JP 8152587A JP S63246842 A JPS63246842 A JP S63246842A
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- JP
- Japan
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- region
- wiring
- substrate
- capacitance
- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000002955 isolation Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野」
本発明は半導体集積回路に関するものである。
最近、バイポーラ集積回路の素子分離技術としてトレン
チ分離が採用されている。この技術は従来のｐｎ接合分
離やアイソブレーナ−分離のａ［索子の寸法に比べて、
分離に必要な領域の寸法が格段に小さくできるという利
点があるためである。
チ分離が採用されている。この技術は従来のｐｎ接合分
離やアイソブレーナ−分離のａ［索子の寸法に比べて、
分離に必要な領域の寸法が格段に小さくできるという利
点があるためである。
このトレンチ分離では、ｐ型シリコン基板の全面に高磯
反のｎ型埋込コレクタ領域を設けた後ｎ−のシリコンエ
ピタキ７ヤル層を成長させる。そして前記埋込コレクタ
領域よシさらに深く基板の一部に達するまで鍔をはシ、
その隣を多結晶７リコン等で埋め、素子の絶縁分離が完
了する。しかし−刀では新たな問題が生じてきた。半導
体素子は通常７リコン単結晶の内部に素子を作シその表
面はシリコンの酸化膜により保護されている。このシリ
コン酸化膜のうち、トランジスタ・抵抗等素子の表面以
外をおおっている領域（以下フィールド酸化膜と呼ぶ）
はトランジスタと同時に作るため、その酸化膜の厚さと
同じになる。この厚さは、トランジスタのベース形成の
ためのｐ型不純物のイオンイングランチージョンと関係
しているので０．２μ程度となる。
反のｎ型埋込コレクタ領域を設けた後ｎ−のシリコンエ
ピタキ７ヤル層を成長させる。そして前記埋込コレクタ
領域よシさらに深く基板の一部に達するまで鍔をはシ、
その隣を多結晶７リコン等で埋め、素子の絶縁分離が完
了する。しかし−刀では新たな問題が生じてきた。半導
体素子は通常７リコン単結晶の内部に素子を作シその表
面はシリコンの酸化膜により保護されている。このシリ
コン酸化膜のうち、トランジスタ・抵抗等素子の表面以
外をおおっている領域（以下フィールド酸化膜と呼ぶ）
はトランジスタと同時に作るため、その酸化膜の厚さと
同じになる。この厚さは、トランジスタのベース形成の
ためのｐ型不純物のイオンイングランチージョンと関係
しているので０．２μ程度となる。
このためフィールド酸化膜上を遡る配線と基板との間の
谷型が大きくなるという問題がある。
谷型が大きくなるという問題がある。
上述の様に、従来のトレンチ分離方法では基板と配線間
のｄ景が大きくなシ、集積回路の遅延時間が大きくなる
という問題があった。
のｄ景が大きくなシ、集積回路の遅延時間が大きくなる
という問題があった。
本発明の目的は、トレンチ分離が微細な素子分離に役立
つという利点を損うことなく基板と配線間の’８ｍが小
さい半導体集積回路を提供することにある。
つという利点を損うことなく基板と配線間の’８ｍが小
さい半導体集積回路を提供することにある。
〔問題点を解決するための手段」
本発明の半導体集積回路は、トレンチ分離法において素
子には埋込コレクタ領域が存在し、配線領域には埋込コ
レクタ領域が存在しないという構造を有している。
子には埋込コレクタ領域が存在し、配線領域には埋込コ
レクタ領域が存在しないという構造を有している。
次に、本発明について図面を参照して説明する。
第１図に本発明の実施例の断面図を示す。同図において
高濃度の埋込コレクタ領域２はチャンネルスト、バーの
ｐ＋領域１とトレンチ分離の＃Ｉ＃５により素子領域３
として絶縁分離されている。ｎ−領域６は素子が形成さ
れない領域であり素子領域３とともに表面は０．２μ厚
のシリコン酸化膜でおおわれている。今とのｎ 領域６
の上を配線７が通っている時の配線７と基板との間の容
量について考えてみる。この容量なＣＯｔ 、配Ｗｓ７
とｎ−領域６間の容量を０１１１ ｎ−領域６と基板間
の容量なＣａｔとすると１／Ｃｏｔ ＝１／Ｃ■＋１／
Ｃ２ｔとなる。
高濃度の埋込コレクタ領域２はチャンネルスト、バーの
ｐ＋領域１とトレンチ分離の＃Ｉ＃５により素子領域３
として絶縁分離されている。ｎ−領域６は素子が形成さ
れない領域であり素子領域３とともに表面は０．２μ厚
のシリコン酸化膜でおおわれている。今とのｎ 領域６
の上を配線７が通っている時の配線７と基板との間の容
量について考えてみる。この容量なＣＯｔ 、配Ｗｓ７
とｎ−領域６間の容量を０１１１ ｎ−領域６と基板間
の容量なＣａｔとすると１／Ｃｏｔ ＝１／Ｃ■＋１／
Ｃ２ｔとなる。
一万、第２図に従来例の断面図を示す。第１図と同じ記
号は同一の構造をもつものとする。本発明による実施例
との違いは、素子が形成されない領域であるｎ 領域６
にも高濃度の埋込コレクタ領域２が存在することである
。これは、従来のトレンチ分離法では基板全面に高濃度
の埋込コレクタ領域を設けることによる。この従来の実
施例において配線７と基板間の容ｊｉｃｏｔを計算して
みる。
号は同一の構造をもつものとする。本発明による実施例
との違いは、素子が形成されない領域であるｎ 領域６
にも高濃度の埋込コレクタ領域２が存在することである
。これは、従来のトレンチ分離法では基板全面に高濃度
の埋込コレクタ領域を設けることによる。この従来の実
施例において配線７と基板間の容ｊｉｃｏｔを計算して
みる。
配線７とｎ−領域６間の谷菫をＣｔｚ、ｎ＋の高濃度の
埋込コレクタ領域２と基板間の容量をＣ２２とすると１
／Ｃｏｔ ＝１／Ｃ１２＋１／Ｃ２ｔ。
埋込コレクタ領域２と基板間の容量をＣ２２とすると１
／Ｃｏｔ ＝１／Ｃ１２＋１／Ｃ２ｔ。
従来例と本発明による実施例ともフィールド酸化膜４の
厚さは同じであるからＣ１ｌ ：：Ｃｔｚ。 −刀基板
と素子が形成されない領域との間の’＆１ｋＣｚｘとＣ
，、について考えてみる。本発ｕＡＫよる′ｊ４施例で
は相手がｎ−領域６であるのに対し、従来例ではｎ＋の
高濃度の埋込コレクタ領域２である。このためＣａｌ＜
＜ Ｃａｔとなる。この条件と先＃１どのＣＩｌ ＝Ｃ
ｔ＊という関係を用いるとＣｏｔ＜Ｃｏｔとなる０ 〔発明の効果〕 以上説明したように本発明は、トレンチ分離法を用いた
半導体集積回路において、素子領域には埋込コレクタ領
域が存在するが配線領域には埋込コレクタ領域が存在し
ないことにより配線と基板の間の容量を小さくできる効
果がある。
厚さは同じであるからＣ１ｌ ：：Ｃｔｚ。 −刀基板
と素子が形成されない領域との間の’＆１ｋＣｚｘとＣ
，、について考えてみる。本発ｕＡＫよる′ｊ４施例で
は相手がｎ−領域６であるのに対し、従来例ではｎ＋の
高濃度の埋込コレクタ領域２である。このためＣａｌ＜
＜ Ｃａｔとなる。この条件と先＃１どのＣＩｌ ＝Ｃ
ｔ＊という関係を用いるとＣｏｔ＜Ｃｏｔとなる０ 〔発明の効果〕 以上説明したように本発明は、トレンチ分離法を用いた
半導体集積回路において、素子領域には埋込コレクタ領
域が存在するが配線領域には埋込コレクタ領域が存在し
ないことにより配線と基板の間の容量を小さくできる効
果がある。
第１図は本発明の＊施例の断面図、第２図は従来例の断
面図である。 １・・・・・・ｐ 領域。
面図である。 １・・・・・・ｐ 領域。
Claims (1)
- トレンチ分離法を用いた半導体集積回路において、素子
領域には埋込コレクタ領域が存在し配線領域には埋込コ
レクタ領域が存在しないことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8152587A JPS63246842A (ja) | 1987-04-01 | 1987-04-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8152587A JPS63246842A (ja) | 1987-04-01 | 1987-04-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63246842A true JPS63246842A (ja) | 1988-10-13 |
Family
ID=13748748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8152587A Pending JPS63246842A (ja) | 1987-04-01 | 1987-04-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246842A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0844660A1 (en) * | 1996-11-26 | 1998-05-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098642A (ja) * | 1983-11-02 | 1985-06-01 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
-
1987
- 1987-04-01 JP JP8152587A patent/JPS63246842A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098642A (ja) * | 1983-11-02 | 1985-06-01 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0844660A1 (en) * | 1996-11-26 | 1998-05-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6130139A (en) * | 1996-11-26 | 2000-10-10 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing trench-isolated semiconductor device |
| US6346736B1 (en) | 1996-11-26 | 2002-02-12 | Matsushita Electric Industrial Co., Ltd. | Trench isolated semiconductor device |
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