JPS6098642A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6098642A JPS6098642A JP20484783A JP20484783A JPS6098642A JP S6098642 A JPS6098642 A JP S6098642A JP 20484783 A JP20484783 A JP 20484783A JP 20484783 A JP20484783 A JP 20484783A JP S6098642 A JPS6098642 A JP S6098642A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［技術分野］
この発明は半導体技術に関し、例えばバイポーラ集積回
路における配線領域の形成に利用して有効な技術に関す
る。 ［背景技術］ 現在、半導体集積回路における素子間の分離法として、
拡散層を用いた接合全部法と基板表面の＋−ＯＣＯＳと
呼ばれる選択酸化膜を利用した酸化膜分離法が行なわれ
ている。ところが、これらの分離法では、素子分離領域
の幅が比校的大きくされてしまい、素子を微細化して行
くに従って素ｒ・分離領域の占める割合が大きくなり、
Ｌ Ｓ Ｉ （大規模集積回路）の高密度化を図る−に
での障害となる。 そこで、本出願人は、素子分離領域となる部分を削って
ＩＪ字状の溝（以Ｆ ｕ溝と称する）を形成し、この（
Ｊ溝の内側に酸化膜を形成してから（■溝の中をポリシ
リコン（多結晶シリコン）で埋めることによって素子分
離領域とするＵ溝分離法と称する分離技術を提案した（
日経エレン１−ロニクス１９８２年３月２９日号Ｎｏ、
２８７）。 ところで、上記Ｕ溝分離法が適用された半導体集積回路
においては、ＬＯＧＯ３による酸化膜分離法に比べて分
離領域の幅が狭いため、Ｕ溝分離領域の」二にのみ配線
を通すことは難しい。そこで、Ｕ溝とＵ溝の間に素子の
ない空白領域を設け、この空白領域の」二に配線を通す
ことが考られる。 第１図は、Ｕ溝分離法を適用したバイポーラ集（！
路における配線領域の形成に利用して有効な技術に関す
る。 ［背景技術］ 現在、半導体集積回路における素子間の分離法として、
拡散層を用いた接合全部法と基板表面の＋−ＯＣＯＳと
呼ばれる選択酸化膜を利用した酸化膜分離法が行なわれ
ている。ところが、これらの分離法では、素子分離領域
の幅が比校的大きくされてしまい、素子を微細化して行
くに従って素ｒ・分離領域の占める割合が大きくなり、
Ｌ Ｓ Ｉ （大規模集積回路）の高密度化を図る−に
での障害となる。 そこで、本出願人は、素子分離領域となる部分を削って
ＩＪ字状の溝（以Ｆ ｕ溝と称する）を形成し、この（
Ｊ溝の内側に酸化膜を形成してから（■溝の中をポリシ
リコン（多結晶シリコン）で埋めることによって素子分
離領域とするＵ溝分離法と称する分離技術を提案した（
日経エレン１−ロニクス１９８２年３月２９日号Ｎｏ、
２８７）。 ところで、上記Ｕ溝分離法が適用された半導体集積回路
においては、ＬＯＧＯ３による酸化膜分離法に比べて分
離領域の幅が狭いため、Ｕ溝分離領域の」二にのみ配線
を通すことは難しい。そこで、Ｕ溝とＵ溝の間に素子の
ない空白領域を設け、この空白領域の」二に配線を通す
ことが考られる。 第１図は、Ｕ溝分離法を適用したバイポーラ集（！
【回
路において素子（トランジスタ）と素子との間に空白領
呟Δを設け、この空白領域Δ−１−に配線りを設けた構
成例を示す。一方、第２図はＬ ＯＧ Ｏ８やアイソブ
レーナ技術による酸化膜分離法を適用したバ・ｒポーラ
集積回路における配線の仕方の一例を示すキ２ので、配
線しは素子と素子を分離する比幀的Ｊ−メい酸化！Ｉ桑
Ｂ Ｊ二に形成される。 第１図才？よび第２図からも分かるように、Ｕ溝分離法
を適用した場合には、分離領域を酸化膜分離法を適用し
たものに比べて深くすることができるため、第１図およ
び第２図に示すようにコレゲタ領域となるＮ型埋込Ｐｖ
ＩＩ ＋）と［）型基板Ｅとの接合面積は小さくなる。 そのため、コレクタと基板との間に寄生する接合容ａ
ｃ ’ｒｓは、（Ｊ溝分離法が適用された１−ランジス
タの方が小さくなり、コレクタ・基板間の寄生容量Ｃ’
（３による信号の遅延士）小さくなる。 ところが、（Ｊ溝分肉１［法を適用したＬＳＩにあって
は、酸化膜分離法を適用したＬＳＩに比べて配線ドの絶
Ｂ ＩＩ！５ （酸化＋１Ｗｊ ）が河いため、配線１
．に寄生する容量（以下配線客数と称する）ＣＩが大き
くなって、配線容量による信号の遅延が問題になること
が分かった。 そこで、配線領域となる部分にはＴ、 ＯＣＯＳによる
酸化膜分離法を適用し、他の部分にはＵ ｉｆ＃分離法
を適用して１イ５速化と高集稍化を同時に達成′する方
法も考えた。しかしながら、このように−）の半導体基
板−１−に■−５ＯＣＯＳとＵ溝を混在させるようにす
ると、それだけプロセスが複雑になってロスト高になる
とともに、歩留まりも低下してしまう。 ［発明の［１的コ この発明の目的は、従来にない新規な効果を奏する半導
体技術を提供することにある。 この発明の他の目的は、例えばＵ溝分１ｉ１Ｕ法を用い
た゛１４導体槃積回路に適用した場合に、見かけ４二の
配線容量を減少させてＬＳＩの高速化を図ることにある
。 この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細アトの記述および添附図面から明かに
なるであろう。 ［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明するば、下記のとおりである。 すなわち、この発明は、例えばＵ溝分離法を適用した半
導体集積回路において、配線領域となる部分の記録子の
拡散層をもＵ溝分離領域によってに１１１分化すること
によって、配線下の拡散層と基板との間の寄生容量を小
さくさせ、これによってその上にイ１く配線容量の見か
け上大きさを減少させて、半導体集積回路の高速化を図
るという１−６記目的を達成するものである。 以下図面を用いてこの発明を具体的に説明する。 ［実施例１］ 第３図〜第９図は、この発明をバイポーラ集積回路に適
用した場合の実施例を示すもので、第：３図はバイポー
ラメモリの４１ Ｈ１ｌｌ的なレイアラ１−を。 また第４図はグー１−アレイの概略的なレイアラ１〜を
それぞれ示す。 第３図において、１は複数のメモリセルが７１〜リノク
ス状に配設されてなるメモリアレイ、２゜２、・・はこ
のメモリアレイ内から７トレス信−）に４応するメモリ
セルを選択するためのドライバー回路あるいはア１ヘレ
スバッファ回路のような周辺回路である。また、第４図
において、３はＥ Ｃｌ、回路のような論理グー１−回
路が格子状に整列配設されてなる内部ロジック部、４は
その入出力回路部である。 バイポーラメモリにおいては上記メモリアレイ１と周辺
回路２の周囲の斜線Δ、で示される部分が、またグー１
〜アレイに才ｊいては−１−記内部ロシック回路部内に
斜線Δ２で示される部分がそれぞれ配線領域となる部分
である。 そして、この実施例では、上記配線領域Δ１゜Δ２のＪ
ｌ（板表面の拡散層が、例えば第５図に示すような格ｒ
・状に形成されたＵ溝分離類に！ｊ、５によって細分化
されている。 第６図は上記ＬＪ ’ｒｉ＃分離領域５によって分離さ
れた配線領」或の一部の断面図を示す。同図において、
１１は１）型シリコンのような半導体基板、１２はこの
丁導体栽板１１上に酸化膜を形成してからこの酸化膜の
適当な位置に埋込み拡散用パターンの六をあけ、その酸
化膜をマスクとして形成されたＮ−１埋込層である。こ
のＮ−１−埋込Ｊ７Ｊ１２の」二には気４目成長法によ
りＮ−型エピタキシャルＷ′ＩＩ３が形成され、このＮ
−型エピタキシャル層１３の表面に比較的薄い酸化膜１
４が形成されている。 バイポーラ集積回路では、１ユ記酸化膜１／Ｉの上に配
線が形成されるのであるが、この実施例ではｖ１１述し
たように、配線領域となる部分の拡散層すなわちこの場
合にはＮ 型エピタキシャル層１：３およびＮｌ埋込層
１２が、半導体基板１１まで達するように形成されたＵ
！７Ｙ分！’ｔｌｃ領域５によって細かく分割されて
いる。 特に制限されないが、」ユ記Ｕ溝分離領域５は。 例えば次のようにして形成される。すなわち、−１−記
Ｎ１埋込層１２才９よびエピタキシャル層１３と酸化膜
１４を形成した後、窒化膜を形成してこの窒ｆヒ膜をマ
スクとしてエツチングによＬＪ ＋、ｓ ｉ？＃ ］
５を形成する。次に、このＵ ｉｌＩ￥ １５の内側に
酸化膜１６を形成してから」ル板表面にポリシリコン（
多結晶シリコン）をデポジションして」二記（■溝１５
内にポリシリコン１７を充填した後、Ｕ溝１５以外の部
分のポリシリコンを除去する。それから。 （Ｊ溝１５内のポリシリコン１７の表面に酸化膜１８を
形成して（Ｊ溝分離領域５とする。このＵ Ｆｆ４分離
領域５によって配線領域のＮ−型エピタキシャルＭ！３
およびＮｌ埋込層１２が第６図に示すように分割されて
いる。 そのため、」−記（Ｊ溝分離領域５によって細かく分割
されているエピタキシャル層１３の」―に配線が形成さ
ｔｃると、この配線に寄生する配線容量が減少されるよ
うになる。つまり、配線領域の拡散層（Ｎ−型エピタキ
シャル層１３およびＮ′埋込）ｆｆｌ１２）がＵ溝分離
領域５によって分割されていない場合には、比較的広い
配線領域の下にＮ′″埋込層１２が連続して広がってい
るため、１−記Ｎ′−埋込ｐｌ ｌ ２と半導体栽板１
１との間の寄生容量Ｃ０！＋ｔノかなり人きくなる。そ
のため、Ｎ−型エピタキシャル層１３のにに形成された
配線の持つ配線容）ｊｌは、配線１．とＮ型エピタキシ
ャル層１３との間の寄生容４ｃ Ｃｓｏの大きさによっ
て決まるので。 比較的大きくなる。これに対し、１．記のごとく配置’
ｉ４ ｆｒｃｔ域のＮ 型エピタキシャル層１３および
Ｎ１埋込Ｊ？’７１２がり溝分離領域５によって分割さ
れていると、」二記Ｎ ｌ埋込層１２と半導体基板１１
との間の寄生客数ＣＩｓが接合面積の減少にイ゛１′な
ってかなり小さくなる。そのため、酸化１！Ｘ！＋４の
表面の配線ｌ、と一５ｖのような電源電圧Ｖｃｃが印加
される半導体基板１１との間に配線容量Ｃ８ｏと寄生容
量Ｃ１３が直列に接続されたのと同し状１ルとなる。。 この場合、見かけ」−の配線容量ＣＩは（Ｃｓｏ”→−
Ｇ 、、、、 ’−’ ） ’−’で示される大きさと
なる。ここで、容ＲＣｓｏとｃ ’ｒｓは同じオーダー
であるので、配線容量はＮ−型エピタキシャル層１３お
よびＮ−１埋込ｆ、ｊＪ ｌ ２を分割しない場合に比
べて見かけ一１〕およそ１へ分に減少される。 １−記Ｕ溝分離領域５は、特に制限されないが、例えば
配線ピッチと略同じ５１１Ｉｎ程度の間隔で形成するの
がよい。 ［実施例２］ 第７１２０土木発明の第２の実施例を示すものである。 この実施例では、配線領域の１：のＮ 型エピタキシャ
ル層１：Ｉの表面に ｌ） ｌ拡１１り層１０が形成さ
れている。その他の構成は１・記実施例と同様であ−〕
で、配線領域Ｆの拡ｉｉ’Ｊ、ＷＩはｕＨν１分雛領域
５によって細分化されている。また、特し；制限さＡし
ｆ’ｆイが、−１−記１）１拡散層１９は、例えばノ（
イアＩｆｆ−ラ１−ランジスタのベース領域となる■）
Ｉ−拡散領域と同時に形成されるようになっている。 そのため、配線りと半導体基板１１との間には、配線容
ＱＣｓｏおよびＰ−１−拡散層１９とＮ−型エピタキシ
ャル層１：３どの間の寄生容Ｎ （Ｐ Ｎ接合容暇）ｃ
ｌｃと、Ｎ＋−埋込Ｒり１２と゛１′、導体基板１１と
の間の寄生容量Ｃｒ５が直列に接続された状態となる。 しかも、」二記寄生容量ＣｒｏとＣＴ５の大きさは、」
−記エビタキシャルＭ１３の厚みを２μ０１程度にする
と、同じオーダになるので、」１記配線！、の見かけ」
二の容ｉｃＩは（Ｃｓｏ −’ ＋ Ｃ１（： −’
＋ Ｃ、ｒｓ ’ ） −’で示されるような大きさと
なる。例えば、上記配線１．のトの酸化膜１４の厚みを
２５００八とし、配線領域の拡散層を配線ピッチと略同
し間隔で形成された（Ｊ（（ζ分離領域５によって細分
化した場合には、配線容＠Ｃｓｏは約０．Ｉ ５ｆＦ／
ｌｚｍ２となり、寄生容ＩＡ Ｃ１，：は約０．２ｆＦ
／７ｚｍ” 、寄生容量Ｃ７５は約０．ｌｆ’ｌ”／μ
Ｉｌ＋２ となる。その結果、配線容量ＣＩの見かけ一
ヒの大きさはさらに小さくなって、第１図の場合のおよ
そ３分の１程度になり、Ｉ、Ｓｌの高速化かｉｉＪ能と
なる。 なお、上記実施例では、回路を構成する素子領４或の周
囲ｔ］しくは素子領域と素ｒ・領１或の間に設けられた
比較的広い配線領域をｕＨｊζ分離領域によ−】℃細分
化するようにしたものが説明されているが、刺子領域内
に設けられた配線領域の拡散層についても、これをＵ溝
分離領域によ−〕で細分化して配線容量を減らすように
することができる。 また、−Ｉ−記実施例では、第５図に示すような格子・
状に形成された（Ｉ溝分離領域５によって配線領域が細
分化されているが、これに限定されるものではない。例
えば、第８図あるいは第９図に示すように、［Ｊ！Ｒ分
離領戦５を互い違いの梯で一状もしくはハニカム状に形
成して、配線領域を細分化するようにしてキノよい。 ＩＪ溝分離領域５が第５図のように格子状に形成されて
い ると、１−Ｆ方向の１Ｊ溝分離領域と左右方向のＬｌ
ｉ！−４分離領域が十字状に交わるため、その交点の−
にの酸化膜に大きな段差が生じ易いが、第８図もしくは
第９図のように分離領域を形成すれば、３木のＵ溝分離
領域が交わるような形になるため交点の−にに生ずる段
差が第５図のものに比べて小さくなるという利点がある
。 ［効果コ （１）、回路を構成する素子間がＵ溝分ｍｌ領域によっ
て分離さＪしるようにされた半導体集積回路装置しこお
いて、配線領域となる部分の配線下の拡散層をＵ溝分離
領域によって細分化するようにしたので、配線下の拡散
層と幕板との間の寄生容量が小さくなりこの小さな寄生
容量が配線と半導体基板どの間に配線容量とともに直列
に接続さオしるようになるという作用によって、児かけ
Ｌ−の配線容量が減少され、これによってＬＳＩの動作
速度が向−１ニされるという効果がある。 （２）、配線領域となる部分の配線下の拡散層としての
エピタキシャル層と埋込層をＵ溝分離領域によって細分
化するとともに、配線領トにの酸化１１臭のドのエピタ
キシャル層の表面にはエピタキシャル層と逆の導電型の
拡散層を形成したので、配線と半導体基板との間に配線
容量とともに比較的小さな２つの接合容ｆｆ１（ｐ”拡
散層とエピタキシへ・ル層との間の接合容賦とＮ−１−
埋込層と半導体Ｊル板との間の接合容、７ｆｔ）が直列
に接続されるようになるという作用によ−】で、見かけ
４−の配線容量がさらに減少されるようになるという効
果がある。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明はに記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることは５ｔうまでもない。例えば、」−記実施例
ではエピタキシへ・ル層の−にに配線領域が形成される
ようにされているが、半導体基板−４−に酸化膜を介し
て直接配線領域が設けられるようにされているものにも
適用することができる。 ［利用分野］ 以−にの説明では主として本発明者によ−〕でなされた
発明をその背景となった利用分野であるノくイポーラ集
積回路に適用したものに一１１％で説明し！巳が、それ
に限定されるものではなく、例え＋１１Ｍ ０３ ｄ（
積回路にも適用できるものである。
路において素子（トランジスタ）と素子との間に空白領
呟Δを設け、この空白領域Δ−１−に配線りを設けた構
成例を示す。一方、第２図はＬ ＯＧ Ｏ８やアイソブ
レーナ技術による酸化膜分離法を適用したバ・ｒポーラ
集積回路における配線の仕方の一例を示すキ２ので、配
線しは素子と素子を分離する比幀的Ｊ−メい酸化！Ｉ桑
Ｂ Ｊ二に形成される。 第１図才？よび第２図からも分かるように、Ｕ溝分離法
を適用した場合には、分離領域を酸化膜分離法を適用し
たものに比べて深くすることができるため、第１図およ
び第２図に示すようにコレゲタ領域となるＮ型埋込Ｐｖ
ＩＩ ＋）と［）型基板Ｅとの接合面積は小さくなる。 そのため、コレクタと基板との間に寄生する接合容ａ
ｃ ’ｒｓは、（Ｊ溝分離法が適用された１−ランジス
タの方が小さくなり、コレクタ・基板間の寄生容量Ｃ’
（３による信号の遅延士）小さくなる。 ところが、（Ｊ溝分肉１［法を適用したＬＳＩにあって
は、酸化膜分離法を適用したＬＳＩに比べて配線ドの絶
Ｂ ＩＩ！５ （酸化＋１Ｗｊ ）が河いため、配線１
．に寄生する容量（以下配線客数と称する）ＣＩが大き
くなって、配線容量による信号の遅延が問題になること
が分かった。 そこで、配線領域となる部分にはＴ、 ＯＣＯＳによる
酸化膜分離法を適用し、他の部分にはＵ ｉｆ＃分離法
を適用して１イ５速化と高集稍化を同時に達成′する方
法も考えた。しかしながら、このように−）の半導体基
板−１−に■−５ＯＣＯＳとＵ溝を混在させるようにす
ると、それだけプロセスが複雑になってロスト高になる
とともに、歩留まりも低下してしまう。 ［発明の［１的コ この発明の目的は、従来にない新規な効果を奏する半導
体技術を提供することにある。 この発明の他の目的は、例えばＵ溝分１ｉ１Ｕ法を用い
た゛１４導体槃積回路に適用した場合に、見かけ４二の
配線容量を減少させてＬＳＩの高速化を図ることにある
。 この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細アトの記述および添附図面から明かに
なるであろう。 ［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明するば、下記のとおりである。 すなわち、この発明は、例えばＵ溝分離法を適用した半
導体集積回路において、配線領域となる部分の記録子の
拡散層をもＵ溝分離領域によってに１１１分化すること
によって、配線下の拡散層と基板との間の寄生容量を小
さくさせ、これによってその上にイ１く配線容量の見か
け上大きさを減少させて、半導体集積回路の高速化を図
るという１−６記目的を達成するものである。 以下図面を用いてこの発明を具体的に説明する。 ［実施例１］ 第３図〜第９図は、この発明をバイポーラ集積回路に適
用した場合の実施例を示すもので、第：３図はバイポー
ラメモリの４１ Ｈ１ｌｌ的なレイアラ１−を。 また第４図はグー１−アレイの概略的なレイアラ１〜を
それぞれ示す。 第３図において、１は複数のメモリセルが７１〜リノク
ス状に配設されてなるメモリアレイ、２゜２、・・はこ
のメモリアレイ内から７トレス信−）に４応するメモリ
セルを選択するためのドライバー回路あるいはア１ヘレ
スバッファ回路のような周辺回路である。また、第４図
において、３はＥ Ｃｌ、回路のような論理グー１−回
路が格子状に整列配設されてなる内部ロジック部、４は
その入出力回路部である。 バイポーラメモリにおいては上記メモリアレイ１と周辺
回路２の周囲の斜線Δ、で示される部分が、またグー１
〜アレイに才ｊいては−１−記内部ロシック回路部内に
斜線Δ２で示される部分がそれぞれ配線領域となる部分
である。 そして、この実施例では、上記配線領域Δ１゜Δ２のＪ
ｌ（板表面の拡散層が、例えば第５図に示すような格ｒ
・状に形成されたＵ溝分離類に！ｊ、５によって細分化
されている。 第６図は上記ＬＪ ’ｒｉ＃分離領域５によって分離さ
れた配線領」或の一部の断面図を示す。同図において、
１１は１）型シリコンのような半導体基板、１２はこの
丁導体栽板１１上に酸化膜を形成してからこの酸化膜の
適当な位置に埋込み拡散用パターンの六をあけ、その酸
化膜をマスクとして形成されたＮ−１埋込層である。こ
のＮ−１−埋込Ｊ７Ｊ１２の」二には気４目成長法によ
りＮ−型エピタキシャルＷ′ＩＩ３が形成され、このＮ
−型エピタキシャル層１３の表面に比較的薄い酸化膜１
４が形成されている。 バイポーラ集積回路では、１ユ記酸化膜１／Ｉの上に配
線が形成されるのであるが、この実施例ではｖ１１述し
たように、配線領域となる部分の拡散層すなわちこの場
合にはＮ 型エピタキシャル層１：３およびＮｌ埋込層
１２が、半導体基板１１まで達するように形成されたＵ
！７Ｙ分！’ｔｌｃ領域５によって細かく分割されて
いる。 特に制限されないが、」ユ記Ｕ溝分離領域５は。 例えば次のようにして形成される。すなわち、−１−記
Ｎ１埋込層１２才９よびエピタキシャル層１３と酸化膜
１４を形成した後、窒化膜を形成してこの窒ｆヒ膜をマ
スクとしてエツチングによＬＪ ＋、ｓ ｉ？＃ ］
５を形成する。次に、このＵ ｉｌＩ￥ １５の内側に
酸化膜１６を形成してから」ル板表面にポリシリコン（
多結晶シリコン）をデポジションして」二記（■溝１５
内にポリシリコン１７を充填した後、Ｕ溝１５以外の部
分のポリシリコンを除去する。それから。 （Ｊ溝１５内のポリシリコン１７の表面に酸化膜１８を
形成して（Ｊ溝分離領域５とする。このＵ Ｆｆ４分離
領域５によって配線領域のＮ−型エピタキシャルＭ！３
およびＮｌ埋込層１２が第６図に示すように分割されて
いる。 そのため、」−記（Ｊ溝分離領域５によって細かく分割
されているエピタキシャル層１３の」―に配線が形成さ
ｔｃると、この配線に寄生する配線容量が減少されるよ
うになる。つまり、配線領域の拡散層（Ｎ−型エピタキ
シャル層１３およびＮ′埋込）ｆｆｌ１２）がＵ溝分離
領域５によって分割されていない場合には、比較的広い
配線領域の下にＮ′″埋込層１２が連続して広がってい
るため、１−記Ｎ′−埋込ｐｌ ｌ ２と半導体栽板１
１との間の寄生容量Ｃ０！＋ｔノかなり人きくなる。そ
のため、Ｎ−型エピタキシャル層１３のにに形成された
配線の持つ配線容）ｊｌは、配線１．とＮ型エピタキシ
ャル層１３との間の寄生容４ｃ Ｃｓｏの大きさによっ
て決まるので。 比較的大きくなる。これに対し、１．記のごとく配置’
ｉ４ ｆｒｃｔ域のＮ 型エピタキシャル層１３および
Ｎ１埋込Ｊ？’７１２がり溝分離領域５によって分割さ
れていると、」二記Ｎ ｌ埋込層１２と半導体基板１１
との間の寄生客数ＣＩｓが接合面積の減少にイ゛１′な
ってかなり小さくなる。そのため、酸化１！Ｘ！＋４の
表面の配線ｌ、と一５ｖのような電源電圧Ｖｃｃが印加
される半導体基板１１との間に配線容量Ｃ８ｏと寄生容
量Ｃ１３が直列に接続されたのと同し状１ルとなる。。 この場合、見かけ」−の配線容量ＣＩは（Ｃｓｏ”→−
Ｇ 、、、、 ’−’ ） ’−’で示される大きさと
なる。ここで、容ＲＣｓｏとｃ ’ｒｓは同じオーダー
であるので、配線容量はＮ−型エピタキシャル層１３お
よびＮ−１埋込ｆ、ｊＪ ｌ ２を分割しない場合に比
べて見かけ一１〕およそ１へ分に減少される。 １−記Ｕ溝分離領域５は、特に制限されないが、例えば
配線ピッチと略同じ５１１Ｉｎ程度の間隔で形成するの
がよい。 ［実施例２］ 第７１２０土木発明の第２の実施例を示すものである。 この実施例では、配線領域の１：のＮ 型エピタキシャ
ル層１：Ｉの表面に ｌ） ｌ拡１１り層１０が形成さ
れている。その他の構成は１・記実施例と同様であ−〕
で、配線領域Ｆの拡ｉｉ’Ｊ、ＷＩはｕＨν１分雛領域
５によって細分化されている。また、特し；制限さＡし
ｆ’ｆイが、−１−記１）１拡散層１９は、例えばノ（
イアＩｆｆ−ラ１−ランジスタのベース領域となる■）
Ｉ−拡散領域と同時に形成されるようになっている。 そのため、配線りと半導体基板１１との間には、配線容
ＱＣｓｏおよびＰ−１−拡散層１９とＮ−型エピタキシ
ャル層１：３どの間の寄生容Ｎ （Ｐ Ｎ接合容暇）ｃ
ｌｃと、Ｎ＋−埋込Ｒり１２と゛１′、導体基板１１と
の間の寄生容量Ｃｒ５が直列に接続された状態となる。 しかも、」二記寄生容量ＣｒｏとＣＴ５の大きさは、」
−記エビタキシャルＭ１３の厚みを２μ０１程度にする
と、同じオーダになるので、」１記配線！、の見かけ」
二の容ｉｃＩは（Ｃｓｏ −’ ＋ Ｃ１（： −’
＋ Ｃ、ｒｓ ’ ） −’で示されるような大きさと
なる。例えば、上記配線１．のトの酸化膜１４の厚みを
２５００八とし、配線領域の拡散層を配線ピッチと略同
し間隔で形成された（Ｊ（（ζ分離領域５によって細分
化した場合には、配線容＠Ｃｓｏは約０．Ｉ ５ｆＦ／
ｌｚｍ２となり、寄生容ＩＡ Ｃ１，：は約０．２ｆＦ
／７ｚｍ” 、寄生容量Ｃ７５は約０．ｌｆ’ｌ”／μ
Ｉｌ＋２ となる。その結果、配線容量ＣＩの見かけ一
ヒの大きさはさらに小さくなって、第１図の場合のおよ
そ３分の１程度になり、Ｉ、Ｓｌの高速化かｉｉＪ能と
なる。 なお、上記実施例では、回路を構成する素子領４或の周
囲ｔ］しくは素子領域と素ｒ・領１或の間に設けられた
比較的広い配線領域をｕＨｊζ分離領域によ−】℃細分
化するようにしたものが説明されているが、刺子領域内
に設けられた配線領域の拡散層についても、これをＵ溝
分離領域によ−〕で細分化して配線容量を減らすように
することができる。 また、−Ｉ−記実施例では、第５図に示すような格子・
状に形成された（Ｉ溝分離領域５によって配線領域が細
分化されているが、これに限定されるものではない。例
えば、第８図あるいは第９図に示すように、［Ｊ！Ｒ分
離領戦５を互い違いの梯で一状もしくはハニカム状に形
成して、配線領域を細分化するようにしてキノよい。 ＩＪ溝分離領域５が第５図のように格子状に形成されて
い ると、１−Ｆ方向の１Ｊ溝分離領域と左右方向のＬｌ
ｉ！−４分離領域が十字状に交わるため、その交点の−
にの酸化膜に大きな段差が生じ易いが、第８図もしくは
第９図のように分離領域を形成すれば、３木のＵ溝分離
領域が交わるような形になるため交点の−にに生ずる段
差が第５図のものに比べて小さくなるという利点がある
。 ［効果コ （１）、回路を構成する素子間がＵ溝分ｍｌ領域によっ
て分離さＪしるようにされた半導体集積回路装置しこお
いて、配線領域となる部分の配線下の拡散層をＵ溝分離
領域によって細分化するようにしたので、配線下の拡散
層と幕板との間の寄生容量が小さくなりこの小さな寄生
容量が配線と半導体基板どの間に配線容量とともに直列
に接続さオしるようになるという作用によって、児かけ
Ｌ−の配線容量が減少され、これによってＬＳＩの動作
速度が向−１ニされるという効果がある。 （２）、配線領域となる部分の配線下の拡散層としての
エピタキシャル層と埋込層をＵ溝分離領域によって細分
化するとともに、配線領トにの酸化１１臭のドのエピタ
キシャル層の表面にはエピタキシャル層と逆の導電型の
拡散層を形成したので、配線と半導体基板との間に配線
容量とともに比較的小さな２つの接合容ｆｆ１（ｐ”拡
散層とエピタキシへ・ル層との間の接合容賦とＮ−１−
埋込層と半導体Ｊル板との間の接合容、７ｆｔ）が直列
に接続されるようになるという作用によ−】で、見かけ
４−の配線容量がさらに減少されるようになるという効
果がある。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明はに記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることは５ｔうまでもない。例えば、」−記実施例
ではエピタキシへ・ル層の−にに配線領域が形成される
ようにされているが、半導体基板−４−に酸化膜を介し
て直接配線領域が設けられるようにされているものにも
適用することができる。 ［利用分野］ 以−にの説明では主として本発明者によ−〕でなされた
発明をその背景となった利用分野であるノくイポーラ集
積回路に適用したものに一１１％で説明し！巳が、それ
に限定されるものではなく、例え＋１１Ｍ ０３ ｄ（
積回路にも適用できるものである。
第１図はＵ溝分離法を適用したバイポーラ集積回路にお
ける配線領域の構成例を示す断面図、第２図は酸化膜分
離法を適用したバイポーラ集ｉ１１回路にお（づる配線
領域の構成例を示す断面図、第３図および第４図は本発
明が適用されるバイポーラ集積回路における配線領域の
レイアラ１への一例を示す平面図、 第５図は本発明による配線領域の分割方法の−・例を示
す゛■侑ｍ図、 第６図は本発明が適用された配線領域の構造の一実施例
を示す断面図、 第７図は本発明が適用された配線領域の構造の他の実施
例を示す断面図、 第８図および第９図は本発明による配線領域の分割方法
の他の実施例を示す平面図である。 ５・・・（Ｊ溝分離領域、１１・・・パ１′導体基板、
１２・・・Ｎ−１埋込ｍ−１３・・・・Ｎ−型エピタキ
シャル層、１４・・酸化膜、１９・・・ Ｉ）−１−拡
散層、 ■、・・・・配線、 Δ１．Δ２ 配線領１或
、Ｃｓｏ・・・・配線容量。 代理人 ブｒ理１丁 高橋 明夫 第 １ 図 第 ２ 図 第 ３ 図 Ａ。 第 ４ 図 Δ２ 第 ５ 図 ０ 第 第 ６ 図 第 ７ 図
ける配線領域の構成例を示す断面図、第２図は酸化膜分
離法を適用したバイポーラ集ｉ１１回路にお（づる配線
領域の構成例を示す断面図、第３図および第４図は本発
明が適用されるバイポーラ集積回路における配線領域の
レイアラ１への一例を示す平面図、 第５図は本発明による配線領域の分割方法の−・例を示
す゛■侑ｍ図、 第６図は本発明が適用された配線領域の構造の一実施例
を示す断面図、 第７図は本発明が適用された配線領域の構造の他の実施
例を示す断面図、 第８図および第９図は本発明による配線領域の分割方法
の他の実施例を示す平面図である。 ５・・・（Ｊ溝分離領域、１１・・・パ１′導体基板、
１２・・・Ｎ−１埋込ｍ−１３・・・・Ｎ−型エピタキ
シャル層、１４・・酸化膜、１９・・・ Ｉ）−１−拡
散層、 ■、・・・・配線、 Δ１．Δ２ 配線領１或
、Ｃｓｏ・・・・配線容量。 代理人 ブｒ理１丁 高橋 明夫 第 １ 図 第 ２ 図 第 ３ 図 Ａ。 第 ４ 図 Δ２ 第 ５ 図 ０ 第 第 ６ 図 第 ７ 図
Claims (1)
- 【特許請求の範囲】 １、回路に構成する素子間がＩＪ溝分離領域によって分
離されるようにされた半導体集積回路装置において、素
子間を接続するための配線が形成されるべく設けられた
比較的広い配線領域の下に拡散層が設けられ、この拡散
層が同じくＵ溝分離領域によって細分化され、この細分
化された拡散層の」−に絶縁膜を介して配線が形成され
てなることを特徴とする半導体集積回路装置。 ２半導体基板上に埋込層が形成さＡしこの埋込層のトに
エピタキシャル層が形成されるようにされ、かつ回路を
構成する素子間がＩＪ溝分離領域によって分ｍ（トされ
るようにされた半導体集積回路装置において、配線領域
が上記埋込層まで達するようなＵ溝分離領域Ｇ；よって
細分化され、］記酸化膜直下の基板表面には上記エピタ
キシャル層とは）φの導電型の拡散層が形成されてなる
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20484783A JPS6098642A (ja) | 1983-11-02 | 1983-11-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20484783A JPS6098642A (ja) | 1983-11-02 | 1983-11-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6098642A true JPS6098642A (ja) | 1985-06-01 |
Family
ID=16497374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20484783A Pending JPS6098642A (ja) | 1983-11-02 | 1983-11-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098642A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246842A (ja) * | 1987-04-01 | 1988-10-13 | Nec Corp | 半導体集積回路 |
| JPH01187944A (ja) * | 1987-11-23 | 1989-07-27 | Texas Instr Inc <Ti> | 半導体材料に隔離構造を形成する方法 |
| US6153918A (en) * | 1998-04-20 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved planarity and reduced parasitic capacitance |
| EP0844660B1 (en) * | 1996-11-26 | 2007-08-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2014175325A (ja) * | 2013-03-06 | 2014-09-22 | Panasonic Corp | 低容量半導体装置 |
-
1983
- 1983-11-02 JP JP20484783A patent/JPS6098642A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246842A (ja) * | 1987-04-01 | 1988-10-13 | Nec Corp | 半導体集積回路 |
| JPH01187944A (ja) * | 1987-11-23 | 1989-07-27 | Texas Instr Inc <Ti> | 半導体材料に隔離構造を形成する方法 |
| JPH0581180B2 (ja) * | 1987-11-23 | 1993-11-11 | Texas Instruments Inc | |
| EP0844660B1 (en) * | 1996-11-26 | 2007-08-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6153918A (en) * | 1998-04-20 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved planarity and reduced parasitic capacitance |
| JP2014175325A (ja) * | 2013-03-06 | 2014-09-22 | Panasonic Corp | 低容量半導体装置 |
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