JPH0133947B2 - - Google Patents
Info
- Publication number
- JPH0133947B2 JPH0133947B2 JP54012945A JP1294579A JPH0133947B2 JP H0133947 B2 JPH0133947 B2 JP H0133947B2 JP 54012945 A JP54012945 A JP 54012945A JP 1294579 A JP1294579 A JP 1294579A JP H0133947 B2 JPH0133947 B2 JP H0133947B2
- Authority
- JP
- Japan
- Prior art keywords
- buried layer
- layer
- conductivity type
- buried
- channel stopper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 6
- 210000004027 cell Anatomy 0.000 description 21
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は高集積度バイポーラ型半導体記憶装置
（以下バイポーラメモリーと称す）に関するもの
である。
（以下バイポーラメモリーと称す）に関するもの
である。
従来バイポーラメモリ−の構造は記憶セル部と
周辺部とから構成されており、最近記憶容量の増
大にともないセル部のしめる面積は比例して増大
している。その為チツプ面積は大きくなり、歩留
りがいちじるしく低下するという欠点や、特性上
においてもセル部の寄生容量は増大し動作速度を
いちじるしく低下させるという欠点を持つてい
た。又埋込層の深さは直接セル面積の大小につな
がるものであり、これを浅くすることによりセル
縮少が可能となり集積度が向上するが、層抵抗が
高くなり性能的に周辺回路トランジスタの性能を
落すという欠点があつた。本発明は従来の上記欠
点を除去するためになされたものであり、従つて
本発明の目的は性能を犠性にすることなく集積度
を向上することにある。
周辺部とから構成されており、最近記憶容量の増
大にともないセル部のしめる面積は比例して増大
している。その為チツプ面積は大きくなり、歩留
りがいちじるしく低下するという欠点や、特性上
においてもセル部の寄生容量は増大し動作速度を
いちじるしく低下させるという欠点を持つてい
た。又埋込層の深さは直接セル面積の大小につな
がるものであり、これを浅くすることによりセル
縮少が可能となり集積度が向上するが、層抵抗が
高くなり性能的に周辺回路トランジスタの性能を
落すという欠点があつた。本発明は従来の上記欠
点を除去するためになされたものであり、従つて
本発明の目的は性能を犠性にすることなく集積度
を向上することにある。
本発明の半導体記憶装置は、一導電型半導体基
板の一主面の所定領域に逆導電型の埋込層を有
し、前記埋込層上に逆導電型エピタキシヤル層が
あり、前記エピタキシヤル層上に一導電型ベース
層があり、前記埋込層間の前記主面に一導電型チ
ヤネルストツパーがあり、前記チヤネルストツパ
ー表面に該チヤネルストツパーと隣接する前記埋
込層表面上に延在するように絶縁膜が設けられ、
前記ベース層と前記エピタキシヤル層とで形成さ
れるPN接合が前記絶縁膜の側壁に終端し、これ
により前記埋込層上に形成された記憶セルならび
に他の領域を構成する素子が互いに絶縁分離され
るバイポーラ型半導体記憶装置において、前記記
憶セルを構成している領域の埋込層の深さが、基
板内部に向うあらゆる方向において前記他の領域
の埋込層の深さに比べて浅いことを特徴としてい
る。
板の一主面の所定領域に逆導電型の埋込層を有
し、前記埋込層上に逆導電型エピタキシヤル層が
あり、前記エピタキシヤル層上に一導電型ベース
層があり、前記埋込層間の前記主面に一導電型チ
ヤネルストツパーがあり、前記チヤネルストツパ
ー表面に該チヤネルストツパーと隣接する前記埋
込層表面上に延在するように絶縁膜が設けられ、
前記ベース層と前記エピタキシヤル層とで形成さ
れるPN接合が前記絶縁膜の側壁に終端し、これ
により前記埋込層上に形成された記憶セルならび
に他の領域を構成する素子が互いに絶縁分離され
るバイポーラ型半導体記憶装置において、前記記
憶セルを構成している領域の埋込層の深さが、基
板内部に向うあらゆる方向において前記他の領域
の埋込層の深さに比べて浅いことを特徴としてい
る。
つまり、周辺部は埋込層が深いためコレクタ層
抵抗は低くて済み、セルアレイ部は浅いため面積
が小さくでき寄生容量も小となり高集積度、高性
能の半導体記憶装置が得られる。
抵抗は低くて済み、セルアレイ部は浅いため面積
が小さくでき寄生容量も小となり高集積度、高性
能の半導体記憶装置が得られる。
以下本発明につき、図面を用いて説明する。第
１図、第２図は本発明の原理を説明する図であ
る。シリコンＰ型基板１，１０の表面にN+埋込
層２，３，１１，１２をもうけ、その上にＮ型エ
ピタキシヤル層５，７，１４，１６を形成し、
P+型チヤネルストツパー４，１３とシリコン酸
化膜９，１８によつて素子分離がおこなわれ、そ
の上にＰ型ベース層６，８，１５，１７が形成さ
れている。
１図、第２図は本発明の原理を説明する図であ
る。シリコンＰ型基板１，１０の表面にN+埋込
層２，３，１１，１２をもうけ、その上にＮ型エ
ピタキシヤル層５，７，１４，１６を形成し、
P+型チヤネルストツパー４，１３とシリコン酸
化膜９，１８によつて素子分離がおこなわれ、そ
の上にＰ型ベース層６，８，１５，１７が形成さ
れている。
素子間隔はベース層６と８，１５と１７の間の
距離であり、第１図ではａ第２図ではｂで表わさ
れる。
距離であり、第１図ではａ第２図ではｂで表わさ
れる。
素子間距離はチヤンネルストツパー巾Ｚと埋込
層深さ第１図ではｘ、第２図ではｙから成つてい
る。式で表わせば次のようになる。
層深さ第１図ではｘ、第２図ではｙから成つてい
る。式で表わせば次のようになる。
ａ＝ｘ＋Ｚ＋ｘ
ｂ＝ｙ＋Ｚ＋ｙ
第１図は埋込層が浅いものであり、第２図は埋
込層が従来の深いものであるから、 ｘ＜ｙ となり、チヤンネルストツパー巾Ｚは埋込層深さ
にかかわらず製造技術で決まるものであるから、 ａ＜ｂ となる。
込層が従来の深いものであるから、 ｘ＜ｙ となり、チヤンネルストツパー巾Ｚは埋込層深さ
にかかわらず製造技術で決まるものであるから、 ａ＜ｂ となる。
すなわち、埋込層が浅い方が従来の深い方より
も素子間距離は小さくてすむ。
も素子間距離は小さくてすむ。
従つてセルを構成する素子に浅い埋込層を用い
れば集積度の大きいセルアレイが得られる。自明
のことであるが、埋込層の接合断面積は浅い方が
小さいから素子の寄生容量も従来の深い埋込層を
もちいた素子よりも小さくなる。
れば集積度の大きいセルアレイが得られる。自明
のことであるが、埋込層の接合断面積は浅い方が
小さいから素子の寄生容量も従来の深い埋込層を
もちいた素子よりも小さくなる。
またセルアレイが小さくなることによりセルア
レイ配線の寄生容量も小さくなる。従つて、セル
の埋込層を浅くすることにより、集積度の大き
い、寄生容量の小さいメモリセルアレイが得られ
る。また埋込層を浅くするとコレクタ層抵抗が高
くなるが特性上セルには影響はない。
レイ配線の寄生容量も小さくなる。従つて、セル
の埋込層を浅くすることにより、集積度の大き
い、寄生容量の小さいメモリセルアレイが得られ
る。また埋込層を浅くするとコレクタ層抵抗が高
くなるが特性上セルには影響はない。
第３図により本発明の有効な実施例を示す。本
図はセルと周辺の境界を示し、Ａ側はセル、Ｂ側
は周辺となつている。セル側（Ａ側）の距離ｅが
周辺の距離ｆより小さく、集積度、寄生容量に有
利となつている。周辺部分は低コレクタ抵抗を必
要とするから、従来の深い埋込層を用いている。
図はセルと周辺の境界を示し、Ａ側はセル、Ｂ側
は周辺となつている。セル側（Ａ側）の距離ｅが
周辺の距離ｆより小さく、集積度、寄生容量に有
利となつている。周辺部分は低コレクタ抵抗を必
要とするから、従来の深い埋込層を用いている。
このように二種類の埋込層を用いることにより
特性の良好なるバイポーラメモリ−が得られる。
特性の良好なるバイポーラメモリ−が得られる。
以上説明したように、本発明によれば、低コレ
クタ抵抗が不必要な記憶セルアレイ部の埋込層が
浅いので記憶セルの集積度が向上すると同時に寄
生容量も小さくなり、記憶セルの性能が良くな
り、さらに低コレクタ抵抗を必要とする周辺回路
においては、、従来と同じ埋込層を使用している
ので高性能、高集積度の半導体記憶装置が得られ
る。
クタ抵抗が不必要な記憶セルアレイ部の埋込層が
浅いので記憶セルの集積度が向上すると同時に寄
生容量も小さくなり、記憶セルの性能が良くな
り、さらに低コレクタ抵抗を必要とする周辺回路
においては、、従来と同じ埋込層を使用している
ので高性能、高集積度の半導体記憶装置が得られ
る。
第１図は浅い埋込層の断面図、第２図は深い埋
込層の断面図、第３図は本発明の好ましい実施例
を示す図である。 １，１０……半導体基板、２，３，１１，１２
……埋込層、５，７，１４，１６……Ｎ型エピタ
キシヤル層、６，８，１５，１７……Ｐ型ベース
層、４，１３……Ｐチヤンネルストツパー、９，
１８……シリコン酸化膜、ａ，ｂ……素子間距
離、ｃ，ｄ……埋込層巾、ｘ，ｙ……埋込層深
さ、Ｚ……Ｐチヤンネルストツパー巾、Ａ……セ
ル側、Ｂ……周辺側、ｅ，ｆ……素子集積距離。
込層の断面図、第３図は本発明の好ましい実施例
を示す図である。 １，１０……半導体基板、２，３，１１，１２
……埋込層、５，７，１４，１６……Ｎ型エピタ
キシヤル層、６，８，１５，１７……Ｐ型ベース
層、４，１３……Ｐチヤンネルストツパー、９，
１８……シリコン酸化膜、ａ，ｂ……素子間距
離、ｃ，ｄ……埋込層巾、ｘ，ｙ……埋込層深
さ、Ｚ……Ｐチヤンネルストツパー巾、Ａ……セ
ル側、Ｂ……周辺側、ｅ，ｆ……素子集積距離。
Claims (1)
- １ 一導電型半導体基板の一主面の所定領域に逆
導電型の埋込層を有し、前記埋込層上に逆導電型
エピタキシヤル層があり、前記エピタキシヤル層
上に一導電型ベース層があり、前記埋込層間の前
記主面に一導電型チヤネルストツパーがあり、前
記チヤネルストツパー表面に該チヤネルストツパ
ーと隣接する前記埋込層表面上に延在するように
絶縁膜が設けられ、前記ベース層と前記エピタキ
シヤル層とで形成されるPN接合が前記絶縁膜の
側壁に終端し、これにより前記埋込層上に形成さ
れた記憶セルならびに他の領域を構成する素子が
互いに絶縁分離されるバイポーラ型半導体記憶装
置において、前記記憶セルを構成している領域の
埋込層の深さが、基板内部に向うあらゆる方向に
おいて前記他の領域の埋込層の深さに比べて浅い
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294579A JPS55105358A (en) | 1979-02-07 | 1979-02-07 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294579A JPS55105358A (en) | 1979-02-07 | 1979-02-07 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55105358A JPS55105358A (en) | 1980-08-12 |
| JPH0133947B2 true JPH0133947B2 (ja) | 1989-07-17 |
Family
ID=11819412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1294579A Granted JPS55105358A (en) | 1979-02-07 | 1979-02-07 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55105358A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863163A (ja) * | 1981-10-12 | 1983-04-14 | Nec Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147284A (en) * | 1975-06-13 | 1976-12-17 | Fujitsu Ltd | Manufacturing process of semiconductor device |
| JPS51147968A (en) * | 1975-06-14 | 1976-12-18 | Fujitsu Ltd | Method of manufacturing semiconductor device |
| JPS5368182A (en) * | 1976-11-30 | 1978-06-17 | Fujitsu Ltd | Production of semiconductor memory device |
-
1979
- 1979-02-07 JP JP1294579A patent/JPS55105358A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147284A (en) * | 1975-06-13 | 1976-12-17 | Fujitsu Ltd | Manufacturing process of semiconductor device |
| JPS51147968A (en) * | 1975-06-14 | 1976-12-18 | Fujitsu Ltd | Method of manufacturing semiconductor device |
| JPS5368182A (en) * | 1976-11-30 | 1978-06-17 | Fujitsu Ltd | Production of semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55105358A (en) | 1980-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0133921B1 (ko) | 반도체 장치 | |
| US5008723A (en) | MOS thin film transistor | |
| JPS62105467A (ja) | キヤパシタ集積回路構造体 | |
| JPH0793365B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPS6321351B2 (ja) | ||
| JP2526786B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0133947B2 (ja) | ||
| JPH01274467A (ja) | 半導体記憶装置の製造方法 | |
| JPH05121664A (ja) | 半導体装置 | |
| JPS6317553A (ja) | 半導体記憶装置およびその製造方法 | |
| JPS62249473A (ja) | 半導体記憶装置 | |
| JP2792333B2 (ja) | バイポーラトランジスタ | |
| JP3095450B2 (ja) | ダイナミック型半導体記憶装置およびその製造方法 | |
| JPS5838939B2 (ja) | 集積回路 | |
| JPS604591B2 (ja) | 半導体集積回路装置 | |
| JPS60211969A (ja) | 半導体装置 | |
| JPS60236260A (ja) | 半導体記憶装置 | |
| JP3150420B2 (ja) | バイポーラ集積回路とその製造方法 | |
| JP2627369B2 (ja) | 半導体集積回路 | |
| JPS62194661A (ja) | 半導体記憶装置 | |
| JP2765864B2 (ja) | 半導体装置の製造方法 | |
| JPS6118344B2 (ja) | ||
| JPS61269377A (ja) | 半導体装置 | |
| JP2536616B2 (ja) | 半導体装置 | |
| JPS6244430B2 (ja) |