JP2526786B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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    • Y10S438/969—Simultaneous formation of monocrystalline and polycrystalline regions

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に絶縁分離構造を有する半導体基板及
びその製造方法に関する。
【０００２】
【従来の技術】半導体基板の表面から裏面に電流経路を
有する高耐圧の大電流パワ−素子と制御回路素子とをモ
ノリシックに集積する従来技術の中で、パワ−素子形成
領域をエピタキシャル成長により形成する技術として、
図６及び図７に示すような素子分離法を用いた貼り合わ
せ基板がそれぞれIEEE 1987 CICC及び特開平3−34347号
公報(USP 4,908,328)にて提案されている。
【０００３】（従来技術の一例）以下、従来技術の一例
を図６（従来技術の一例を示す工程Ａ〜Ｅよりなる工程
順断面図）に基づいて説明する。
【０００４】まず、図６工程Ａに示すように、高濃度不
純物層（Ｎ＋型）２を有する第一の単結晶シリコン基板
（Ｎ型）１の片面及びこの第一の単結晶シリコン基板１
よりも不純物濃度の高い第二の単結晶シリコン基板（Ｎ
＋型）４の片面にそれぞれ酸化膜３を形成する。次に、
図６工程Ｂに示すように、その酸化膜３を形成した面ど
うしを貼り合わせ技術により直接接合させる。（工程Ｂ
中５は、貼り合わせ面を示す。）
【０００５】続いて、図６工程Ｃに示すように、表面よ
り貼り合わせ面５を越えて第二の単結晶シリコン基板４
に達するまでエッチングを施す。（工程Ｃ中６は、エピ
タキシャル層形成領域を示す。）次に、図６工程Ｄに示
すように、パワ−素子形成に最適な濃度の単結晶シリコ
ンエピタキシャル層(Ｎ型)７をエッチングを施した面に
成長させる。
【０００６】その後、図６工程Ｅに示すように、貼り合
わせ面５に界在する酸化膜３に達するトレンチ溝２７を
異方性のリアクティブ・イオン・エッチング(RIE)法に
より形成し、このトレンチ溝２７の内側に酸化膜３を形
成後、多結晶シリコン２８を充填することで誘電体分離
を行っている。
【０００７】これにより第二の単結晶シリコン基板４と
電気的に接続された単結晶シリコンエピタキシャル層７
（パワ−素子形成領域１６）には、縦型のパワ−素子を
形成し、また、貼り合わせ面５に界在する酸化膜３とト
レンチ溝２７の内側に形成した酸化膜３とにより絶縁分
離された領域（制御回路素子形成領域）１７には、制御
回路素子を形成することができる（図６工程Ｅ参照）。
【０００８】（従来技術の他の例）次に、図７に基づい
て従来技術の他の例（前記図６の従来技術と異なる従来
例）について説明する。なお、図７において、２９は分
離拡散層(Ｐ型)、３０は単結晶エピタキシャル層(Ｎ
+型)を示し、その他の符号は、前記図６と同一である。
【０００９】この従来の他の例では、図７に示すよう
に、第一の単結晶シリコン基板(Ｎ型)１表面より貼り合
わせ面５に界在する酸化膜３に達する分離拡散層(Ｐ型)
２９を形成しており、制御回路素子とパワ−素子とをＰ
Ｎ接合分離により素子分離している。
【００１０】
【発明が解決しようとする課題】シリコン基板表面から
裏面に電流経路を持つパワ−素子と、制御回路素子をモ
ノリシックに集積する場合、図７のようなＰＮ接合によ
る素子間分離では、高耐圧化が極めて困難であるという
欠点を有している。
【００１１】また図６、図７に示す従来技術において、
パワ−素子形成領域１６をエピタキシャル法で形成した
後、制御回路素子形成領域１７とパワ−素子形成領域１
６とを分離するため、トレンチ溝２７、酸化膜３、多結
晶シリコン２８の形成（図６工程Ｅ参照）或いは分離拡
散層２９の形成（図７参照）を行っており、製造工程が
複雑になり、且つコストが上昇するという問題があっ
た。
【００１２】本発明は、従来技術の前記欠点、問題点に
鑑み成されたものであって、その主な目的は、従来技術
の前記欠点、問題点を解消し、そして、基板表面から裏
面へ電流経路を有するパワ−素子と制御回路素子とをモ
ノリシックに集積するための、絶縁分離構造を有する半
導体基板を容易に製造し得る半導体装置及びその製造方
法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の特徴は、単結晶
シリコン基板と単結晶シリコン基板の一主面の第一の領
域上に設けられた第一の絶縁膜と、第一の絶縁膜上に設
けられた第一の単結晶シリコン層と、第一の単結晶シリ
コン層の側面を被覆する第二の絶縁膜と、第二の絶縁膜
と側面を接して設けられた第一の多結晶シリコン層と、
第一の多結晶シリコン層と側面を接し単結晶シリコン基
板の一主面の第二の領域上に設けられ、第一の単結晶層
とは電気的に絶縁分離された第二の単結晶シリコン層と
を有する半導体装置にある。
【００１４】また、第一の単結晶シリコン層内に、内部
が多結晶シリコン層で充填され、側壁に第三の絶縁膜が
設けられた複数の分離溝を有し、これにより第一の単結
晶シリコン層内に、互いに電気的に絶縁分離された複数
の島状の領域を有する半導体装置にある。
【００１５】更に、第一の単結晶シリコン層に形成され
た制御回路素子と、単結晶シリコン基板と電気的に接続
している第二の単結晶シリコン層に形成された縦型パワ
−素子とを有する半導体装置にある。
【００１６】本発明の他の特徴は、(1) 第一の単結晶シ
リコン基板の一主面と、第二の単結晶シリコン基板の一
主面の少なくとも一方に第一の絶縁膜を形成する工程、
(2) 第一及び第二の単結晶シリコン基板の一主面どうし
を直接接合し、加熱処理をして、接合面に第一の絶縁膜
を有する貼り合わせシリコン基板を形成する工程、(3)
貼り合わせシリコン基板の第一の単結晶シリコン基板の
他主面側より第一の絶縁膜を越えて第二の単結晶シリコ
ン基板の一主面に達する第一の溝を形成する工程、(4)
第一の溝の側壁部に第二の絶縁膜を形成する工程、(5)
第一の溝を有する貼り合わせシリコン基板の表面にシリ
コンをエピタキシャル法により成長させ、第一の溝上に
単結晶シリコン層を、また第一の溝の側壁部に形成した
第二の絶縁膜上に多結晶シリコン層をそれぞれ形成する
工程、(6) 貼り合わせシリコン基板の表面を平坦に研磨
する工程、とを有し、これにより第一及び第二の絶縁膜
によって他の領域から絶縁分離された島状の素子形成領
域を第一の単結晶シリコン基板に形成する半導体装置の
製造方法にある。
【００１７】また、貼り合わせシリコン基板の表面より
第一の溝を形成する工程において、 （ａ）島状の素子分離領域を形成する第一の単結晶シリ
コン基板の他主面上の領域にも、第一の溝の形成と同時
に複数の第二の溝を形成する工程、 （ｂ）複数の第二の溝の側壁部及び底部に、第二の絶縁
膜の形成と同時に第三の絶縁膜を形成する工程、 （ｃ）第三の絶縁膜上に多結晶シリコン層を形成する工
程、 （ｄ）貼り合わせシリコン基板の表面を平坦に研磨する
工程、とを有し、これにより島状の素子形成領域内に第
三の絶縁膜によって互いに他の領域から絶縁分離された
島状の個々の素子形成領域を第一の単結晶シリコン基板
に形成する半導体装置の製造方法にある。
【００１８】更に、この第一の単結晶シリコン基板は、
一導電型のシリコン基板であり、第二の単結晶シリコン
基板は、第一の単結晶シリコン基板より高不純物濃度の
一導電型のシリコン基板であることが好ましい。
【００１９】また、第一の絶縁物を形成する前に、第一
の単結晶シリコン基板の一主面に、第一の単結晶シリコ
ン基板より高不純物濃度の一導電型の不純物領域を形成
することが好ましい。
【００２０】
【実施例】次に、本発明について図１〜図５を参照して
詳細に説明する。なお、図１及び図２は、本発明の第１
実施例を説明するための図であり、図３及び図４は、同
じく第２実施例を説明するための図であり、図５は、同
じく第３実施例を説明するための図である。
【００２１】（第１実施例）図１は、本発明の第１実施
例であるＳＯＩ基板の製造方法を示す工程Ａ〜Ｅよりな
る製造工程順断面図である。まず、図１工程Ａに示すよ
うに、Ｎ型の第一の単結晶シリコン基板１の一主表面及
びＮ+型の第二の単結晶シリコン基板４の一主表面に、
例えばＣＶＤ法により酸化膜３を形成する。
【００２２】但し、現在の貼り合わせ技術においては、
酸化膜面と単結晶面の接合及び酸化膜面どうしの接合と
もに可能であるため、酸化膜３の形成はどちらか一方の
基板だけでもかまわない。また、第一の単結晶シリコン
基板１の一主表面には、Ｎ+型の高濃度不純物層２が形
成されているが、これは制御回路素子形成領域１７(後
記図１工程Ｅ参照)のバッファ層であり、場合によって
は形成しなくてもよい。
【００２３】次に、図１工程Ｂに示すように、第一の単
結晶シリコン基板１と第二の単結晶シリコン基板４の酸
化膜３を形成した面どうしを貼り合わせ法により直接接
合し、１１００℃、２時間の熱処理を行って１枚の貼り
合わせ基板を形成する。（工程Ｂ中５は、貼り合わせ面
を示す。）続いて、図１工程Ｃに示すように、第一の単
結晶シリコン基板１の他主表面をパターニングし、異方
性のアルカリエッチング或いはリアクティブ・イオン・
エッチング（ＲＩＥ）により部分的にエッチングし、貼
り合わせ面５に界在する酸化膜３が完全に除去される深
さの溝を形成する。この溝をエピタキシャル層形成領域
６とする。
【００２４】次に、図１工程Ｄに示すように、エピタキ
シャル層形成領域６である溝を含む第一の単結晶シリコ
ン基板１の他主表面に酸化膜３を形成した後、レジスト
マスクを用いてエッチングを施し、エピタキシャル層形
成領域６である溝の底部から酸化膜３を除去する。
【００２５】その後、図１工程Ｅに示すように、シリコ
ンをエピタキシャル成長させて、・エピタキシャル層形
成領域６の底部である単結晶シリコン面上には、単結晶
シリコンエピタキシャル成長層７を、・酸化膜３面上に
は、多結晶シリコンエピタキシャル成長層８を、それぞ
れ形成し、第一の単結晶シリコン基板１の他主表面が現
われるまで研磨を行い表面を平坦にする。
【００２６】以上の工程Ａ〜Ｅにより、第二の単結晶シ
リコン基板４及び第二の単結晶シリコン基板４と電気的
に接続している単結晶シリコンエピタキシャル成長層７
から成るパワ−素子形成領域１６と、酸化膜３によりそ
の底面及び側面が囲まれパワ−素子形成領域１６とは電
気的に絶縁分離された島状の制御回路素子形成領域１７
とを有するＳＯＩ基板を得ることができる（図１工程Ｅ
参照）。
【００２７】図２は、本発明の上記第１実施例で得られ
たＳＯＩ基板上にパワ−素子及び制御回路素子を形成し
たときの断面図である。
【００２８】図２において、パワ−素子形成領域１６に
は、縦型パワ−MOSFET１８が形成されており、Ｎ型の単
結晶シリコンエピタキシャル成長層７の表面よりＰ型の
ベ−ス領域９、Ｎ+型のソ−ス領域１０ａが形成され、
この両者の共通電極であるソ−ス電極１１ａが表面に形
成されている。また、ゲ−ト絶縁膜を介してゲ−ト電極
１２ａが形成され、Ｎ+型の第二の単結晶シリコ ン基板
４の他主表面に裏面ドレイン電極１５が形成されてい
る。
【００２９】一方、島状の制御回路素子形成領域１７に
形成されている制御回路素子はＣＭＯＳ１９であり、表
面よりＰ型のベ−ス領域９、Ｎ+型のソ−ス領域１０
ｂ、Ｎ+型のドレイン領域１４ａ、Ｐ+型のソ−ス領域１
０ｃ、Ｐ+型のドレイン電極１４ｂが形成され、ソ−ス
電極１１ｂ、１１ｃ及びドレイン電極１３ａ、１３ｂが
形成されている。また、ゲ−ト絶縁膜を介してゲ−ト電
極１２ｂ、１２ｃが形成されている。
【００３０】（第２実施例）図３は、本発明の第２実施
例であるＳＯＩ基板の製造方法を示す工程Ａ、工程Ｂよ
りなる製造工程順断面図である。なお、図３において、
図１と共通する部分に同一符号を付した。従って、重複
するためその説明を省略する。
【００３１】この第２実施例では、図３工程Ａに示すよ
うに、前記図１工程Ａ、工程Ｂと同様の工程にて貼り合
わせ基板を形成した後、第一の単結晶シリコン基板１の
他主表面をパタ−ニングし、異方性のアルカリエッチン
グにより部分的にエッチングし、貼り合わせ面５に界在
する酸化膜３が完全に除去される深さまで、開孔部の大
きな溝及び複数個の開孔部の小さなＶ溝２０を形成す
る。この開孔部の大きな溝は、第１実施例と同様のエピ
タキシャル層形成領域６である。続いて、溝を含む表面
に酸化膜３を形成後、レジストマスクを用いてエッチン
グを施し、開孔部の大きな溝（エピタキシャル層形成領
域６）の底部からのみ酸化膜３を除去する（図３工程Ａ
参照）。
【００３２】次に、図３工程Ｂに示すように、シリコン
をエピタキシャル成長させて、・開孔部の大きな溝の底
部である単結晶シリコン面上には、単結晶シリコンエピ
タキシャル成長層７を、・酸化膜３面上には、多結晶シ
リコンエピタキシャル成長層８を、それぞれ形成し、第
１の単結晶シリコン基板１の他主表面が現われるまで研
磨を行い、表面を平坦にする。
【００３３】以上の図３工程Ａ、Ｂにより、第１実施例
と同様、互いに絶縁分離されたパワ−素子形成領域１６
と島状の制御回路素子形成領域１７とを有するＳＯＩ基
板を得ることができ、更に、第１実施例と同じ工程数で
制御回路素子形成領域１７において、内部が多結晶シリ
コンエピタキシャル成長層８で充填され、内側に酸化膜
３を有するＶ溝２０により個々の素子を形成するための
島状の領域が絶縁分離されることができる。
【００３４】図４は、本発明の第２実施例におけるＳＯ
Ｉ基板上にパワ−素子及び制御回路素子を形成したとき
の断面図である。
【００３５】図４において、パワ−素子形成領域１６に
は第１実施例と同様（図２参照）、パワ−MOSFET１８が
形成されている（前記第１実施例と重複するため、その
説明を省略する）。また、制御回路素子形成領域１７に
は、バイポ−ラトランジスタ２６が形成されており、表
面よりＰ型のベ−ス領域９、Ｎ+型のエミッタ領域２
４、Ｎ+型のコレクタコンタクト領域２５が形成され、
ベ−ス電極２１、エミッタ電極２２、コレクタ電極２３
が形成されている。
【００３６】この制御回路素子であるバイポ−ラトラン
ジスタ２６は、内部が多結晶シリコンエピタキシャル成
長層８で充填され、内側に酸化膜３を有するＶ溝２０に
よって互いに絶縁分離されているため、ラッチアップ動
作を考慮することなく酸化膜厚に依存した高耐圧化が可
能である。
【００３７】（第３実施例）図５は、本発明の第３実施
例であるＳＯＩ基板の製造方法を示す工程Ａ、工程Ｂよ
りなる製造工程順断面図である。図５工程Ａ、工程Ｂに
おいて、２７はトレンチ溝を示し、その他の符号は、前
記図１と同一である。
【００３８】この第３実施例では、溝を異方性のリアク
ティブ・イオン・エッチング(RIE)により形成するもの
であり、このため図５工程Ａに示すようなトレンチ溝２
７となっている。なお、図５工程Ｂは、前記図３工程Ｂ
と同様である。この第３本実施例の基本的な作用効果
は、前記第２実施例と同様であるが、Ｖ溝２０（図４参
照）よりもトレンチ溝２７の開孔部が小さいため、制御
回路素子の集積度が向上する利点を有する。
【００３９】
【発明の効果】以上説明したように本発明は、パワ−素
子形成領域と制御回路素子形成領域との素子分離を、パ
ワ−素子を形成する単結晶シリコンエピタキシャル層を
形成する際に、溝の側壁に形成する絶縁膜と貼り合わせ
面に界在する絶縁膜とによって行っているため、製造が
容易である効果を有する。また、制御回路素子形成領域
内に、個々の素子を形成するための島状の領域を形成す
る際も、同じ工程数で製造が可能であるという効果が生
じる。
【図面の簡単な説明】
【図１】本発明の第１実施例であるＳＯＩ基板の製造方
法を示す工程Ａ〜Ｅよりなる製造工程順断面図。
【図２】本発明の第１実施例であるＳＯＩ基板上にパワ
−素子及び制御回路素子を形成したときの断面図。
【図３】本発明の第２実施例であるＳＯＩ基板の製造方
法を示す工程Ａ、工程Ｂよりなる製造工程順断面図。
【図４】本発明の第２実施例であるＳＯＩ基板上にパワ
−素子及び制御回路素子を形成したときの断面図。
【図５】本発明の第３実施例であるＳＯＩ基板の製造方
法を示す工程Ａ、工程Ｂよりなる製造工程順断面図。
【図６】従来技術の一例を示す工程Ａ〜Ｅよりなる工程
順断面図。
【図７】従来技術の他の例を示す断面図。
【符号の説明】 １ 第一の単結晶シリコン基板（Ｎ型） ２ 高濃度不純物層（Ｎ+型） ３ 酸化膜 ４ 第二の単結晶シリコン基板（Ｎ+型） ５ 貼り合わせ面 ６ エピタキシャル層形成領域 ７ 単結晶シリコンエピタキシャル成長層（Ｎ型） ８ 多結晶シリコンエピタキシャル成長層 ９ ベ−ス領域（Ｐ型） １０ａ （パワ−MOSFETの）ソ−ス領域（Ｎ+型） １０ｂ （CMOS Nchの）ソ−ス領域（Ｎ+型） １０ｃ （CMOS Pchの）ソ−ス領域（Ｐ+型） １１ａ （パワ−MOSFETの）ソ−ス電極 １１ｂ （CMOS Nchの）ソ−ス電極 １１ｃ （CMOS Pchの）ソ−ス電極 １２ａ （パワ−MOSFETの）ゲ−ト電極 １２ｂ （CMOS Nchの）ゲ−ト電極 １２ｃ （CMOS Pchの）ゲ−ト電極 １３ａ （CMOS Nchの）ドレイン電極 １３ｂ （CMOS Pchの）ドレイン電極 １４ａ （CMOS Nchの）ドレイン領域（Ｎ+型） １４ｂ （CMOS Pchの）ドレイン領域（Ｐ+型） １５ 裏面ドレイン電極 １６ パワ−素子形成領域 １７ 制御回路素子形成領域 １８ 縦型パワ−MOSFET（Nch） １９ CMOS（制御回路部） ２０ Ｖ溝 ２１ ベ−ス電極 ２２ エミッタ電極 ２３ コレクタ電極 ２４ エミッタ領域（Ｎ+型） ２５ コレクタコンタクト領域（Ｎ+型） ２６ バイポ−ラトランジスタ（ＮＰＮ型） ２７ トレンチ溝 ２８ 多結晶シリコン ２９ 分離拡散層（Ｐ型） ３０ 単結晶エピタキシャル層（Ｎ+型）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 29/78 ３２１Ｃ 27/092 ３２１Ｒ 29/78

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 単結晶シリコン基板と、前記単結晶シリ
    コン基板の一主面の第一の領域上に設けられた第一の絶
    縁膜と、前記第一の絶縁膜上に設けられた第一の単結晶
    シリコン層と、前記第一の単結晶シリコン層の側面を被
    覆する第二の絶縁膜と、前記第二の絶縁膜と側面を接し
    て設けられた第一の多結晶シリコン層と、前記第一の多
    結晶シリコン層と側面を接し且つ前記単結晶シリコン基
    板の一主面の第二の領域上に設けられ、第一の単結晶シ
    リコン層とは電気的に絶縁分離された第二の単結晶シリ
    コン層とを有することを特徴とする半導体装置。
  2. 【請求項２】 前記第一の単結晶シリコン層内に、内部
    が多結晶シリコン層で充填され、側壁に第三の絶縁膜が
    設けられた複数の分離溝を有し、これにより前記第一の
    単結晶シリコン層内に互いに電気的に絶縁分離された複
    数の島状の領域を有することを特徴とする請求項１に記
    載の半導体装置。
  3. 【請求項３】 前記第一の単結晶シリコン層に形成され
    た制御回路素子と、前記単結晶シリコン基板と電気的に
    接続している前記第二の単結晶シリコン層に形成された
    縦型パワ−素子とを有することを特徴とする請求項１又
    は請求項２に記載の半導体装置。
  4. 【請求項４】 (1) 第一の単結晶シリコン基板の一主面
    と、第二の単結晶シリコン基板の一主面の少なくとも一
    方に第一の絶縁膜を形成する工程、 (2) 前記第一及び第二の単結晶シリコン基板の一主面ど
    うしを直接接合し、加熱処理をして、接合面に前記第一
    の絶縁膜を有する貼り合わせシリコン基板を形成する工
    程、 (3) 前記貼り合わせシリコン基板の前記第一の単結晶シ
    リコン基板の他主面側より前記第一の絶縁膜を越えて前
    記第二の単結晶シリコン基板の一主面に達する第一の溝
    を形成する工程、 (4) 前記第一の溝の側壁部に第二の絶縁膜を形成する工
    程、 (5) 前記第一の溝を有する前記貼り合わせシリコン基板
    の表面にシリコン層をエピタキシャル法により形成さ
    せ、前記第一の溝上に単結晶シリコン層を、また前記第
    一の溝の側壁部に形成した前記第二の絶縁膜上に多結晶
    シリコン層をそれぞれ形成する工程、 (6) 前記貼り合わせシリコン基板の表面を平坦に研磨す
    る工程、 とを有し、これにより前記第一及び第二の絶縁膜によっ
    て他の領域から絶縁分離された島状の素子形成領域を前
    記第一の単結晶シリコン基板に形成することを特徴とす
    る半導体装置の製造方法。
  5. 【請求項５】 前記貼り合わせシリコン基板の表面より
    前記第一の溝を形成する工程において、 (a) 前記島状の素子形成領域を形成する前記第一の単結
    晶シリコン基板の他主面上の領域にも、前記第一の溝の
    形成と同時に複数の第二の溝を形成する工程、 (b) 前記複数の第二の溝の側壁部及び底部に、前記第二
    の絶縁膜の形成と同時に第三の絶縁膜を形成する工程、 (c) 前記第三の絶縁膜上に多結晶シリコン層を形成する
    工程、 (d) 前記貼り合わせシリコン基板の表面を平坦に研磨す
    る工程、 とを有し、これにより前記島状の素子形成領域内に、前
    記第三の絶縁膜によって互いに他の領域から絶縁分離さ
    れた島状の個々の素子形成領域を前記第一の単結晶シリ
    コン基板に形成することを特徴とする請求項４に記載の
    半導体装置の製造方法。
  6. 【請求項６】 前記第一の単結晶シリコン基板は一導電
    型のシリコン基板であり、前記第二の単結晶シリコン基
    板は前記第一の単結晶シリコン基板より高不純物濃度の
    一導電型のシリコン基板であることを特徴とする請求項
    ４又は請求項５に記載の半導体装置の製造方法。
  7. 【請求項７】 前記第一の絶縁膜を形成する前に、前記
    第一の単結晶シリコン基板の一主面に、前記第一の単結
    晶シリコン基板より高不純物濃度の一導電型の不純物領
    域を形成することを特徴とする請求項６に記載の半導体
    装置の製造方法。
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