JPH0637099A

JPH0637099A - 半導体基体及びその製造方法

Info

Publication number: JPH0637099A
Application number: JP18786892A
Authority: JP
Inventors: Taku Harada; 卓原田; Ichiro Imaizumi; 市郎今泉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-07-15
Filing date: 1992-07-15
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】コレクタ領域に生じる寄生抵抗の値を低く
し、高周波数特性に優れ、高速動作で低消費電力化が図
られたバイポーラトランジスタを達成することが可能な
半導体基体及びその製造方法を提供する。【構成】基板１表面に形成された酸化シリコン膜２上
にシリサイド膜４が形成され、その上に単結晶シリコン
膜３が形成されてなる。この単結晶シリコン膜３は、ト
ランジスタが形成される側の半導体ウェハの張合わせ面
に、シリサイド膜４を形成し、他方の側の半導体ウェハ
の張合わせ面に酸化シリコン膜を形成し、該酸化シリコ
ン膜と、前記シリサイド膜とを接合させてこれらを張合
わせることにより形成される。ウェハに形成された上記
シリサイド膜を、所定の形状にパターニングすることに
よって、当該トランジスタ形成領域などの所定の領域に
のみシリサイド膜を埋め込んでおくことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体技術、さらには絶
縁体上に単結晶シリコン膜を形成したＳＯＩ構造の半導
体基体の製造に適用して特に有効な技術に関し、例えば
高速バイポーラトランジスタ回路が形成される半導体基
体に利用して有用な技術に関する。

【０００２】

【従来の技術】シリコンウェハ上に酸化シリコン膜等の
絶縁膜を介して単結晶シリコン膜を形成し、この単結晶
シリコン膜に半導体素子を形成するようにしたＳＯＩ技
術（Silicon On Insulator）が公知である。このＳＯＩ
技術は、上記単結晶シリコン膜に形成された半導体素子
同士の分離が容易であり、且つ、素子の接合容量が低減
できるので、電気耐圧が増し、しかも高速動作が可能と
なるので、これらの特性が要求されるバイポーラＬＳＩ
等の半導体装置に適用して特に有用である。このような
ＳＯＩ構造の半導体基体を形成する技術は、例えば、
「Ｓｉウェハの直接接着技術、古川和由他、：応用物
理、第６０巻、第８号、１９９１、ｐｐ７９０−７９
３」によって公知となっている。

【０００３】図８は、ＳＯＩ構造の半導体基体にｎｐｎ
形バイポーラトランジスタを形成した従来の半導体装置
の断面図である。この半導体装置は、素子が形成される
単結晶シリコン膜１０３の下側に酸化シリコン膜１０２
が形成され、又、該シリコン膜１０３がＵ溝アイソレー
ション１０４によって複数の素子分離領域に分離されて
いる。そして分離された領域にバイポーラトランジスタ
等の素子が形成される。トランジスタが形成される場合
には、通常、単結晶シリコン膜１０３の下側がｎ⁺拡散
層１０３ａとされて、この拡散層１０３ａがバイポーラ
トランジスタのコレクタ領域を構成する。このように単
結晶シリコン膜１０３にｎ形不純物を高濃度（ｎ⁺）に
導入しておくことによって、当該トランジスタのコレク
タ抵抗が低く抑えられ、コレクタ電極１１３からベース
電極１１２、エミッタ電極２１に電流が流れ易くなり、
トランジスタ動作の高速化が図られる。このような単結
晶シリコン膜１０３への不純物の導入は、該シリコン膜
を形成するためのエピタキシャル成長中のドーピング、
或いは、エピタキシャル成長後のシリコン基板へのイオ
ン打込み等によって行われている。

【０００４】

【発明が解決しようとする課題】しかしながら、超高速
バイポーラＬＳＩの高集積化、高速化、低電力化の要請
に伴い、動作の高速化、高周波数特性の向上が必要とさ
れるバイポーラトランジスタにあっては、該トランジス
タを、上記ＳＯＩ構造の半導体基体に形成した場合であ
っても、これらの要求を十分に満足させることができな
い。これは、超高速バイポーラＬＳＩに対応させたバイ
ポーラトランジスタを達成するには、コレクタ領域１０
３ａに寄生するコレクタ抵抗を更に下げなければならな
いが、上述のようにエピタキシャル成長中に不純物を導
入したり、或いは形成された単結晶シリコン膜にｎ形不
純物をイオン打込みによって導入する従来の方法では、
その抵抗値を低下させることに限度があることによる。
この抵抗値が十分に下げられないと、この部分での電圧
降下が抑えられず、低消費電力化、高速化が達成されな
い。本発明はかかる事情に鑑みてなされたもので、コレ
クタ領域に生じる寄生抵抗の値を低くし、高周波数特性
に優れ、高速動作で低消費電力化が図られたバイポーラ
トランジスタを達成することが可能な半導体基体及びそ
の製造方法を提供することを目的とする。この発明の前
記ならびにそのほかの目的と新規な特徴については、本
明細書の記述および添附図面から明らかになるであろ
う。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明の半導体基体は、基体表面に
形成された酸化膜上にシリサイド膜，金属膜等の低抵抗
の導電膜が形成され、この導電膜の上に単結晶の半導体
層が形成されている。また、表面に当該導電膜が形成さ
れると共にその上に酸化膜が形成された半導体ウェハ
と、表面に酸化膜が形成された半導体ウェハとを張り合
わせることにより上記導電膜の上に単結晶の半導体層が
形成される。

【０００６】

【作用】上記素子が形成される半導体層と、酸化膜との
間に、低抵抗の導電膜が形成されているので、該半導体
層にバイポーラトランジスタを形成すると、そのコレク
タ領域の寄生抵抗が低減される。また、張り合わされた
ウェハのうち当該導電膜が形成された側の半導体ウェハ
を所望の膜厚まで研磨するという、簡易な手法によっ
て、当該導電膜の上に単結晶の半導体層が形成される。

【０００７】

【実施例】以下、本発明の実施例を添付図面を参照して
説明する。図１は本実施例の高速バイポーラトランジス
タが形成されたＳＯＩ構造の半導体基体の断面図であ
る。この半導体基体１０は、ＳＯＩ構造をなすもので、
基板（シリコン基板）１の上に酸化シリコン膜２が形成
され、その上に単結晶シリコンからなる半導体層３が形
成されている。そしてこの半導体層３に、トランジスタ
等の半導体素子が形成される。

【０００８】また、半導体層３と酸化シリコン膜２との
間には、低抵抗の導電層（埋込み層）４が埋め込まれて
いる。本実施例では該導電層４を形成するに当たって、
シリサイド（例えばタングステン−シリコン）が用いら
れている。上記半導体層３は、下側の第１の単結晶シリ
コン膜３１と上側の第２の単結晶シリコン膜３２とから
なり、第１の単結晶シリコン膜３１は、詳細は後述する
ように、半導体ウェハ３０（図５）を研磨することによ
って形成され、一方、第２の単結晶シリコン膜３２は、
エピタキシャル成長法によって形成される。

【０００９】該半導体層３には、公知のＳＳＴ（スーパ
ーセルフアラインプロセステクノロジー）構造の高速バ
イポーラトランジスタが形成され、半導体層３を構成す
る第１の単結晶シリコン膜３１には、イオン打込により
ｎ形不純物が高濃度に導入され（ｎ⁺拡散層の形成）、
第２の単結晶シリコン膜（エピタキシャル層）３２に
は、その気相成長時にｎ形不純物が導入される（ｎ−Ｅ
ｐｉ）。また、半導体層３は、同図に示すようにＵ溝ア
イソレーション５，５及び熱酸化膜６等の素子分離構造
によって複数の素子形成領域に分離されている。

【００１０】上記半導体層３に形成されたｎｐｎ形バイ
ポーラトランジスタ２０は、そのコレクタ領域が、第２
の単結晶シリコン膜３２のｎ拡散層（ｎ−Ｅｐｉ層）と
第１の単結晶シリコン膜３１のｎ⁺拡散層によって構成
されている。そしてコレクタ電極２３の下側のＥｐｉ層
にもｎ⁺拡散層３３が形成され、２つのｎ⁺拡散層３２，
３３を介してコレクタ電流からの電流が、主にｐ拡散層
（ｐ−ｗｅｌｌ）３４からなるベース領域を介してベー
ス電極２２、エミッタ電極２１へと流れるようになって
いる。

【００１１】ところで、本実施例のＳＯＩ構造の半導体
基体１０は、上述のように半導体層３と酸化シリコン膜
２との間にシリサイド膜４が形成されている。このよう
にシリサイド層（Ｗ−Ｓｉ層）が形成されている場合に
は、従来主にｎ⁺拡散層を介して流れていたコレクタ電
流が、該シリサイド膜４を介して流れるようになるた
め、従前のバイポーラトランジスタ（図８）に比べてコ
レクタ領域の寄生抵抗の値が低減され、当該寄生抵抗に
よる電圧降下が少なくなって、トランジスタの高速動作
が可能となる。この結果、トランジスタの高周波数特性
の向上、低消費電力化が達成される。尚、このトランジ
スタ２０のベース電極２２は、エピタキシャル層３２に
形成されたｐ形拡散層３４にｐ⁺ポリシリコン３５を介
して導電接続され、エミッタ電極２１はｎ⁺ポリシリコ
ン３７を介してｎ⁺拡散層３６に導電接続されている。

【００１２】次に、図２〜図６に示す断面図を用いて、
上記シリサイド層が埋め込まれたＳＯＩ構造の半導体基
体１０（張合せ半導体ウェハ）の製造プロセスについて
説明する。本実施例では、上記シリサイド膜４表面に単
結晶シリコン膜３１を形成するに当たって、ＳＯＩ張合
わせウェハの製造技術を用いることとした。これは以下
の理由による。即ち、従来構造（図８）のように、単
に、酸化シリコン膜の上に単結晶シリコン膜を形成する
のであれば、公知のエピタキシャル成長法等を用いれば
よいが、シリサイド膜（導電膜）の表面では、シリコン
結晶が成長しないため、エピタキシャル成長法が用いら
れないことによる。

【００１３】以下、各工程を説明する。 (1)先ず、半導体素子が形成される側の半導体ウェハ４
０の接合面に、シリサイド膜（例えばＷ−Ｓｉ）４１を
スパッタ法によって堆積させる（図２）。この場合、シ
リサイド膜が形成されるウェハの表面を予め鏡面研磨し
ておくことによって堆積されたシリサイド膜の平坦性が
高められる。 (2)次いで、該シリサイド膜４１の上に酸化シリコン膜
４２をＣＶＤ法等によって堆積させる（図３）。このよ
うに堆積された酸化シリコン膜の表面は鏡面研磨され、
これにより、後述のウェハ同士の張合せが容易になされ
る。 (3)一方で、基板側の半導体ウェハ５０の表面に、熱酸
化等により酸化シリコン膜５１を形成する。 (4)該酸化シリコン膜５１と、上記(2)の工程で堆積され
た酸化シリコン膜４２とを互いに接合し（図４）、これ
に、所定時間に亘る熱処理を加えて、図５に示すＳＯＩ
張合わせ半導体ウェハを得る。 (5)このように形成したＳＯＩ張合わせウェハの上面を
研磨して、シリサイド膜４１の上に所定の膜厚の単結晶
シリコン膜が形成されたＳＯＩ構造の半導体基体１０を
得る（図６）。

【００１４】尚、図２に示す工程の後に、当該シリサイ
ド膜を予めパターニングしておくことによって、図１に
示すようにバイポーラトランジスタ形成領域等、低抵抗
の半導体膜（埋込層）４を必要とする領域にのみ、シリ
サイド膜を形成することができる。この場合、半導体ウ
ェハの全面にシリサイド膜（導電層）を形成した後、バ
イポーラトランジスタが形成される素子領域に対応する
ウェハ表面にのみにシリサイド膜が残るようにこれをパ
ターンニングし、シリサイド層が除去された領域に、ポ
リシリコンもしくは酸化シリコンを堆積させ、これを研
磨して平坦化を行い、この面に酸化シリコン膜２を形成
した後、基板として用いられる半導体ウェハ５０側の酸
化シリコン膜５１と接合させ、この状態で熱処理を行っ
て、図１に示す構造の半導体基体１０を得る。

【００１５】図７は、シリサイド膜（低抵抗の導電膜
層）が埋込まれたＳＯＩ張合わせウェハにバイポーラト
ランジスタを形成するに当たって、そのコレクタ寄生抵
抗を更に低減された変形例を示す半導体基体の断面図で
ある。この変形例では、コレクタ電極２３下側のｎ⁺拡
散層３３に、該電極２３とシリサイド膜４とを継ぐ低抵
抗の埋込み層（Ｗ−Ｓｉ）２４を形成している点が図１
に示した例と異なる。尚、その他図１の半導体装置と同
一の構造には同一符号を付してその説明を省略する。こ
の埋込み層２４は、コレクタ電極２３の下側の半導体層
３にＲＩＥ（反応性イオンエッチング）技術によって設
けられたＵ溝３７に、シリサイド（Ｗ−Ｓｉ）をスパッ
タ法等によって充填して形成される。このようにコレク
タ電極２３と導電膜４とを埋込層２４で継ぐことによっ
て、トランジスタのコレクタ領域の寄生抵抗が更に低減
され、その高周波特性が向上する。

【００１６】以上本発明者によってなそれた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、２枚の半導体ウェハ４０，５０の張合せ
面の両方に酸化シリコン膜４２，５１を形成しておいて
両者を接合させる例を示したが、何れか一方の接合面に
酸化シリコン膜を形成しておくだけでもよい。また、本
実施例では、埋め込まれた導電膜４は、素子分離構造
５，５により、半導体領域と同様に分離されて用いられ
るが、該導電膜を領域毎に分離せずに、各領域毎に形成
されている半導体素子を、互いに導電接続する配線とし
て用いてもよい。このように配線して用いることにより
集積化の進んだ複合素子を形成することができる。ま
た、本実施例では、導電膜をタングステンシリサイドに
よって形成した例を示したが、他の金属を用いたシリサ
イド、或は、金属膜、更には超高濃度の不純物拡散層等
によって形成してもよい。また、本実施例では、半導体
基体にｎｐｎ形のトランジスタを形成した例を示した
が、ｐｎｐ形のトランジスタが形成される半導体基体に
適用しても同様の効果が得られる。また、本実施例で
は、シリコン基板（ウェハ）１上に酸化シリコン膜２を
介して半導体層３が形成されるＳＯＩ構造に、導電膜４
が形成された半導体基体について説明したが、絶縁体上
に半導体層が形成されるＳＯＳ構造（Silicon on Sapph
ire）の半導体基体にも本発明は適用可能である。この
場合には、酸化シリコン膜が形成された図４の半導体ウ
ェハ５０に代えて、サファイア等の絶縁物基板が用いら
れる。また、本実施例では、半導体ウェハ４０にスパッ
タ法によってシリサイド膜を形成する例（図２）を示し
たが、当該半導体ウェハ４０の表面を鏡面研磨してお
き、この面から不純物を高濃度熱拡散させたり、或は、
高濃度のイオン打ち込みを行って導電膜を形成してもよ
い。

【００１７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である、バイ
ポーラトランジスタが形成されたバイポーラＬＳＩに用
いた例を示したが、Ｂｉ−ＣＭＯＳやＣＭＯＳ等の他の
半導体デバイスにも利用可能である。

【００１８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。ＳＯＩ構造の酸化膜と単結晶の半導体
層との間の導電膜の働きにより、当該半導体基板に形成
されたバイポーラトランジスタの高周波数特性が向上
し、高速動作が可能となり、且つ、トランジスタの低消
費電力化が達成される。

【図面の簡単な説明】

【図１】高速バイポーラトランジスタが形成されたＳＯ
Ｉ構造の半導体基体の断面図である。

【図２】シリサイド層が埋め込まれたＳＯＩ構造の半導
体基体の製造プロセスのうち、一方のウェハ上にシリサ
イド膜を形成した状態を示す断面図である。

【図３】上記シリサイド膜上に酸化シリコン膜を形成し
た状態を示す断面図である。

【図４】シリサイド膜，酸化シリコン膜が形成されたウ
ェハと、これに接合される基板側のウェハを示す断面図
である。

【図５】上記２枚の半導体ウェハを張り合わせた状態を
示す断面図である。

【図６】シリサイド膜が形成されたウェハを研磨してシ
リサイド膜上に所定膜厚の単結晶シリコン膜を形成した
状態を示す断面図である。

【図７】バイポーラトランジスタのコレクタ領域に低抵
抗埋込み層を形成したＳＯＩ構造の半導体基体の変形例
を示す断面図である。

【図８】従来のＳＯＩ構造の半導体基体の断面図であ
る。

【符号の説明】

１半導体基板２酸化シリコン膜（絶縁膜）３半導体層４タングステンシリサイド膜（低抵抗導電膜）１０半導体基体３１第１の単結晶シリコン膜３２第２の単結晶シリコン膜（エピタキシャル層）

Claims

【特許請求の範囲】

【請求項１】基板表面に形成された酸化シリコン膜上
に金属膜又はシリサイド膜が形成され、その上に単結晶
の半導体膜が形成されてなることを特徴とする半導体基
体。
【請求項２】２枚の半導体ウェハからなる張合わせ半
導体ウェハを製造するにあたり、半導体素子が形成され
る側の半導体ウェハの張合わせ面に、金属膜又はシリサ
イド膜を形成し、他方の側の半導体ウェハの張合わせ面
に酸化シリコン膜を形成し、該酸化シリコン膜と、前記
金属膜又はシリサイド膜とを接合させて、２枚の半導体
ウェハを張合せたことを特徴とする半導体基体の製造方
法。
【請求項３】２枚の半導体ウェハからなる張合わせ半
導体ウェハを製造するにあたり、半導体素子が形成され
る側の半導体ウェハの張合わせ面に、金属膜又はシリサ
イド膜を形成し、その上に酸化シリコン膜を形成し、該
酸化シリコン膜を他方の側の半導体ウェハの張合わせ面
に接合させて、２枚の半導体ウェハを張合せたことを特
徴とする半導体基体の製造方法。