JP2000332021A - Ｓｏｉ基板およびその製造方法ならびに半導体装置およびその製造方法 - Google Patents
Ｓｏｉ基板およびその製造方法ならびに半導体装置およびその製造方法Info
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- JP2000332021A JP2000332021A JP11137054A JP13705499A JP2000332021A JP 2000332021 A JP2000332021 A JP 2000332021A JP 11137054 A JP11137054 A JP 11137054A JP 13705499 A JP13705499 A JP 13705499A JP 2000332021 A JP2000332021 A JP 2000332021A
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Abstract
(57)【要約】
【課題】 汚染に対するゲッター効果があるなどの高性
能でしかも高信頼度のＳＯＩ基板およびその製造方法と
そのＳＯＩ基板を用いた半導体装置およびその製造方法
を提供する。 【解決手段】 ベース用半導体基板の上に埋め込み用絶
縁膜を介して素子形成用半導体基板が設置されているＳ
ＯＩ基板であって、素子形成用半導体基板の選択的な領
域に素子形成用半導体基板よりも高不純物濃度の高濃度
層３が設置されているものである。また、本発明のＳＯ
Ｉ基板の製造方法は、埋め込み用絶縁膜が形成されてい
る素子形成用半導体基板と、ベース用半導体基板５とを
接着して貼り合わせる工程の前に、素子形成用半導体基
板の選択的な領域に素子形成用半導体基板よりも高不純
物濃度の高濃度層３を形成する工程を有するものであ
る。
能でしかも高信頼度のＳＯＩ基板およびその製造方法と
そのＳＯＩ基板を用いた半導体装置およびその製造方法
を提供する。 【解決手段】 ベース用半導体基板の上に埋め込み用絶
縁膜を介して素子形成用半導体基板が設置されているＳ
ＯＩ基板であって、素子形成用半導体基板の選択的な領
域に素子形成用半導体基板よりも高不純物濃度の高濃度
層３が設置されているものである。また、本発明のＳＯ
Ｉ基板の製造方法は、埋め込み用絶縁膜が形成されてい
る素子形成用半導体基板と、ベース用半導体基板５とを
接着して貼り合わせる工程の前に、素子形成用半導体基
板の選択的な領域に素子形成用半導体基板よりも高不純
物濃度の高濃度層３を形成する工程を有するものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Silicon
On Insulator）基板およびその製造方法ならびに半導体
装置およびその製造方法に関し、特に、汚染に対するゲ
ッター効果があるなどの高性能でしかも高信頼度のＳＯ
Ｉ基板およびその製造方法ならびにそのＳＯＩ基板を用
いた半導体装置およびその製造方法に関するものであ
る。
On Insulator）基板およびその製造方法ならびに半導体
装置およびその製造方法に関し、特に、汚染に対するゲ
ッター効果があるなどの高性能でしかも高信頼度のＳＯ
Ｉ基板およびその製造方法ならびにそのＳＯＩ基板を用
いた半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】本発明者は、ＳＯＩ基板を用いた半導体
装置の製造技術について検討した。以下は、本発明者に
よって検討された技術であり、その概要は次のとおりで
ある。
装置の製造技術について検討した。以下は、本発明者に
よって検討された技術であり、その概要は次のとおりで
ある。
【０００３】すなわち、ＳＯＩ基板の埋め込み酸化膜の
上に配置されている素子形成用半導体層（素子形成用半
導体基板）にＭＯＳＦＥＴ（Metal Oxide Semiconducto
r Field Effect Transistor ）などの半導体素子を形成
した後、その素子形成用半導体層の上に配線層を形成す
ることによって、ＳＯＩ基板を用いた半導体装置を製造
している。
上に配置されている素子形成用半導体層（素子形成用半
導体基板）にＭＯＳＦＥＴ（Metal Oxide Semiconducto
r Field Effect Transistor ）などの半導体素子を形成
した後、その素子形成用半導体層の上に配線層を形成す
ることによって、ＳＯＩ基板を用いた半導体装置を製造
している。
【０００４】この場合、ＳＯＩ基板の埋め込み酸化膜の
上に配置されている素子形成用半導体層は、シリコン
（Ｓｉ、ケイ素）層であり、ｐマイナス層が使用されて
いる。
上に配置されている素子形成用半導体層は、シリコン
（Ｓｉ、ケイ素）層であり、ｐマイナス層が使用されて
いる。
【０００５】なお、ＳＯＩ基板を用いた半導体装置の製
造技術について記載されている文献としては、例えば１
９９０年１２月１５日、啓学出版株式会社発行のＷ・マ
リ著「図説超ＬＳＩ工学」ｐ３２１〜ｐ３２５に記載さ
れているものがある。
造技術について記載されている文献としては、例えば１
９９０年１２月１５日、啓学出版株式会社発行のＷ・マ
リ著「図説超ＬＳＩ工学」ｐ３２１〜ｐ３２５に記載さ
れているものがある。
【０００６】
【発明が解決しようとする課題】ところが、前述したＳ
ＯＩ基板を用いた半導体装置は、ＳＯＩ基板の埋め込み
酸化膜の上に配置されているシリコン層がｐマイナス層
で汚染ゲッター能力がきわめて乏しいという問題点が発
生している。この場合、汚染対策は、ＭＯＳ型半導体装
置（デバイス）のプロセスにおいて、大変重要な課題と
なっている。
ＯＩ基板を用いた半導体装置は、ＳＯＩ基板の埋め込み
酸化膜の上に配置されているシリコン層がｐマイナス層
で汚染ゲッター能力がきわめて乏しいという問題点が発
生している。この場合、汚染対策は、ＭＯＳ型半導体装
置（デバイス）のプロセスにおいて、大変重要な課題と
なっている。
【０００７】また、前述したＳＯＩ基板を用いた半導体
装置の製造方法において、例えばＢｉＣＭＯＳデバイス
などの形成には、ＳＯＩ基板の埋め込み酸化膜の上に配
置されているシリコン層としてのｐマイナス層にインプ
ラなどにより、高濃度層を形成する必要がある。その場
合、高濃度層を形成する製造工程は、複雑な製造プロセ
スとなるという問題点が発生している。
装置の製造方法において、例えばＢｉＣＭＯＳデバイス
などの形成には、ＳＯＩ基板の埋め込み酸化膜の上に配
置されているシリコン層としてのｐマイナス層にインプ
ラなどにより、高濃度層を形成する必要がある。その場
合、高濃度層を形成する製造工程は、複雑な製造プロセ
スとなるという問題点が発生している。
【０００８】本発明の目的は、汚染に対するゲッター効
果があるなどの高性能でしかも高信頼度のＳＯＩ基板お
よびその製造方法ならびにそのＳＯＩ基板を用いた半導
体装置およびその製造方法を提供することにある。
果があるなどの高性能でしかも高信頼度のＳＯＩ基板お
よびその製造方法ならびにそのＳＯＩ基板を用いた半導
体装置およびその製造方法を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、（１）．本発明のＳＯＩ基板
は、ベース用半導体基板の上に埋め込み用絶縁膜を介し
て素子形成用半導体基板が設置されているＳＯＩ基板で
あって、素子形成用半導体基板の選択的な領域に素子形
成用半導体基板よりも高不純物濃度の高濃度層が設置さ
れているものである。
は、ベース用半導体基板の上に埋め込み用絶縁膜を介し
て素子形成用半導体基板が設置されているＳＯＩ基板で
あって、素子形成用半導体基板の選択的な領域に素子形
成用半導体基板よりも高不純物濃度の高濃度層が設置さ
れているものである。
【００１２】（２）．本発明のＳＯＩ基板の製造方法
は、埋め込み用絶縁膜が形成されている素子形成用半導
体基板と、ベース用半導体基板とを接着して貼り合わせ
る工程の前に、素子形成用半導体基板の選択的な領域に
素子形成用半導体基板よりも高不純物濃度の高濃度層を
形成する工程を有するものである。
は、埋め込み用絶縁膜が形成されている素子形成用半導
体基板と、ベース用半導体基板とを接着して貼り合わせ
る工程の前に、素子形成用半導体基板の選択的な領域に
素子形成用半導体基板よりも高不純物濃度の高濃度層を
形成する工程を有するものである。
【００１３】（３）．本発明の半導体装置は、前記
（１）記載のＳＯＩ基板における素子形成用半導体基板
に半導体素子が形成されているものである。
（１）記載のＳＯＩ基板における素子形成用半導体基板
に半導体素子が形成されているものである。
【００１４】（４）．本発明の半導体装置の製造方法
は、前記（１）記載のＳＯＩ基板を用いたＳＯＩ基板の
素子形成用半導体基板に半導体素子を形成する工程を有
するものである。
は、前記（１）記載のＳＯＩ基板を用いたＳＯＩ基板の
素子形成用半導体基板に半導体素子を形成する工程を有
するものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１６】（実施の形態１）図１〜図７は、本発明の
実施の形態１であるＳＯＩ基板の製造工程を示す概略断
面図である。同図を用いて、本実施の形態のＳＯＩ基板
およびその製造方法を具体的に説明する。
実施の形態１であるＳＯＩ基板の製造工程を示す概略断
面図である。同図を用いて、本実施の形態のＳＯＩ基板
およびその製造方法を具体的に説明する。
【００１７】まず、半導体基板１を用意する（図１）。
半導体基板１は、導電型が例えばｐ型である単結晶シリ
コンウエハであり、抵抗率が１０Ω・ｃｍ程度のｐマイ
ナス基板であり、直径が例えば２００ｍｍであり、厚さ
が例えば６００μｍのものである。
半導体基板１は、導電型が例えばｐ型である単結晶シリ
コンウエハであり、抵抗率が１０Ω・ｃｍ程度のｐマイ
ナス基板であり、直径が例えば２００ｍｍであり、厚さ
が例えば６００μｍのものである。
【００１８】次に、半導体基板１の表面に、エピタキシ
ャル成長法を使用して、ｐマイナス層からなるエピタキ
シャル成長層２を形成する（図２）。この場合、エピタ
キシャル成長層２の膜厚は、例えば１０μｍとされてい
る。
ャル成長法を使用して、ｐマイナス層からなるエピタキ
シャル成長層２を形成する（図２）。この場合、エピタ
キシャル成長層２の膜厚は、例えば１０μｍとされてい
る。
【００１９】その後、エピタキシャル成長層２の表面部
に、イオン注入法を使用して、１０19ａｔｏｍｓ／ｃｍ
3 程度の高不純物濃度例えばｐ型の高濃度層３を形成す
る（図３）。この場合、高濃度層３の厚さは、例えば２
μｍとされている。また、高濃度層３を形成する別の態
様の製造方法として、エピタキシャル成長層２の表面
に、エピタキシャル成長法を使用して、抵抗率が低いエ
ピタキシャル層からなる例えばｐ型の高濃度層を形成す
る態様とすることができる。
に、イオン注入法を使用して、１０19ａｔｏｍｓ／ｃｍ
3 程度の高不純物濃度例えばｐ型の高濃度層３を形成す
る（図３）。この場合、高濃度層３の厚さは、例えば２
μｍとされている。また、高濃度層３を形成する別の態
様の製造方法として、エピタキシャル成長層２の表面
に、エピタキシャル成長法を使用して、抵抗率が低いエ
ピタキシャル層からなる例えばｐ型の高濃度層を形成す
る態様とすることができる。
【００２０】次に、エピタキシャル成長層２の表面と半
導体基板１の表面に、酸化処理を使用して、例えば酸化
シリコン膜からなる絶縁膜４を形成する（図４）。した
がって、ＳＯＩ基板の素子形成用半導体基板が形成され
る。この場合、絶縁膜４は、後製造工程によってＳＯＩ
基板の埋め込み絶縁膜とされる絶縁膜４であり、絶縁膜
４の膜厚は、例えば0.１μｍとされている。したがっ
て、ＳＯＩ基板の素子形成用半導体基板（ボンド基板）
が形成される。
導体基板１の表面に、酸化処理を使用して、例えば酸化
シリコン膜からなる絶縁膜４を形成する（図４）。した
がって、ＳＯＩ基板の素子形成用半導体基板が形成され
る。この場合、絶縁膜４は、後製造工程によってＳＯＩ
基板の埋め込み絶縁膜とされる絶縁膜４であり、絶縁膜
４の膜厚は、例えば0.１μｍとされている。したがっ
て、ＳＯＩ基板の素子形成用半導体基板（ボンド基板）
が形成される。
【００２１】その後、ＳＯＩ基板におけるベース用半導
体基板５を用意する（図５）。本実施の形態のベース用
半導体基板５は、前述した素子形成用半導体基板におけ
る半導体基板１と同様な導電型の例えばｐ型である単結
晶シリコンウエハからなる半導体基板であり、抵抗率が
１０Ω・ｃｍ程度のｐマイナス基板であり、直径が例え
ば２００ｍｍであり、厚さが例えば６００μｍのもので
ある。
体基板５を用意する（図５）。本実施の形態のベース用
半導体基板５は、前述した素子形成用半導体基板におけ
る半導体基板１と同様な導電型の例えばｐ型である単結
晶シリコンウエハからなる半導体基板であり、抵抗率が
１０Ω・ｃｍ程度のｐマイナス基板であり、直径が例え
ば２００ｍｍであり、厚さが例えば６００μｍのもので
ある。
【００２２】次に、ベース用半導体基板５の表面と、半
導体基板１などからなる素子形成用半導体基板における
高濃度層３の表面の絶縁膜（埋め込み用絶縁膜）４の表
面とを向かい合わせた状態で密着した後、熱処理（例え
ば１０００℃程度）法を使用して、熱処理を行い、それ
らを強固に接着して貼り合わせる（図６）。
導体基板１などからなる素子形成用半導体基板における
高濃度層３の表面の絶縁膜（埋め込み用絶縁膜）４の表
面とを向かい合わせた状態で密着した後、熱処理（例え
ば１０００℃程度）法を使用して、熱処理を行い、それ
らを強固に接着して貼り合わせる（図６）。
【００２３】その後、貼り合わされている素子形成用半
導体基板の裏面から不要な領域の絶縁膜４およびその下
部の半導体基板１を研磨法を使用して研磨によって取り
除いて、ＳＯＩ基板の製造方法を終了する（図７）。
導体基板の裏面から不要な領域の絶縁膜４およびその下
部の半導体基板１を研磨法を使用して研磨によって取り
除いて、ＳＯＩ基板の製造方法を終了する（図７）。
【００２４】前述した本実施の形態のＳＯＩ基板の製造
方法によれば、半導体基板１の表面に、エピタキシャル
成長法を使用して、ｐマイナス層からなるエピタキシャ
ル成長層２を形成し、その後、エピタキシャル成長層２
の表面部に、イオン注入法またはエピタキシャル成長法
を使用して、抵抗率が低い例えばｐ型の高濃度層３を形
成し、次に、エピタキシャル成長層２の表面と半導体基
板１の表面に、酸化処理を使用して、例えば酸化シリコ
ン膜からなる絶縁膜４を形成して、ＳＯＩ基板の素子形
成用半導体基板を形成している。
方法によれば、半導体基板１の表面に、エピタキシャル
成長法を使用して、ｐマイナス層からなるエピタキシャ
ル成長層２を形成し、その後、エピタキシャル成長層２
の表面部に、イオン注入法またはエピタキシャル成長法
を使用して、抵抗率が低い例えばｐ型の高濃度層３を形
成し、次に、エピタキシャル成長層２の表面と半導体基
板１の表面に、酸化処理を使用して、例えば酸化シリコ
ン膜からなる絶縁膜４を形成して、ＳＯＩ基板の素子形
成用半導体基板を形成している。
【００２５】その後、ＳＯＩ基板におけるベース用半導
体基板５の表面と、半導体基板１などからなる素子形成
用半導体基板における高濃度層３の表面の絶縁膜４の表
面とを向かい合わせた状態で密着した後、熱処理法を使
用して、熱処理を行い、それらを強固に接着して貼り合
わせ、その後、貼り合わされている素子形成用半導体基
板の裏面から不要な領域の絶縁膜４およびその下部の半
導体基板１を研磨法を使用して研磨によって取り除い
て、ＳＯＩ基板の製造方法を終了している。
体基板５の表面と、半導体基板１などからなる素子形成
用半導体基板における高濃度層３の表面の絶縁膜４の表
面とを向かい合わせた状態で密着した後、熱処理法を使
用して、熱処理を行い、それらを強固に接着して貼り合
わせ、その後、貼り合わされている素子形成用半導体基
板の裏面から不要な領域の絶縁膜４およびその下部の半
導体基板１を研磨法を使用して研磨によって取り除い
て、ＳＯＩ基板の製造方法を終了している。
【００２６】したがって、本実施の形態のＳＯＩ基板の
製造方法によれば、２枚の半導体基板を貼り合わせる前
に素子形成用半導体基板にエピタキシャル成長層２を形
成し、さらにその表面に高濃度層３を形成していること
によって、この素子形成用半導体基板を用いてＳＯＩ基
板を製作しているので、高濃度層３をウエハとしてのＳ
ＯＩ基板の内部に簡単な製造プロセスによって形成でき
る。
製造方法によれば、２枚の半導体基板を貼り合わせる前
に素子形成用半導体基板にエピタキシャル成長層２を形
成し、さらにその表面に高濃度層３を形成していること
によって、この素子形成用半導体基板を用いてＳＯＩ基
板を製作しているので、高濃度層３をウエハとしてのＳ
ＯＩ基板の内部に簡単な製造プロセスによって形成でき
る。
【００２７】その結果、本実施の形態のＳＯＩ基板の製
造方法により形成されたＳＯＩ基板によれば、高濃度層
３がＳＯＩ基板の内部に形成されていることにより、ゲ
ッター機能が向上できると共にラッチアップ耐性が向上
できるので、汚染に対するゲッター効果があるなどの高
性能でしかも高信頼度のＳＯＩ基板である。
造方法により形成されたＳＯＩ基板によれば、高濃度層
３がＳＯＩ基板の内部に形成されていることにより、ゲ
ッター機能が向上できると共にラッチアップ耐性が向上
できるので、汚染に対するゲッター効果があるなどの高
性能でしかも高信頼度のＳＯＩ基板である。
【００２８】また、本実施の形態のＳＯＩ基板の製造方
法により形成されたＳＯＩ基板によれば、高濃度層３の
上にエピタキシャル成長を行う製造工程がなくなること
によって、高濃度層３とエピタキシャル成長層２との界
面の不純物分布を急峻にでき、デバイスが不要とする実
行的な膜厚を薄くすることができ、必要とする実効的な
エピタキシャル成長層２の膜厚を薄くすることができ
る。
法により形成されたＳＯＩ基板によれば、高濃度層３の
上にエピタキシャル成長を行う製造工程がなくなること
によって、高濃度層３とエピタキシャル成長層２との界
面の不純物分布を急峻にでき、デバイスが不要とする実
行的な膜厚を薄くすることができ、必要とする実効的な
エピタキシャル成長層２の膜厚を薄くすることができ
る。
【００２９】さらに、本実施の形態のＳＯＩ基板の製造
方法によれば、汚染に対するゲッター効果があるなどの
高性能でしかも高信頼度のＳＯＩ基板を簡単な製造プロ
セスによって製造することができる。
方法によれば、汚染に対するゲッター効果があるなどの
高性能でしかも高信頼度のＳＯＩ基板を簡単な製造プロ
セスによって製造することができる。
【００３０】次に、前述した製造方法によって形成され
たＳＯＩ基板を使用して、ＳＯＩ基板に半導体装置を製
造する半導体装置の製造方法を説明する。図８は、本発
明の実施の形態１である半導体装置の製造工程を示す概
略断面図である。図８におけるＳＯＩ基板は、図７に示
されているＳＯＩ基板の一部を拡大して示されているＳ
ＯＩ基板とされている。同図を用いて、本実施の形態の
半導体装置およびその製造方法を具体的に説明する。
たＳＯＩ基板を使用して、ＳＯＩ基板に半導体装置を製
造する半導体装置の製造方法を説明する。図８は、本発
明の実施の形態１である半導体装置の製造工程を示す概
略断面図である。図８におけるＳＯＩ基板は、図７に示
されているＳＯＩ基板の一部を拡大して示されているＳ
ＯＩ基板とされている。同図を用いて、本実施の形態の
半導体装置およびその製造方法を具体的に説明する。
【００３１】まず、前述した製造方法によって形成され
たＳＯＩ基板を用意する。次に、エピタキシャル成長層
２に半導体素子としてのＭＯＳＦＥＴ（ＭＯＳデバイ
ス）を形成する工程を行う。この場合、この製造工程
は、先行技術などを使用した種々の態様を適用すること
ができるが、ｐ型のエピタキシャル成長層２に、半導体
素子としてのＭＯＳＦＥＴを形成する製造方法を具体的
に説明する。
たＳＯＩ基板を用意する。次に、エピタキシャル成長層
２に半導体素子としてのＭＯＳＦＥＴ（ＭＯＳデバイ
ス）を形成する工程を行う。この場合、この製造工程
は、先行技術などを使用した種々の態様を適用すること
ができるが、ｐ型のエピタキシャル成長層２に、半導体
素子としてのＭＯＳＦＥＴを形成する製造方法を具体的
に説明する。
【００３２】次に、ＳＯＩ基板におけるエピタキシャル
成長層２の所定の領域に例えば酸化シリコン膜などから
なる素子分離用絶縁膜６を形成する。その後、ＳＯＩ基
板におけるエピタキシャル成長層２の表面に例えば酸化
シリコン膜などからなる絶縁膜７を形成し、その後その
絶縁膜７の表面にレジスト膜を形成した後、リソグラフ
ィ技術と選択エッチング技術とを使用して、絶縁膜７に
開口部を形成する。この場合、設計仕様に応じて、絶縁
膜７を形成する製造工程を不要とする態様がある。
成長層２の所定の領域に例えば酸化シリコン膜などから
なる素子分離用絶縁膜６を形成する。その後、ＳＯＩ基
板におけるエピタキシャル成長層２の表面に例えば酸化
シリコン膜などからなる絶縁膜７を形成し、その後その
絶縁膜７の表面にレジスト膜を形成した後、リソグラフ
ィ技術と選択エッチング技術とを使用して、絶縁膜７に
開口部を形成する。この場合、設計仕様に応じて、絶縁
膜７を形成する製造工程を不要とする態様がある。
【００３３】その後、半導体素子が形成される領域であ
る素子形成領域のエピタキシャル成長層２に、ゲート絶
縁膜８、ゲート電極９、サイドウォールスペーサ１０を
形成する。具体的には、半導体素子が形成される領域で
ある素子形成領域のエピタキシャル成長層２の表面に例
えば酸化シリコン膜などからなるゲート絶縁膜８を形成
した後、導電性の多結晶シリコン膜からなるゲート電極
９を堆積する。次に、リソグラフィ技術と選択エッチン
グ技術とを使用して、ゲート電極９などのパターンを形
成した後、ゲート電極９の側壁に、酸化シリコン膜など
からなるサイドウォールスペーサ１０を形成する。
る素子形成領域のエピタキシャル成長層２に、ゲート絶
縁膜８、ゲート電極９、サイドウォールスペーサ１０を
形成する。具体的には、半導体素子が形成される領域で
ある素子形成領域のエピタキシャル成長層２の表面に例
えば酸化シリコン膜などからなるゲート絶縁膜８を形成
した後、導電性の多結晶シリコン膜からなるゲート電極
９を堆積する。次に、リソグラフィ技術と選択エッチン
グ技術とを使用して、ゲート電極９などのパターンを形
成した後、ゲート電極９の側壁に、酸化シリコン膜など
からなるサイドウォールスペーサ１０を形成する。
【００３４】次に、エピタキシャル成長層２に、例えば
リン（Ｐ）などのｎ型の不純物をイオン注入法を使用し
てイオン打込みした後、熱拡散装置を使用してｎ型の不
純物を熱拡散して、ＮチャネルＭＯＳＦＥＴのソースお
よびドレインとなるｎ型半導体領域１１を形成する。
リン（Ｐ）などのｎ型の不純物をイオン注入法を使用し
てイオン打込みした後、熱拡散装置を使用してｎ型の不
純物を熱拡散して、ＮチャネルＭＯＳＦＥＴのソースお
よびドレインとなるｎ型半導体領域１１を形成する。
【００３５】次に、ＳＯＩ基板の上に、例えば酸化シリ
コン膜をＣＶＤ（Chemical VaporDeposition）法を使用
して堆積し、その酸化シリコン膜などからなる絶縁膜１
２を形成した後、ＣＭＰ（Chemical Mechanical Polish
ing 、化学的機械研磨）法を使用して、絶縁膜１２を研
磨することによって、その表面を平坦化処理して平坦な
表面を有する絶縁膜１２とする。その後、リソグラフィ
技術と選択エッチング技術とを使用して、コンタクトホ
ールとしてのスルーホールを形成した後、ＣＶＤ法を使
用してタングステン膜を形成した後、ＣＭＰ法などを使
用して、スルーホール以外のタングステン膜を研磨する
ことにより取り除いて、スルーホールに埋め込まれてい
るタングステン膜からなるプラグ１３を形成する。
コン膜をＣＶＤ（Chemical VaporDeposition）法を使用
して堆積し、その酸化シリコン膜などからなる絶縁膜１
２を形成した後、ＣＭＰ（Chemical Mechanical Polish
ing 、化学的機械研磨）法を使用して、絶縁膜１２を研
磨することによって、その表面を平坦化処理して平坦な
表面を有する絶縁膜１２とする。その後、リソグラフィ
技術と選択エッチング技術とを使用して、コンタクトホ
ールとしてのスルーホールを形成した後、ＣＶＤ法を使
用してタングステン膜を形成した後、ＣＭＰ法などを使
用して、スルーホール以外のタングステン膜を研磨する
ことにより取り除いて、スルーホールに埋め込まれてい
るタングステン膜からなるプラグ１３を形成する。
【００３６】その後、ＳＯＩ基板の上に、例えばアルミ
ニウム層などからなる配線層１４を堆積した後、リソグ
ラフィ技術と選択エッチング技術とを使用して、不要な
領域の配線層１４を取り除いて、パターン化された配線
層１４を形成する。
ニウム層などからなる配線層１４を堆積した後、リソグ
ラフィ技術と選択エッチング技術とを使用して、不要な
領域の配線層１４を取り除いて、パターン化された配線
層１４を形成する。
【００３７】次に、設計仕様に応じて、ＳＯＩ基板の上
に、層間絶縁膜としての絶縁膜を形成し、それにスルー
ホールを形成した後、そのスルーホールに埋め込まれた
プラグを形成し、その後、配線層を形成する製造工程を
繰り返し行って、多層配線層を形成した後、パシベーシ
ョン膜を形成することにより、本実施の形態の半導体装
置の製造工程を終了する。
に、層間絶縁膜としての絶縁膜を形成し、それにスルー
ホールを形成した後、そのスルーホールに埋め込まれた
プラグを形成し、その後、配線層を形成する製造工程を
繰り返し行って、多層配線層を形成した後、パシベーシ
ョン膜を形成することにより、本実施の形態の半導体装
置の製造工程を終了する。
【００３８】前述した本実施の形態の半導体装置および
その製造方法によれば、本実施の形態のＳＯＩ基板を用
いて例えばＭＯＳデバイスからなるデバイスを形成して
いることによって、デバイスの下部に高濃度層３がある
ために、汚染に対するゲッター効果があるなどの高性能
でしかも高信頼度の半導体装置を製造することができ
る。また、エピタキシャル成長層２の表面にゲート絶縁
膜８を形成しているため、ゲート絶縁膜の欠陥密度を低
減でき、ゲート絶縁膜の信頼性を向上できる。
その製造方法によれば、本実施の形態のＳＯＩ基板を用
いて例えばＭＯＳデバイスからなるデバイスを形成して
いることによって、デバイスの下部に高濃度層３がある
ために、汚染に対するゲッター効果があるなどの高性能
でしかも高信頼度の半導体装置を製造することができ
る。また、エピタキシャル成長層２の表面にゲート絶縁
膜８を形成しているため、ゲート絶縁膜の欠陥密度を低
減でき、ゲート絶縁膜の信頼性を向上できる。
【００３９】本実施の形態の半導体装置およびその製造
方法によれば、本実施の形態のＳＯＩ基板を用いて例え
ばＭＯＳデバイスからなるデバイスを形成していること
によって、デバイスの形成時の寄生容量を低減でき、ゲ
ート遅延時間を低減でき、かつ低消費電力化ができるの
で、高性能でしかも高信頼度の半導体装置を製造するこ
とができる。
方法によれば、本実施の形態のＳＯＩ基板を用いて例え
ばＭＯＳデバイスからなるデバイスを形成していること
によって、デバイスの形成時の寄生容量を低減でき、ゲ
ート遅延時間を低減でき、かつ低消費電力化ができるの
で、高性能でしかも高信頼度の半導体装置を製造するこ
とができる。
【００４０】（実施の形態２）図９〜図１５は、本発明
の実施の形態２であるＳＯＩ基板の製造工程を示す概略
断面図である。同図を用いて、本実施の形態のＳＯＩ基
板およびその製造方法を具体的に説明する。
の実施の形態２であるＳＯＩ基板の製造工程を示す概略
断面図である。同図を用いて、本実施の形態のＳＯＩ基
板およびその製造方法を具体的に説明する。
【００４１】まず、半導体基板１を用意する（図９）。
半導体基板１は、導電型が例えばｎ型である単結晶シリ
コンウエハであり、抵抗率が１０Ω・ｃｍ程度のｎマイ
ナス基板であり、直径が例えば２００ｍｍであり、厚さ
が例えば６００μｍのものである。
半導体基板１は、導電型が例えばｎ型である単結晶シリ
コンウエハであり、抵抗率が１０Ω・ｃｍ程度のｎマイ
ナス基板であり、直径が例えば２００ｍｍであり、厚さ
が例えば６００μｍのものである。
【００４２】次に、半導体基板１の表面に、エピタキシ
ャル成長法を使用して、ｎマイナス層からなるエピタキ
シャル成長層２を形成する（図１０）。この場合、エピ
タキシャル成長層２の膜厚は、例えば１０μｍとされて
いる。
ャル成長法を使用して、ｎマイナス層からなるエピタキ
シャル成長層２を形成する（図１０）。この場合、エピ
タキシャル成長層２の膜厚は、例えば１０μｍとされて
いる。
【００４３】その後、エピタキシャル成長層２の表面部
に、イオン注入法を使用して、抵抗率が低い例えばｎ型
の高濃度層３を形成する（図１１）。この場合、高濃度
層３の厚さは、例えば２μｍとされている。また、高濃
度層３を形成する別の態様の製造方法として、エピタキ
シャル成長層２の表面に、エピタキシャル成長法を使用
して、抵抗率が低いエピタキシャル層からなる例えばｎ
型の高濃度層を形成する態様とすることができる。
に、イオン注入法を使用して、抵抗率が低い例えばｎ型
の高濃度層３を形成する（図１１）。この場合、高濃度
層３の厚さは、例えば２μｍとされている。また、高濃
度層３を形成する別の態様の製造方法として、エピタキ
シャル成長層２の表面に、エピタキシャル成長法を使用
して、抵抗率が低いエピタキシャル層からなる例えばｎ
型の高濃度層を形成する態様とすることができる。
【００４４】次に、エピタキシャル成長層２の表面と半
導体基板１の表面に、酸化処理を使用して、例えば酸化
シリコン膜からなる絶縁膜４を形成する（図１２）。し
たがって、ＳＯＩ基板の素子形成用半導体基板が形成さ
れる。この場合、絶縁膜４は、後製造工程によってＳＯ
Ｉ基板の埋め込み絶縁膜とされる絶縁膜４であり、絶縁
膜４の膜厚は、例えば0.１μｍとされている。したがっ
て、ＳＯＩ基板の素子形成用半導体基板が形成される。
導体基板１の表面に、酸化処理を使用して、例えば酸化
シリコン膜からなる絶縁膜４を形成する（図１２）。し
たがって、ＳＯＩ基板の素子形成用半導体基板が形成さ
れる。この場合、絶縁膜４は、後製造工程によってＳＯ
Ｉ基板の埋め込み絶縁膜とされる絶縁膜４であり、絶縁
膜４の膜厚は、例えば0.１μｍとされている。したがっ
て、ＳＯＩ基板の素子形成用半導体基板が形成される。
【００４５】その後、ＳＯＩ基板におけるベース用半導
体基板５を用意する（図１３）。本実施の形態のベース
用半導体基板５は、前述した素子形成用半導体基板にお
ける半導体基板１と別の導電型の例えばｐ型である単結
晶シリコンウエハからなる半導体基板であり、ｐマイナ
ス基板であり、直径が例えば２００ｍｍであり、厚さが
例えば６００μｍのものである。
体基板５を用意する（図１３）。本実施の形態のベース
用半導体基板５は、前述した素子形成用半導体基板にお
ける半導体基板１と別の導電型の例えばｐ型である単結
晶シリコンウエハからなる半導体基板であり、ｐマイナ
ス基板であり、直径が例えば２００ｍｍであり、厚さが
例えば６００μｍのものである。
【００４６】次に、ベース用半導体基板５の表面と、半
導体基板１などからなる素子形成用半導体基板における
高濃度層３の表面の絶縁膜４の表面とを向かい合わせた
状態で密着した後、熱処理法を使用して、熱処理を行
い、それらを強固に接着して貼り合わせる（図１４）。
導体基板１などからなる素子形成用半導体基板における
高濃度層３の表面の絶縁膜４の表面とを向かい合わせた
状態で密着した後、熱処理法を使用して、熱処理を行
い、それらを強固に接着して貼り合わせる（図１４）。
【００４７】その後、貼り合わされている素子形成用半
導体基板の裏面から不要な領域の絶縁膜４およびその下
部の半導体基板１を研磨法を使用して研磨によって取り
除いて、ＳＯＩ基板の製造方法を終了する（図１５）。
導体基板の裏面から不要な領域の絶縁膜４およびその下
部の半導体基板１を研磨法を使用して研磨によって取り
除いて、ＳＯＩ基板の製造方法を終了する（図１５）。
【００４８】前述した本実施の形態のＳＯＩ基板および
その製造方法によれば、実施の形態１のＳＯＩ基板およ
びその製造方法と同様な効果を得ることができる。
その製造方法によれば、実施の形態１のＳＯＩ基板およ
びその製造方法と同様な効果を得ることができる。
【００４９】次に、前述した製造方法によって形成され
たＳＯＩ基板を使用して、ＳＯＩ基板に半導体装置を製
造する半導体装置の製造方法を説明する。図１６は、本
発明の実施の形態２である半導体装置の製造工程を示す
概略断面図である。図１６におけるＳＯＩ基板は、図１
５に示されているＳＯＩ基板の一部を拡大して示されて
いるＳＯＩ基板とされている。同図を用いて、本実施の
形態の半導体装置およびその製造方法を具体的に説明す
る。
たＳＯＩ基板を使用して、ＳＯＩ基板に半導体装置を製
造する半導体装置の製造方法を説明する。図１６は、本
発明の実施の形態２である半導体装置の製造工程を示す
概略断面図である。図１６におけるＳＯＩ基板は、図１
５に示されているＳＯＩ基板の一部を拡大して示されて
いるＳＯＩ基板とされている。同図を用いて、本実施の
形態の半導体装置およびその製造方法を具体的に説明す
る。
【００５０】まず、前述した製造方法によって形成され
たＳＯＩ基板を用意する。次に、エピタキシャル成長層
２に半導体素子としてのバイポーラトランジスタ（バイ
ポーラデバイス）を形成する工程を行う。この場合、こ
の製造工程は、先行技術などを使用した種々の態様を適
用することができるが、ｎ型のエピタキシャル成長層２
に、半導体素子としてのバイポーラトランジスタを形成
する製造方法を具体的に説明する。
たＳＯＩ基板を用意する。次に、エピタキシャル成長層
２に半導体素子としてのバイポーラトランジスタ（バイ
ポーラデバイス）を形成する工程を行う。この場合、こ
の製造工程は、先行技術などを使用した種々の態様を適
用することができるが、ｎ型のエピタキシャル成長層２
に、半導体素子としてのバイポーラトランジスタを形成
する製造方法を具体的に説明する。
【００５１】次に、ＳＯＩ基板におけるエピタキシャル
成長層２の所定の領域に例えば酸化シリコン膜などから
なる素子分離用絶縁膜６を形成する。その後、ＳＯＩ基
板におけるエピタキシャル成長層２の表面に例えば酸化
シリコン膜などからなる絶縁膜７を形成し、その後その
絶縁膜７の表面にレジスト膜を形成した後、リソグラフ
ィ技術と選択エッチング技術とを使用して、絶縁膜７に
開口部を形成する。この場合、設計仕様に応じて、絶縁
膜７を形成する製造工程を不要とする態様がある。
成長層２の所定の領域に例えば酸化シリコン膜などから
なる素子分離用絶縁膜６を形成する。その後、ＳＯＩ基
板におけるエピタキシャル成長層２の表面に例えば酸化
シリコン膜などからなる絶縁膜７を形成し、その後その
絶縁膜７の表面にレジスト膜を形成した後、リソグラフ
ィ技術と選択エッチング技術とを使用して、絶縁膜７に
開口部を形成する。この場合、設計仕様に応じて、絶縁
膜７を形成する製造工程を不要とする態様がある。
【００５２】その後、半導体素子が形成される領域であ
る素子形成領域のエピタキシャル成長層２に、コレクタ
用拡散層１５、ベ−ス層１６、エミッタ層１７を順に拡
散して形成する。
る素子形成領域のエピタキシャル成長層２に、コレクタ
用拡散層１５、ベ−ス層１６、エミッタ層１７を順に拡
散して形成する。
【００５３】次に、ＳＯＩ基板の上に、例えば酸化シリ
コン膜をＣＶＤ法を使用して堆積し、その酸化シリコン
膜などからなる絶縁膜１２を形成した後、ＣＭＰ法を使
用して、絶縁膜１２を研磨することによって、その表面
を平坦化処理して平坦な表面を有する絶縁膜１２とす
る。その後、リソグラフィ技術と選択エッチング技術と
を使用して、コンタクトホールとしてのスルーホールを
形成した後、ＣＶＤ法を使用してタングステン膜を形成
した後、ＣＭＰ法などを使用して、スルーホール以外の
タングステン膜を研磨することにより取り除いて、スル
ーホールに埋め込まれているタングステン膜からなるプ
ラグ１３を形成する。
コン膜をＣＶＤ法を使用して堆積し、その酸化シリコン
膜などからなる絶縁膜１２を形成した後、ＣＭＰ法を使
用して、絶縁膜１２を研磨することによって、その表面
を平坦化処理して平坦な表面を有する絶縁膜１２とす
る。その後、リソグラフィ技術と選択エッチング技術と
を使用して、コンタクトホールとしてのスルーホールを
形成した後、ＣＶＤ法を使用してタングステン膜を形成
した後、ＣＭＰ法などを使用して、スルーホール以外の
タングステン膜を研磨することにより取り除いて、スル
ーホールに埋め込まれているタングステン膜からなるプ
ラグ１３を形成する。
【００５４】その後、ＳＯＩ基板の上に、例えばアルミ
ニウム層などからなる配線層１４を堆積した後、リソグ
ラフィ技術と選択エッチング技術とを使用して、不要な
領域の配線層１４を取り除いて、パターン化された配線
層１４を形成する。
ニウム層などからなる配線層１４を堆積した後、リソグ
ラフィ技術と選択エッチング技術とを使用して、不要な
領域の配線層１４を取り除いて、パターン化された配線
層１４を形成する。
【００５５】次に、設計仕様に応じて、ＳＯＩ基板の上
に、層間絶縁膜としての絶縁膜を形成し、それにスルー
ホールを形成した後、そのスルーホールに埋め込まれた
プラグを形成し、その後、配線層を形成する製造工程を
繰り返し行って、多層配線層を形成した後、パシベーシ
ョン膜を形成することにより、本実施の形態の半導体装
置の製造工程を終了する。
に、層間絶縁膜としての絶縁膜を形成し、それにスルー
ホールを形成した後、そのスルーホールに埋め込まれた
プラグを形成し、その後、配線層を形成する製造工程を
繰り返し行って、多層配線層を形成した後、パシベーシ
ョン膜を形成することにより、本実施の形態の半導体装
置の製造工程を終了する。
【００５６】前述した本実施の形態の半導体装置および
その製造方法によれば、本実施の形態のＳＯＩ基板を用
いて例えばバイポーラデバイスからなるデバイスを形成
していることによって、デバイスの下部に高濃度層３が
あるために、埋め込み層の製造工程が不要となるので、
簡単な製造プロセスをもって、高性能でしかも高信頼度
の半導体装置を製造することができる。
その製造方法によれば、本実施の形態のＳＯＩ基板を用
いて例えばバイポーラデバイスからなるデバイスを形成
していることによって、デバイスの下部に高濃度層３が
あるために、埋め込み層の製造工程が不要となるので、
簡単な製造プロセスをもって、高性能でしかも高信頼度
の半導体装置を製造することができる。
【００５７】本実施の形態の半導体装置およびその製造
方法によれば、本実施の形態のＳＯＩ基板を用いて例え
ばＭＯＳデバイスからなるデバイスを形成していること
によって、デバイスの形成時の寄生容量を低減でき、ゲ
ート遅延時間を低減でき、かつ低消費電力化ができるの
で、高性能でしかも高信頼度の半導体装置を製造するこ
とができる。
方法によれば、本実施の形態のＳＯＩ基板を用いて例え
ばＭＯＳデバイスからなるデバイスを形成していること
によって、デバイスの形成時の寄生容量を低減でき、ゲ
ート遅延時間を低減でき、かつ低消費電力化ができるの
で、高性能でしかも高信頼度の半導体装置を製造するこ
とができる。
【００５８】（実施の形態３）図１７〜図２３は、本発
明の実施の形態３であるＳＯＩ基板の製造工程を示す概
略断面図である。同図を用いて、本実施の形態のＳＯＩ
基板およびその製造方法を具体的に説明する。
明の実施の形態３であるＳＯＩ基板の製造工程を示す概
略断面図である。同図を用いて、本実施の形態のＳＯＩ
基板およびその製造方法を具体的に説明する。
【００５９】まず、半導体基板１を用意する（図１
７）。半導体基板１は、導電型が例えばｎ型である単結
晶シリコンウエハであり、ｎマイナス基板であり、直径
が例えば２００ｍｍであり、厚さが例えば６００μｍの
ものである。
７）。半導体基板１は、導電型が例えばｎ型である単結
晶シリコンウエハであり、ｎマイナス基板であり、直径
が例えば２００ｍｍであり、厚さが例えば６００μｍの
ものである。
【００６０】次に、半導体基板１の表面に、エピタキシ
ャル成長法を使用して、ｎマイナス層からなるエピタキ
シャル成長層２を形成する（図１８）。この場合、エピ
タキシャル成長層２の膜厚は、例えば１０μｍとされて
いる。
ャル成長法を使用して、ｎマイナス層からなるエピタキ
シャル成長層２を形成する（図１８）。この場合、エピ
タキシャル成長層２の膜厚は、例えば１０μｍとされて
いる。
【００６１】その後、エピタキシャル成長層２の表面部
の一部に、イオン注入法を使用して、抵抗率が低い例え
ばｎ型の高濃度層３を形成する。次に、エピタキシャル
成長層２の表面部の一部に、イオン注入法を使用して、
抵抗率が低い例えばｐ型の高濃度層３ａを形成する（図
１９）。この場合、高濃度層３，３ａの厚さは、例えば
２μｍとされている。また、高濃度層３，３ａを形成す
る別の態様の製造方法として、エピタキシャル成長層２
の表面の一部に、エピタキシャル成長法を使用して、抵
抗率が低いエピタキシャル層からなる例えばｎ型の高濃
度層とｐ型の高濃度層を形成する態様とすることができ
る。
の一部に、イオン注入法を使用して、抵抗率が低い例え
ばｎ型の高濃度層３を形成する。次に、エピタキシャル
成長層２の表面部の一部に、イオン注入法を使用して、
抵抗率が低い例えばｐ型の高濃度層３ａを形成する（図
１９）。この場合、高濃度層３，３ａの厚さは、例えば
２μｍとされている。また、高濃度層３，３ａを形成す
る別の態様の製造方法として、エピタキシャル成長層２
の表面の一部に、エピタキシャル成長法を使用して、抵
抗率が低いエピタキシャル層からなる例えばｎ型の高濃
度層とｐ型の高濃度層を形成する態様とすることができ
る。
【００６２】次に、エピタキシャル成長層２の表面と半
導体基板１の表面に、酸化処理を使用して、例えば酸化
シリコン膜からなる絶縁膜４を形成する（図２０）。し
たがって、ＳＯＩ基板の素子形成用半導体基板が形成さ
れる。この場合、絶縁膜４は、後製造工程によってＳＯ
Ｉ基板の埋め込み絶縁膜とされる絶縁膜４であり、絶縁
膜４の膜厚は、例えば0.１μｍとされている。したがっ
て、ＳＯＩ基板の素子形成用半導体基板が形成される。
導体基板１の表面に、酸化処理を使用して、例えば酸化
シリコン膜からなる絶縁膜４を形成する（図２０）。し
たがって、ＳＯＩ基板の素子形成用半導体基板が形成さ
れる。この場合、絶縁膜４は、後製造工程によってＳＯ
Ｉ基板の埋め込み絶縁膜とされる絶縁膜４であり、絶縁
膜４の膜厚は、例えば0.１μｍとされている。したがっ
て、ＳＯＩ基板の素子形成用半導体基板が形成される。
【００６３】その後、ＳＯＩ基板におけるベース用半導
体基板５を用意する（図２１）。本実施の形態のベース
用半導体基板５は、前述した素子形成用半導体基板にお
ける半導体基板１と別の導電型の例えばｐ型である単結
晶シリコンウエハからなる半導体基板であり、ｐマイナ
ス基板であり、直径が例えば２００ｍｍであり、厚さが
例えば６００μｍのものである。
体基板５を用意する（図２１）。本実施の形態のベース
用半導体基板５は、前述した素子形成用半導体基板にお
ける半導体基板１と別の導電型の例えばｐ型である単結
晶シリコンウエハからなる半導体基板であり、ｐマイナ
ス基板であり、直径が例えば２００ｍｍであり、厚さが
例えば６００μｍのものである。
【００６４】次に、ベース用半導体基板５の表面と、半
導体基板１などからなる素子形成用半導体基板における
高濃度層３，３ａの表面の絶縁膜４の表面とを向かい合
わせた状態で密着した後、熱処理法を使用して、熱処理
を行い、それらを強固に接着して貼り合わせる（図２
２）。
導体基板１などからなる素子形成用半導体基板における
高濃度層３，３ａの表面の絶縁膜４の表面とを向かい合
わせた状態で密着した後、熱処理法を使用して、熱処理
を行い、それらを強固に接着して貼り合わせる（図２
２）。
【００６５】その後、貼り合わされている素子形成用半
導体基板の裏面から不要な領域の絶縁膜４およびその下
部の半導体基板１を研磨法を使用して研磨によって取り
除いて、ＳＯＩ基板の製造方法を終了する（図２３）。
導体基板の裏面から不要な領域の絶縁膜４およびその下
部の半導体基板１を研磨法を使用して研磨によって取り
除いて、ＳＯＩ基板の製造方法を終了する（図２３）。
【００６６】前述した本実施の形態のＳＯＩ基板および
その製造方法によれば、実施の形態１と実施の形態２の
ＳＯＩ基板およびその製造方法と同様な効果を得ること
ができる。
その製造方法によれば、実施の形態１と実施の形態２の
ＳＯＩ基板およびその製造方法と同様な効果を得ること
ができる。
【００６７】次に、前述した製造方法によって形成され
たＳＯＩ基板を使用して、ＳＯＩ基板に半導体装置を製
造する半導体装置の製造方法を説明する。図２４は、本
発明の実施の形態３である半導体装置の製造工程を示す
概略断面図である。図２４におけるＳＯＩ基板は、図２
３に示されているＳＯＩ基板の一部を拡大して示されて
いるＳＯＩ基板とされている。同図を用いて、本実施の
形態の半導体装置およびその製造方法を具体的に説明す
る。
たＳＯＩ基板を使用して、ＳＯＩ基板に半導体装置を製
造する半導体装置の製造方法を説明する。図２４は、本
発明の実施の形態３である半導体装置の製造工程を示す
概略断面図である。図２４におけるＳＯＩ基板は、図２
３に示されているＳＯＩ基板の一部を拡大して示されて
いるＳＯＩ基板とされている。同図を用いて、本実施の
形態の半導体装置およびその製造方法を具体的に説明す
る。
【００６８】まず、前述した製造方法によって形成され
たＳＯＩ基板を用意する。次に、ＳＯＩ基板におけるｐ
型の高濃度層３ａを備えているエピタキシャル成長層２
に半導体素子としてのＭＯＳＦＥＴを形成する工程を行
うと共にｎ型の高濃度層３を備えているエピタキシャル
成長層２に半導体素子としてのバイポーラトランジスタ
を形成する工程を行う。この場合、この製造工程は、先
行技術などを使用した種々の態様を適用することができ
るが、ｎ型のエピタキシャル成長層２に、半導体素子と
してのＭＯＳデバイスとバイポーラデバイスとを有する
ＢｉＭＯＳデバイスを形成する製造方法を具体的に説明
する。
たＳＯＩ基板を用意する。次に、ＳＯＩ基板におけるｐ
型の高濃度層３ａを備えているエピタキシャル成長層２
に半導体素子としてのＭＯＳＦＥＴを形成する工程を行
うと共にｎ型の高濃度層３を備えているエピタキシャル
成長層２に半導体素子としてのバイポーラトランジスタ
を形成する工程を行う。この場合、この製造工程は、先
行技術などを使用した種々の態様を適用することができ
るが、ｎ型のエピタキシャル成長層２に、半導体素子と
してのＭＯＳデバイスとバイポーラデバイスとを有する
ＢｉＭＯＳデバイスを形成する製造方法を具体的に説明
する。
【００６９】次に、ＳＯＩ基板におけるエピタキシャル
成長層２の所定の領域に例えば酸化シリコン膜などから
なる素子分離用絶縁膜６を形成する。その後、ＳＯＩ基
板におけるエピタキシャル成長層２の表面に例えば酸化
シリコン膜などからなる絶縁膜７を形成し、その後その
絶縁膜７の表面にレジスト膜を形成した後、リソグラフ
ィ技術と選択エッチング技術とを使用して、絶縁膜７に
開口部を形成する。この場合、設計仕様に応じて、絶縁
膜７を形成する製造工程を不要とする態様がある。
成長層２の所定の領域に例えば酸化シリコン膜などから
なる素子分離用絶縁膜６を形成する。その後、ＳＯＩ基
板におけるエピタキシャル成長層２の表面に例えば酸化
シリコン膜などからなる絶縁膜７を形成し、その後その
絶縁膜７の表面にレジスト膜を形成した後、リソグラフ
ィ技術と選択エッチング技術とを使用して、絶縁膜７に
開口部を形成する。この場合、設計仕様に応じて、絶縁
膜７を形成する製造工程を不要とする態様がある。
【００７０】その後、半導体素子が形成される領域であ
る素子形成領域のエピタキシャル成長層（ｐ型の高濃度
層３ａを備えているエピタキシャル成長層）２に、ゲー
ト絶縁膜８、ゲート電極９、サイドウォールスペーサ１
０を形成すると共にｎ型の高濃度層３を備えているエピ
タキシャル成長層２に、コレクタ用拡散層１５、ベ−ス
層１６、エミッタ層１７を形成する。
る素子形成領域のエピタキシャル成長層（ｐ型の高濃度
層３ａを備えているエピタキシャル成長層）２に、ゲー
ト絶縁膜８、ゲート電極９、サイドウォールスペーサ１
０を形成すると共にｎ型の高濃度層３を備えているエピ
タキシャル成長層２に、コレクタ用拡散層１５、ベ−ス
層１６、エミッタ層１７を形成する。
【００７１】次に、ＳＯＩ基板の上に、例えば酸化シリ
コン膜をＣＶＤ法を使用して堆積し、その酸化シリコン
膜などからなる絶縁膜１２を形成した後、ＣＭＰ法を使
用して、絶縁膜１２を研磨することによって、その表面
を平坦化処理して平坦な表面を有する絶縁膜１２とす
る。その後、リソグラフィ技術と選択エッチング技術と
を使用して、コンタクトホールとしてのスルーホールを
形成した後、ＣＶＤ法を使用してタングステン膜を形成
した後、ＣＭＰ法などを使用して、スルーホール以外の
タングステン膜を研磨することにより取り除いて、スル
ーホールに埋め込まれているタングステン膜からなるプ
ラグ１３を形成する。
コン膜をＣＶＤ法を使用して堆積し、その酸化シリコン
膜などからなる絶縁膜１２を形成した後、ＣＭＰ法を使
用して、絶縁膜１２を研磨することによって、その表面
を平坦化処理して平坦な表面を有する絶縁膜１２とす
る。その後、リソグラフィ技術と選択エッチング技術と
を使用して、コンタクトホールとしてのスルーホールを
形成した後、ＣＶＤ法を使用してタングステン膜を形成
した後、ＣＭＰ法などを使用して、スルーホール以外の
タングステン膜を研磨することにより取り除いて、スル
ーホールに埋め込まれているタングステン膜からなるプ
ラグ１３を形成する。
【００７２】その後、ＳＯＩ基板の上に、例えばアルミ
ニウム層などからなる配線層１４を堆積した後、リソグ
ラフィ技術と選択エッチング技術とを使用して、不要な
領域の配線層１４を取り除いて、パターン化された配線
層１４を形成する。
ニウム層などからなる配線層１４を堆積した後、リソグ
ラフィ技術と選択エッチング技術とを使用して、不要な
領域の配線層１４を取り除いて、パターン化された配線
層１４を形成する。
【００７３】次に、設計仕様に応じて、ＳＯＩ基板の上
に、層間絶縁膜としての絶縁膜を形成し、それにスルー
ホールを形成した後、そのスルーホールに埋め込まれた
プラグを形成し、その後、配線層を形成する製造工程を
繰り返し行って、多層配線層を形成した後、パシベーシ
ョン膜を形成することにより、本実施の形態の半導体装
置の製造工程を終了する。
に、層間絶縁膜としての絶縁膜を形成し、それにスルー
ホールを形成した後、そのスルーホールに埋め込まれた
プラグを形成し、その後、配線層を形成する製造工程を
繰り返し行って、多層配線層を形成した後、パシベーシ
ョン膜を形成することにより、本実施の形態の半導体装
置の製造工程を終了する。
【００７４】前述した本実施の形態の半導体装置および
その製造方法によれば、本実施の形態のＳＯＩ基板を用
いて例えばＢｉＭＯＳデバイスからなるデバイス（Ｂｉ
ＭＯＳデバイスまたはＢｉＣＭＯＳデバイスなどからな
るデバイス）を形成していることによって、デバイスを
形成する際のインプロセスとしてのエピプロセスが不要
になることによって、高濃度層３とエピタキシャル成長
層２との界面で発生するオートドーピングを無くするこ
とができるので、この界面の不純物分布を急峻にでき
る。
その製造方法によれば、本実施の形態のＳＯＩ基板を用
いて例えばＢｉＭＯＳデバイスからなるデバイス（Ｂｉ
ＭＯＳデバイスまたはＢｉＣＭＯＳデバイスなどからな
るデバイス）を形成していることによって、デバイスを
形成する際のインプロセスとしてのエピプロセスが不要
になることによって、高濃度層３とエピタキシャル成長
層２との界面で発生するオートドーピングを無くするこ
とができるので、この界面の不純物分布を急峻にでき
る。
【００７５】本実施の形態の半導体装置およびその製造
方法によれば、本実施の形態のＳＯＩ基板を用いて例え
ばＢｉＭＯＳデバイスからなるデバイス（ＢｉＭＯＳデ
バイスまたはＢｉＣＭＯＳデバイスなどからなるデバイ
ス）を形成していることによって、実施の形態１および
実施の形態２の半導体装置およびその製造方法における
効果を獲得することができるので、簡単な製造プロセス
をもって、高性能でしかも高信頼度の半導体装置を製造
することができる。
方法によれば、本実施の形態のＳＯＩ基板を用いて例え
ばＢｉＭＯＳデバイスからなるデバイス（ＢｉＭＯＳデ
バイスまたはＢｉＣＭＯＳデバイスなどからなるデバイ
ス）を形成していることによって、実施の形態１および
実施の形態２の半導体装置およびその製造方法における
効果を獲得することができるので、簡単な製造プロセス
をもって、高性能でしかも高信頼度の半導体装置を製造
することができる。
【００７６】（実施の形態４）図２５〜図３１は、本発
明の実施の形態４であるＳＯＩ基板の製造工程を示す概
略断面図である。同図を用いて、本実施の形態のＳＯＩ
基板およびその製造方法を具体的に説明する。
明の実施の形態４であるＳＯＩ基板の製造工程を示す概
略断面図である。同図を用いて、本実施の形態のＳＯＩ
基板およびその製造方法を具体的に説明する。
【００７７】まず、半導体基板１を用意する（図２
５）。半導体基板１は、導電型が例えばｐ型である単結
晶シリコンウエハであり、ｐマイナス基板であり、直径
が例えば２００ｍｍであり、厚さが例えば６００μｍの
ものである。
５）。半導体基板１は、導電型が例えばｐ型である単結
晶シリコンウエハであり、ｐマイナス基板であり、直径
が例えば２００ｍｍであり、厚さが例えば６００μｍの
ものである。
【００７８】次に、半導体基板１の表面に、エピタキシ
ャル成長法を使用して、ｐマイナス層からなるエピタキ
シャル成長層２を形成する（図２６）。この場合、エピ
タキシャル成長層２の膜厚は、例えば１０μｍとされて
いる。
ャル成長法を使用して、ｐマイナス層からなるエピタキ
シャル成長層２を形成する（図２６）。この場合、エピ
タキシャル成長層２の膜厚は、例えば１０μｍとされて
いる。
【００７９】その後、エピタキシャル成長層２の表面部
の一部に、イオン注入法を使用して、抵抗率が低い例え
ばｎ型の高濃度層３を形成する。次に、エピタキシャル
成長層２の表面部の一部に、イオン注入法を使用して、
抵抗率が低い例えばｐ型の高濃度層３ａを形成する（図
２７）。この場合、高濃度層３，３ａの厚さは、例えば
２μｍとされている。また、高濃度層３，３ａを形成す
る別の態様の製造方法として、エピタキシャル成長層２
の表面の一部に、エピタキシャル成長法を使用して、抵
抗率が低いエピタキシャル層からなる例えばｎ型の高濃
度層とｐ型の高濃度層を形成する態様とすることができ
る。
の一部に、イオン注入法を使用して、抵抗率が低い例え
ばｎ型の高濃度層３を形成する。次に、エピタキシャル
成長層２の表面部の一部に、イオン注入法を使用して、
抵抗率が低い例えばｐ型の高濃度層３ａを形成する（図
２７）。この場合、高濃度層３，３ａの厚さは、例えば
２μｍとされている。また、高濃度層３，３ａを形成す
る別の態様の製造方法として、エピタキシャル成長層２
の表面の一部に、エピタキシャル成長法を使用して、抵
抗率が低いエピタキシャル層からなる例えばｎ型の高濃
度層とｐ型の高濃度層を形成する態様とすることができ
る。
【００８０】次に、エピタキシャル成長層２の表面と半
導体基板１の表面に、酸化処理を使用して、例えば酸化
シリコン膜からなる絶縁膜４を形成する（図２８）。し
たがって、ＳＯＩ基板の素子形成用半導体基板が形成さ
れる。この場合、絶縁膜４は、後製造工程によってＳＯ
Ｉ基板の埋め込み絶縁膜とされる絶縁膜４であり、絶縁
膜４の膜厚は、例えば0.１μｍとされている。したがっ
て、ＳＯＩ基板の素子形成用半導体基板が形成される。
導体基板１の表面に、酸化処理を使用して、例えば酸化
シリコン膜からなる絶縁膜４を形成する（図２８）。し
たがって、ＳＯＩ基板の素子形成用半導体基板が形成さ
れる。この場合、絶縁膜４は、後製造工程によってＳＯ
Ｉ基板の埋め込み絶縁膜とされる絶縁膜４であり、絶縁
膜４の膜厚は、例えば0.１μｍとされている。したがっ
て、ＳＯＩ基板の素子形成用半導体基板が形成される。
【００８１】その後、ＳＯＩ基板におけるベース用半導
体基板５を用意する（図２９）。本実施の形態のベース
用半導体基板５は、前述した素子形成用半導体基板にお
ける半導体基板１と別の導電型の例えばｐ型である単結
晶シリコンウエハからなる半導体基板であり、ｐマイナ
ス基板であり、直径が例えば２００ｍｍであり、厚さが
例えば６００μｍのものである。次に、ベース用半導体
基板５の表面部に、イオン注入法を使用して、抵抗率が
低い例えばｐ型の高濃度層１８を形成する。
体基板５を用意する（図２９）。本実施の形態のベース
用半導体基板５は、前述した素子形成用半導体基板にお
ける半導体基板１と別の導電型の例えばｐ型である単結
晶シリコンウエハからなる半導体基板であり、ｐマイナ
ス基板であり、直径が例えば２００ｍｍであり、厚さが
例えば６００μｍのものである。次に、ベース用半導体
基板５の表面部に、イオン注入法を使用して、抵抗率が
低い例えばｐ型の高濃度層１８を形成する。
【００８２】次に、ベース用半導体基板５の表面と、半
導体基板１などからなる素子形成用半導体基板における
高濃度層３，３ａの表面の絶縁膜４の表面とを向かい合
わせた状態で密着した後、熱処理法を使用して、熱処理
を行い、それらを強固に接着して貼り合わせる（図３
０）。
導体基板１などからなる素子形成用半導体基板における
高濃度層３，３ａの表面の絶縁膜４の表面とを向かい合
わせた状態で密着した後、熱処理法を使用して、熱処理
を行い、それらを強固に接着して貼り合わせる（図３
０）。
【００８３】その後、貼り合わされている素子形成用半
導体基板の裏面から不要な領域の絶縁膜４およびその下
部の半導体基板１を研磨法を使用して研磨によって取り
除いて、ＳＯＩ基板の製造方法を終了する（図３１）。
導体基板の裏面から不要な領域の絶縁膜４およびその下
部の半導体基板１を研磨法を使用して研磨によって取り
除いて、ＳＯＩ基板の製造方法を終了する（図３１）。
【００８４】前述した本実施の形態のＳＯＩ基板および
その製造方法によれば、ベース用半導体基板５の表面部
に、イオン注入法を使用して、抵抗率が低い例えばｐ型
の高濃度層１８を形成していることによって、ゲータ機
能が向上できるので、汚染に対するゲッター効果が極め
て向上化できる。
その製造方法によれば、ベース用半導体基板５の表面部
に、イオン注入法を使用して、抵抗率が低い例えばｐ型
の高濃度層１８を形成していることによって、ゲータ機
能が向上できるので、汚染に対するゲッター効果が極め
て向上化できる。
【００８５】本実施の形態のＳＯＩ基板およびその製造
方法によれば、その他の効果として、実施の形態３のＳ
ＯＩ基板およびその製造方法と同様な効果を得ることが
できる。
方法によれば、その他の効果として、実施の形態３のＳ
ＯＩ基板およびその製造方法と同様な効果を得ることが
できる。
【００８６】次に、前述した製造方法によって形成され
たＳＯＩ基板を使用して、ＳＯＩ基板に半導体装置を製
造する半導体装置の製造方法を説明する。図３２は、本
発明の実施の形態４である半導体装置の製造工程を示す
概略断面図である。図３２におけるＳＯＩ基板は、図３
１に示されているＳＯＩ基板の一部を拡大して示されて
いるＳＯＩ基板とされている。同図を用いて、本実施の
形態の半導体装置およびその製造方法を具体的に説明す
る。
たＳＯＩ基板を使用して、ＳＯＩ基板に半導体装置を製
造する半導体装置の製造方法を説明する。図３２は、本
発明の実施の形態４である半導体装置の製造工程を示す
概略断面図である。図３２におけるＳＯＩ基板は、図３
１に示されているＳＯＩ基板の一部を拡大して示されて
いるＳＯＩ基板とされている。同図を用いて、本実施の
形態の半導体装置およびその製造方法を具体的に説明す
る。
【００８７】まず、前述した製造方法によって形成され
たＳＯＩ基板を用意する。次に、ＳＯＩ基板におけるｐ
型の高濃度層３ａを備えているエピタキシャル成長層２
に半導体素子としてのＭＯＳＦＥＴを形成する工程を行
うと共にｎ型の高濃度層３を備えているエピタキシャル
成長層２に半導体素子としてのバイポーラトランジスタ
を形成する工程を行う。この場合、この製造工程は、先
行技術などを使用した種々の態様を適用することができ
るが、ｎ型のエピタキシャル成長層２に、半導体素子と
してのＭＯＳデバイスとバイポーラデバイスとを有する
ＢｉＭＯＳデバイスを形成する製造方法は、実施の形態
３の半導体装置の製造工程と同様であることにより、説
明を省略する。
たＳＯＩ基板を用意する。次に、ＳＯＩ基板におけるｐ
型の高濃度層３ａを備えているエピタキシャル成長層２
に半導体素子としてのＭＯＳＦＥＴを形成する工程を行
うと共にｎ型の高濃度層３を備えているエピタキシャル
成長層２に半導体素子としてのバイポーラトランジスタ
を形成する工程を行う。この場合、この製造工程は、先
行技術などを使用した種々の態様を適用することができ
るが、ｎ型のエピタキシャル成長層２に、半導体素子と
してのＭＯＳデバイスとバイポーラデバイスとを有する
ＢｉＭＯＳデバイスを形成する製造方法は、実施の形態
３の半導体装置の製造工程と同様であることにより、説
明を省略する。
【００８８】本実施の形態の半導体装置およびその製造
方法によれば、本実施の形態のＳＯＩ基板を用いて例え
ばＢｉＭＯＳデバイスからなるデバイスを形成している
ことによって、実施の形態３の半導体装置およびその製
造方法における効果を獲得することができると共に、ベ
ース用半導体基板５の表面部に抵抗率が低い例えばｐ型
の高濃度層１８が形成されているので、汚染に対するゲ
ッター効果が極めて向上化でき、高性能でしかも高信頼
度の半導体装置を製造することができる。
方法によれば、本実施の形態のＳＯＩ基板を用いて例え
ばＢｉＭＯＳデバイスからなるデバイスを形成している
ことによって、実施の形態３の半導体装置およびその製
造方法における効果を獲得することができると共に、ベ
ース用半導体基板５の表面部に抵抗率が低い例えばｐ型
の高濃度層１８が形成されているので、汚染に対するゲ
ッター効果が極めて向上化でき、高性能でしかも高信頼
度の半導体装置を製造することができる。
【００８９】（実施の形態５）図３３〜図３８は、本発
明の実施の形態５であるＳＯＩ基板の製造工程を示す概
略断面図である。同図を用いて、本実施の形態のＳＯＩ
基板およびその製造方法を具体的に説明する。
明の実施の形態５であるＳＯＩ基板の製造工程を示す概
略断面図である。同図を用いて、本実施の形態のＳＯＩ
基板およびその製造方法を具体的に説明する。
【００９０】まず、半導体基板１を用意する（図３
３）。半導体基板１は、導電型が例えばｐ型である単結
晶シリコンウエハであり、ＣＺ（CZochralski チョクラ
ルスキー）結晶を使用した半導体基板であり、ｐマイナ
ス基板であり、直径が例えば２００ｍｍであり、厚さが
例えば６００μｍのものである。
３）。半導体基板１は、導電型が例えばｐ型である単結
晶シリコンウエハであり、ＣＺ（CZochralski チョクラ
ルスキー）結晶を使用した半導体基板であり、ｐマイナ
ス基板であり、直径が例えば２００ｍｍであり、厚さが
例えば６００μｍのものである。
【００９１】その後、半導体基板１の表面部の一部に、
イオン注入法を使用して、抵抗率が低い例えばｎ型の高
濃度層３を形成する。次に、半導体基板１の表面部の一
部に、イオン注入法を使用して、抵抗率が低い例えばｐ
型の高濃度層３ａを形成する（図３４）。この場合、高
濃度層３，３ａの厚さは、例えば２μｍとされている。
また、高濃度層３，３ａを形成する別の態様の製造方法
として、半導体基板１の表面の一部に、エピタキシャル
成長法を使用して、抵抗率が低いエピタキシャル層から
なる例えばｎ型の高濃度層とｐ型の高濃度層を形成する
態様とすることができる。
イオン注入法を使用して、抵抗率が低い例えばｎ型の高
濃度層３を形成する。次に、半導体基板１の表面部の一
部に、イオン注入法を使用して、抵抗率が低い例えばｐ
型の高濃度層３ａを形成する（図３４）。この場合、高
濃度層３，３ａの厚さは、例えば２μｍとされている。
また、高濃度層３，３ａを形成する別の態様の製造方法
として、半導体基板１の表面の一部に、エピタキシャル
成長法を使用して、抵抗率が低いエピタキシャル層から
なる例えばｎ型の高濃度層とｐ型の高濃度層を形成する
態様とすることができる。
【００９２】次に、半導体基板１の表面に、酸化処理を
使用して、例えば酸化シリコン膜からなる絶縁膜４を形
成する（図３５）。したがって、ＳＯＩ基板の素子形成
用半導体基板が形成される。この場合、絶縁膜４は、後
製造工程によってＳＯＩ基板の埋め込み絶縁膜とされる
絶縁膜４であり、絶縁膜４の膜厚は、例えば0.１μｍと
されている。したがって、ＳＯＩ基板の素子形成用半導
体基板が形成される。
使用して、例えば酸化シリコン膜からなる絶縁膜４を形
成する（図３５）。したがって、ＳＯＩ基板の素子形成
用半導体基板が形成される。この場合、絶縁膜４は、後
製造工程によってＳＯＩ基板の埋め込み絶縁膜とされる
絶縁膜４であり、絶縁膜４の膜厚は、例えば0.１μｍと
されている。したがって、ＳＯＩ基板の素子形成用半導
体基板が形成される。
【００９３】その後、ＳＯＩ基板におけるベース用半導
体基板５を用意する（図３６）。本実施の形態のベース
用半導体基板５は、前述した素子形成用半導体基板にお
ける半導体基板１と同様な導電型の例えばｐ型である単
結晶シリコンウエハからなる半導体基板であり、ｐマイ
ナス基板であり、直径が例えば２００ｍｍであり、厚さ
が例えば６００μｍのものである。
体基板５を用意する（図３６）。本実施の形態のベース
用半導体基板５は、前述した素子形成用半導体基板にお
ける半導体基板１と同様な導電型の例えばｐ型である単
結晶シリコンウエハからなる半導体基板であり、ｐマイ
ナス基板であり、直径が例えば２００ｍｍであり、厚さ
が例えば６００μｍのものである。
【００９４】次に、ベース用半導体基板５の表面と、半
導体基板１からなる素子形成用半導体基板における高濃
度層３，３ａの表面の絶縁膜４の表面とを向かい合わせ
た状態で密着した後、熱処理法を使用して、熱処理を行
い、それらを強固に接着して貼り合わせる（図３７）。
導体基板１からなる素子形成用半導体基板における高濃
度層３，３ａの表面の絶縁膜４の表面とを向かい合わせ
た状態で密着した後、熱処理法を使用して、熱処理を行
い、それらを強固に接着して貼り合わせる（図３７）。
【００９５】その後、貼り合わされている素子形成用半
導体基板の裏面から不要な領域の絶縁膜４およびその下
部の半導体基板１の一部を研磨法を使用して研磨によっ
て取り除いて、ＳＯＩ基板の製造方法を終了する（図３
８）。
導体基板の裏面から不要な領域の絶縁膜４およびその下
部の半導体基板１の一部を研磨法を使用して研磨によっ
て取り除いて、ＳＯＩ基板の製造方法を終了する（図３
８）。
【００９６】前述した本実施の形態のＳＯＩ基板および
その製造方法によれば、素子形成用半導体基板として半
導体基板１を使用しており、エピタキシャル成長層の製
造工程を取り除いていることによって、簡単な製造プロ
セスとすることができ、安価なＳＯＩ基板とすることが
できる。
その製造方法によれば、素子形成用半導体基板として半
導体基板１を使用しており、エピタキシャル成長層の製
造工程を取り除いていることによって、簡単な製造プロ
セスとすることができ、安価なＳＯＩ基板とすることが
できる。
【００９７】本実施の形態のＳＯＩ基板およびその製造
方法によれば、その他の効果として、実施の形態３のＳ
ＯＩ基板およびその製造方法と同様な効果を得ることが
できる。
方法によれば、その他の効果として、実施の形態３のＳ
ＯＩ基板およびその製造方法と同様な効果を得ることが
できる。
【００９８】次に、前述した製造方法によって形成され
たＳＯＩ基板を使用して、ＳＯＩ基板に半導体装置を製
造する半導体装置の製造方法を説明する。図３９は、本
発明の実施の形態５である半導体装置の製造工程を示す
概略断面図である。図３９におけるＳＯＩ基板は、図３
８に示されているＳＯＩ基板の一部を拡大して示されて
いるＳＯＩ基板とされている。同図を用いて、本実施の
形態の半導体装置およびその製造方法を具体的に説明す
る。
たＳＯＩ基板を使用して、ＳＯＩ基板に半導体装置を製
造する半導体装置の製造方法を説明する。図３９は、本
発明の実施の形態５である半導体装置の製造工程を示す
概略断面図である。図３９におけるＳＯＩ基板は、図３
８に示されているＳＯＩ基板の一部を拡大して示されて
いるＳＯＩ基板とされている。同図を用いて、本実施の
形態の半導体装置およびその製造方法を具体的に説明す
る。
【００９９】まず、前述した製造方法によって形成され
たＳＯＩ基板を用意する。次に、ＳＯＩ基板におけるｐ
型の高濃度層３ａを備えている半導体基板１に半導体素
子としてのＭＯＳＦＥＴを形成する工程を行うと共にｎ
型の高濃度層３を備えている半導体基板１に半導体素子
としてのバイポーラトランジスタを形成する工程を行
う。この場合、この製造工程は、先行技術などを使用し
た種々の態様を適用することができるが、ｐ型の半導体
基板１に、半導体素子としてのＭＯＳデバイスとバイポ
ーラデバイスとを有するＢｉＭＯＳデバイスを形成する
製造方法は、実施の形態３の半導体装置の製造工程と同
様であることにより、説明を省略する。
たＳＯＩ基板を用意する。次に、ＳＯＩ基板におけるｐ
型の高濃度層３ａを備えている半導体基板１に半導体素
子としてのＭＯＳＦＥＴを形成する工程を行うと共にｎ
型の高濃度層３を備えている半導体基板１に半導体素子
としてのバイポーラトランジスタを形成する工程を行
う。この場合、この製造工程は、先行技術などを使用し
た種々の態様を適用することができるが、ｐ型の半導体
基板１に、半導体素子としてのＭＯＳデバイスとバイポ
ーラデバイスとを有するＢｉＭＯＳデバイスを形成する
製造方法は、実施の形態３の半導体装置の製造工程と同
様であることにより、説明を省略する。
【０１００】本実施の形態の半導体装置およびその製造
方法によれば、本実施の形態のＳＯＩ基板を用いて例え
ばＢｉＭＯＳデバイスからなるデバイスを形成している
ことによって、実施の形態３の半導体装置およびその製
造方法における効果を獲得することができるので、高性
能でしかも高信頼度の半導体装置を製造することができ
る。
方法によれば、本実施の形態のＳＯＩ基板を用いて例え
ばＢｉＭＯＳデバイスからなるデバイスを形成している
ことによって、実施の形態３の半導体装置およびその製
造方法における効果を獲得することができるので、高性
能でしかも高信頼度の半導体装置を製造することができ
る。
【０１０１】（実施の形態６）図４０〜図４６は、本発
明の実施の形態６であるＳＯＩ基板の製造工程を示す概
略断面図である。同図を用いて、本実施の形態のＳＯＩ
基板およびその製造方法を具体的に説明する。
明の実施の形態６であるＳＯＩ基板の製造工程を示す概
略断面図である。同図を用いて、本実施の形態のＳＯＩ
基板およびその製造方法を具体的に説明する。
【０１０２】まず、半導体基板１を用意する（図４
０）。半導体基板１は、導電型が例えばｐ型である単結
晶シリコンウエハであり、ｐマイナス基板であり、直径
が例えば２００ｍｍであり、厚さが例えば６００μｍの
ものである。
０）。半導体基板１は、導電型が例えばｐ型である単結
晶シリコンウエハであり、ｐマイナス基板であり、直径
が例えば２００ｍｍであり、厚さが例えば６００μｍの
ものである。
【０１０３】次に、半導体基板１の表面に、エピタキシ
ャル成長法を使用して、ｐマイナス層からなるエピタキ
シャル成長層２を形成する（図４１）。この場合、エピ
タキシャル成長層２の膜厚は、例えば１０μｍとされて
いる。
ャル成長法を使用して、ｐマイナス層からなるエピタキ
シャル成長層２を形成する（図４１）。この場合、エピ
タキシャル成長層２の膜厚は、例えば１０μｍとされて
いる。
【０１０４】次に、エピタキシャル成長層２の裏面部
に、イオン注入法を使用して、水素原子（Ｈ）１９を注
入する。
に、イオン注入法を使用して、水素原子（Ｈ）１９を注
入する。
【０１０５】その後、エピタキシャル成長層２の表面部
の一部に、イオン注入法を使用して、抵抗率が低い例え
ばｐ型の高濃度層３を形成する（図４２）。この場合、
高濃度層３の厚さは、例えば２μｍとされている。ま
た、高濃度層３を形成する別の態様の製造方法として、
エピタキシャル成長層２の表面の一部に、エピタキシャ
ル成長法を使用して、抵抗率が低いエピタキシャル層か
らなる例えばｐ型の高濃度層を形成する態様とすること
ができる。
の一部に、イオン注入法を使用して、抵抗率が低い例え
ばｐ型の高濃度層３を形成する（図４２）。この場合、
高濃度層３の厚さは、例えば２μｍとされている。ま
た、高濃度層３を形成する別の態様の製造方法として、
エピタキシャル成長層２の表面の一部に、エピタキシャ
ル成長法を使用して、抵抗率が低いエピタキシャル層か
らなる例えばｐ型の高濃度層を形成する態様とすること
ができる。
【０１０６】次に、エピタキシャル成長層２の表面と半
導体基板１の表面に、酸化処理を使用して、例えば酸化
シリコン膜からなる絶縁膜４を形成する（図４３）。し
たがって、ＳＯＩ基板の素子形成用半導体基板が形成さ
れる。この場合、絶縁膜４は、後製造工程によってＳＯ
Ｉ基板の埋め込み絶縁膜とされる絶縁膜４であり、絶縁
膜４の膜厚は、例えば0.１μｍとされている。したがっ
て、ＳＯＩ基板の素子形成用半導体基板が形成される。
導体基板１の表面に、酸化処理を使用して、例えば酸化
シリコン膜からなる絶縁膜４を形成する（図４３）。し
たがって、ＳＯＩ基板の素子形成用半導体基板が形成さ
れる。この場合、絶縁膜４は、後製造工程によってＳＯ
Ｉ基板の埋め込み絶縁膜とされる絶縁膜４であり、絶縁
膜４の膜厚は、例えば0.１μｍとされている。したがっ
て、ＳＯＩ基板の素子形成用半導体基板が形成される。
【０１０７】その後、ＳＯＩ基板におけるベース用半導
体基板５を用意する（図４４）。本実施の形態のベース
用半導体基板５は、前述した素子形成用半導体基板にお
ける半導体基板１と同様な導電型の例えばｐ型である単
結晶シリコンウエハからなる半導体基板であり、ｐマイ
ナス基板であり、直径が例えば２００ｍｍであり、膜厚
が例えば６００μｍのものである。次に、ベース用半導
体基板５の表面部に、イオン注入法を使用して、抵抗率
が低い例えばｐ型の高濃度層１８を形成する。
体基板５を用意する（図４４）。本実施の形態のベース
用半導体基板５は、前述した素子形成用半導体基板にお
ける半導体基板１と同様な導電型の例えばｐ型である単
結晶シリコンウエハからなる半導体基板であり、ｐマイ
ナス基板であり、直径が例えば２００ｍｍであり、膜厚
が例えば６００μｍのものである。次に、ベース用半導
体基板５の表面部に、イオン注入法を使用して、抵抗率
が低い例えばｐ型の高濃度層１８を形成する。
【０１０８】次に、ベース用半導体基板５の表面と、半
導体基板１などからなる素子形成用半導体基板における
高濃度層３の表面の絶縁膜４の表面とを向かい合わせた
状態で密着した後、熱処理法を使用して、熱処理を行
い、それらを強固に接着して貼り合わせる（図４５）。
導体基板１などからなる素子形成用半導体基板における
高濃度層３の表面の絶縁膜４の表面とを向かい合わせた
状態で密着した後、熱処理法を使用して、熱処理を行
い、それらを強固に接着して貼り合わせる（図４５）。
【０１０９】その後、貼り合わされている素子形成用半
導体基板における注入されている水素原子１９の領域の
上の不要な領域の絶縁膜４およびその下部の半導体基板
１をスマートカット（smart cut ）法を使用して取り除
いて、ＳＯＩ基板の製造方法を終了する（図４６）。
導体基板における注入されている水素原子１９の領域の
上の不要な領域の絶縁膜４およびその下部の半導体基板
１をスマートカット（smart cut ）法を使用して取り除
いて、ＳＯＩ基板の製造方法を終了する（図４６）。
【０１１０】前述した本実施の形態のＳＯＩ基板および
その製造方法によれば、貼り合わされている素子形成用
半導体基板における注入されている水素原子１９の領域
の上の不要な領域の絶縁膜４およびその下部の半導体基
板１をスマートカット法を使用して取り除いて、ＳＯＩ
基板の製造方法を終了していることによって、ＳＯＩ基
板を形成する際に、研磨工程を省略できるので、簡単な
製造プロセスによってＳＯＩ基板が製造できて、安価な
ＳＯＩ基板とすることができる。
その製造方法によれば、貼り合わされている素子形成用
半導体基板における注入されている水素原子１９の領域
の上の不要な領域の絶縁膜４およびその下部の半導体基
板１をスマートカット法を使用して取り除いて、ＳＯＩ
基板の製造方法を終了していることによって、ＳＯＩ基
板を形成する際に、研磨工程を省略できるので、簡単な
製造プロセスによってＳＯＩ基板が製造できて、安価な
ＳＯＩ基板とすることができる。
【０１１１】本実施の形態のＳＯＩ基板およびその製造
方法によれば、その他の効果として、実施の形態３のＳ
ＯＩ基板およびその製造方法と同様な効果を得ることが
できる。
方法によれば、その他の効果として、実施の形態３のＳ
ＯＩ基板およびその製造方法と同様な効果を得ることが
できる。
【０１１２】次に、前述した製造方法によって形成され
たＳＯＩ基板を使用して、ＳＯＩ基板に半導体装置を製
造する半導体装置の製造方法を説明する。図４７は、本
発明の実施の形態６である半導体装置の製造工程を示す
概略断面図である。図４７におけるＳＯＩ基板は、図４
６に示されているＳＯＩ基板の一部を拡大して示されて
いるＳＯＩ基板とされている。同図を用いて、本実施の
形態の半導体装置およびその製造方法を具体的に説明す
る。
たＳＯＩ基板を使用して、ＳＯＩ基板に半導体装置を製
造する半導体装置の製造方法を説明する。図４７は、本
発明の実施の形態６である半導体装置の製造工程を示す
概略断面図である。図４７におけるＳＯＩ基板は、図４
６に示されているＳＯＩ基板の一部を拡大して示されて
いるＳＯＩ基板とされている。同図を用いて、本実施の
形態の半導体装置およびその製造方法を具体的に説明す
る。
【０１１３】まず、前述した製造方法によって形成され
たＳＯＩ基板を用意する。次に、ＳＯＩ基板におけるエ
ピタキシャル成長層２に半導体素子としてのＭＯＳＦＥ
Ｔを形成する工程を行う。この場合、この製造工程は、
先行技術などを使用した種々の態様を適用することがで
きるが、エピタキシャル成長層２に、半導体素子として
のＭＯＳデバイスを形成する製造方法は、実施の形態１
の半導体装置の製造工程と同様であることにより、説明
を省略する。
たＳＯＩ基板を用意する。次に、ＳＯＩ基板におけるエ
ピタキシャル成長層２に半導体素子としてのＭＯＳＦＥ
Ｔを形成する工程を行う。この場合、この製造工程は、
先行技術などを使用した種々の態様を適用することがで
きるが、エピタキシャル成長層２に、半導体素子として
のＭＯＳデバイスを形成する製造方法は、実施の形態１
の半導体装置の製造工程と同様であることにより、説明
を省略する。
【０１１４】本実施の形態の半導体装置およびその製造
方法によれば、本実施の形態のＳＯＩ基板を用いて例え
ばＭＯＳＦＥＴからなるデバイスを形成していることに
よって、実施の形態１の半導体装置およびその製造方法
における効果を獲得することができるので、高性能でし
かも高信頼度の半導体装置を製造することができる。
方法によれば、本実施の形態のＳＯＩ基板を用いて例え
ばＭＯＳＦＥＴからなるデバイスを形成していることに
よって、実施の形態１の半導体装置およびその製造方法
における効果を獲得することができるので、高性能でし
かも高信頼度の半導体装置を製造することができる。
【０１１５】（実施の形態７）図４８〜図５２は、本発
明の実施の形態７であるＳＯＩ基板の製造工程を示す概
略断面図である。同図を用いて、本実施の形態のＳＯＩ
基板およびその製造方法を具体的に説明する。
明の実施の形態７であるＳＯＩ基板の製造工程を示す概
略断面図である。同図を用いて、本実施の形態のＳＯＩ
基板およびその製造方法を具体的に説明する。
【０１１６】まず、半導体基板１を用意する（図４
８）。半導体基板１は、導電型が例えばｐ型である単結
晶シリコンウエハであり、ＣＺ結晶を使用した半導体基
板であり、抵抗率が低いｐプラス基板であり、直径が例
えば２００ｍｍであり、厚さが例えば６００μｍのもの
である。
８）。半導体基板１は、導電型が例えばｐ型である単結
晶シリコンウエハであり、ＣＺ結晶を使用した半導体基
板であり、抵抗率が低いｐプラス基板であり、直径が例
えば２００ｍｍであり、厚さが例えば６００μｍのもの
である。
【０１１７】次に、半導体基板１の表面に、酸化処理を
使用して、例えば酸化シリコン膜からなる絶縁膜４を形
成する（図４９）。したがって、ＳＯＩ基板の素子形成
用半導体基板が形成される。この場合、絶縁膜４は、後
製造工程によってＳＯＩ基板の埋め込み絶縁膜とされる
絶縁膜４であり、絶縁膜４の膜厚は、例えば0.１μｍと
されている。したがって、ＳＯＩ基板の素子形成用半導
体基板が形成される。
使用して、例えば酸化シリコン膜からなる絶縁膜４を形
成する（図４９）。したがって、ＳＯＩ基板の素子形成
用半導体基板が形成される。この場合、絶縁膜４は、後
製造工程によってＳＯＩ基板の埋め込み絶縁膜とされる
絶縁膜４であり、絶縁膜４の膜厚は、例えば0.１μｍと
されている。したがって、ＳＯＩ基板の素子形成用半導
体基板が形成される。
【０１１８】その後、ＳＯＩ基板におけるベース用半導
体基板５を用意する（図５０）。本実施の形態のベース
用半導体基板５は、前述した素子形成用半導体基板にお
ける半導体基板１と同様な導電型の例えばｐ型である単
結晶シリコンウエハからなる半導体基板であり、抵抗率
が低いｐプラス基板であり、直径が例えば２００ｍｍで
あり、厚さが例えば６００μｍのものである。
体基板５を用意する（図５０）。本実施の形態のベース
用半導体基板５は、前述した素子形成用半導体基板にお
ける半導体基板１と同様な導電型の例えばｐ型である単
結晶シリコンウエハからなる半導体基板であり、抵抗率
が低いｐプラス基板であり、直径が例えば２００ｍｍで
あり、厚さが例えば６００μｍのものである。
【０１１９】次に、ベース用半導体基板５の表面と、半
導体基板１からなる素子形成用半導体基板における絶縁
膜４の表面とを向かい合わせた状態で密着した後、熱処
理法を使用して、熱処理を行い、それらを強固に接着し
て貼り合わせる（図５１）。
導体基板１からなる素子形成用半導体基板における絶縁
膜４の表面とを向かい合わせた状態で密着した後、熱処
理法を使用して、熱処理を行い、それらを強固に接着し
て貼り合わせる（図５１）。
【０１２０】その後、貼り合わされている素子形成用半
導体基板の裏面から不要な領域の絶縁膜４をエッチング
法などを使用して取り除いて、ＳＯＩ基板の製造方法を
終了する（図５２）。
導体基板の裏面から不要な領域の絶縁膜４をエッチング
法などを使用して取り除いて、ＳＯＩ基板の製造方法を
終了する（図５２）。
【０１２１】前述した本実施の形態のＳＯＩ基板および
その製造方法によれば、素子形成用半導基板として半導
体基板１を使用しており、エピタキシャル成長層の製造
工程を取り除いていることによって、簡単な製造プロセ
スとすることができ、安価なＳＯＩ基板とすることがで
きる。
その製造方法によれば、素子形成用半導基板として半導
体基板１を使用しており、エピタキシャル成長層の製造
工程を取り除いていることによって、簡単な製造プロセ
スとすることができ、安価なＳＯＩ基板とすることがで
きる。
【０１２２】本実施の形態のＳＯＩ基板およびその製造
方法によれば、素子形成用半導体基板としての半導体基
板１とベース用半導体基板５とを、高濃度の不純物が含
まれている半導体基板としていることによって、大容量
のコンデンサを簡単な製造プロセスによって製造できる
ので、高性能でしかも高信頼度の半導体装置を製造する
ことができる。
方法によれば、素子形成用半導体基板としての半導体基
板１とベース用半導体基板５とを、高濃度の不純物が含
まれている半導体基板としていることによって、大容量
のコンデンサを簡単な製造プロセスによって製造できる
ので、高性能でしかも高信頼度の半導体装置を製造する
ことができる。
【０１２３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【０１２４】たとえば、素子形成用半導体基板およびベ
ース用半導体基板の導電性は、ｐ型またはｎ型とするこ
とができる。
ース用半導体基板の導電性は、ｐ型またはｎ型とするこ
とができる。
【０１２５】また、本発明のＳＯＩ基板を用いた半導体
装置およびその製造方法において、素子形成用半導体基
板に形成されている半導体素子は、ＭＯＳＦＥＴ、ＣＭ
ＯＳＦＥＴ、バイポーラトランジスタまたはＭＯＳＦＥ
Ｔとバイポーラトランジスタを組み合わせたＢｉＭＯＳ
あるいはＢｉＣＭＯＳ構造などの種々の半導体素子を組
み合わせた態様とすることができる。
装置およびその製造方法において、素子形成用半導体基
板に形成されている半導体素子は、ＭＯＳＦＥＴ、ＣＭ
ＯＳＦＥＴ、バイポーラトランジスタまたはＭＯＳＦＥ
Ｔとバイポーラトランジスタを組み合わせたＢｉＭＯＳ
あるいはＢｉＣＭＯＳ構造などの種々の半導体素子を組
み合わせた態様とすることができる。
【０１２６】さらに、本発明のＳＯＩ基板を用いた半導
体装置およびその製造方法は、ＳＯＩ基板における素子
形成用半導体基板に形成されている半導体素子として、
ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴなどを構成要素とするロ
ジック系あるいはＤＲＡＭ（Dynamic Random Access Me
mory）、ＳＲＡＭ（Static Random Access Memory ）な
どのメモリ系などを有する種々の半導体集積回路装置お
よびその製造方法に適用できる。
体装置およびその製造方法は、ＳＯＩ基板における素子
形成用半導体基板に形成されている半導体素子として、
ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴなどを構成要素とするロ
ジック系あるいはＤＲＡＭ（Dynamic Random Access Me
mory）、ＳＲＡＭ（Static Random Access Memory ）な
どのメモリ系などを有する種々の半導体集積回路装置お
よびその製造方法に適用できる。
【０１２７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１２８】（１）．本発明のＳＯＩ基板の製造方法に
よれば、２枚の半導体基板を貼り合わせる前に素子形成
用半導体基板にエピタキシャル成長層を形成し、さらに
その表面に高濃度層を形成していることによって、この
素子形成用半導体基板を用いてＳＯＩ基板を製作してい
るので、高濃度層をウエハとしてのＳＯＩ基板の内部に
簡単な製造プロセスによって形成できる。
よれば、２枚の半導体基板を貼り合わせる前に素子形成
用半導体基板にエピタキシャル成長層を形成し、さらに
その表面に高濃度層を形成していることによって、この
素子形成用半導体基板を用いてＳＯＩ基板を製作してい
るので、高濃度層をウエハとしてのＳＯＩ基板の内部に
簡単な製造プロセスによって形成できる。
【０１２９】その結果、本発明のＳＯＩ基板の製造方法
により形成されたＳＯＩ基板によれば、高濃度層がＳＯ
Ｉ基板の内部に形成されていることにより、ゲッター機
能が向上できると共にラッチアップ耐性が向上できるの
で、汚染に対するゲッター効果があるなどの高性能でし
かも高信頼度のＳＯＩ基板である。また、エピタキシャ
ル成長層の表面にゲート絶縁膜を形成しているため、ゲ
ート絶縁膜の欠陥密度を低減でき、ゲート絶縁膜の信頼
性を向上できる。
により形成されたＳＯＩ基板によれば、高濃度層がＳＯ
Ｉ基板の内部に形成されていることにより、ゲッター機
能が向上できると共にラッチアップ耐性が向上できるの
で、汚染に対するゲッター効果があるなどの高性能でし
かも高信頼度のＳＯＩ基板である。また、エピタキシャ
ル成長層の表面にゲート絶縁膜を形成しているため、ゲ
ート絶縁膜の欠陥密度を低減でき、ゲート絶縁膜の信頼
性を向上できる。
【０１３０】また、本発明のＳＯＩ基板の製造方法によ
り形成されたＳＯＩ基板によれば、高濃度層の上にエピ
タキシャル成長を行う製造工程がなくなることによっ
て、高濃度層とエピタキシャル成長層との界面の不純物
分布を急峻にでき、デバイスが不要とする実行的な膜厚
を薄くすることができ、必要とする実効的なエピタキシ
ャル成長層の膜厚を薄くすることができる。
り形成されたＳＯＩ基板によれば、高濃度層の上にエピ
タキシャル成長を行う製造工程がなくなることによっ
て、高濃度層とエピタキシャル成長層との界面の不純物
分布を急峻にでき、デバイスが不要とする実行的な膜厚
を薄くすることができ、必要とする実効的なエピタキシ
ャル成長層の膜厚を薄くすることができる。
【０１３１】さらに、本発明のＳＯＩ基板の製造方法に
よれば、汚染に対するゲッター効果があるなどの高性能
でしかも高信頼度のＳＯＩ基板を簡単な製造プロセスに
よって製造することができる。
よれば、汚染に対するゲッター効果があるなどの高性能
でしかも高信頼度のＳＯＩ基板を簡単な製造プロセスに
よって製造することができる。
【０１３２】（２）．本発明のＳＯＩ基板の製造方法に
よれば、ベース用半導体基板の表面部に、イオン注入法
を使用して、抵抗率が低い例えばｐ型の高濃度層を形成
していることによって、ゲッター機能が向上できるの
で、汚染に対するゲッター効果が極めて向上化できる。
よれば、ベース用半導体基板の表面部に、イオン注入法
を使用して、抵抗率が低い例えばｐ型の高濃度層を形成
していることによって、ゲッター機能が向上できるの
で、汚染に対するゲッター効果が極めて向上化できる。
【０１３３】（３）．本発明のＳＯＩ基板の製造方法に
よれば、素子形成用半導基板として半導体基板を使用し
ており、エピタキシャル成長層の製造工程を取り除いて
いることによって、簡単な製造プロセスとすることがで
き、安価なＳＯＩ基板とすることができる。
よれば、素子形成用半導基板として半導体基板を使用し
ており、エピタキシャル成長層の製造工程を取り除いて
いることによって、簡単な製造プロセスとすることがで
き、安価なＳＯＩ基板とすることができる。
【０１３４】（４）．本発明のＳＯＩ基板の製造方法に
よれば、貼り合わされている素子形成用半導体基板にお
ける注入されている水素原子の領域の上の不要な領域の
絶縁膜およびその下部の半導体基板をスマートカット法
を使用して取り除いて、ＳＯＩ基板の製造方法を終了し
ていることによって、ＳＯＩ基板を形成する際に、研磨
工程を省略できるので、簡単な製造プロセスによってＳ
ＯＩ基板が製造できて、安価なＳＯＩ基板とすることが
できる。
よれば、貼り合わされている素子形成用半導体基板にお
ける注入されている水素原子の領域の上の不要な領域の
絶縁膜およびその下部の半導体基板をスマートカット法
を使用して取り除いて、ＳＯＩ基板の製造方法を終了し
ていることによって、ＳＯＩ基板を形成する際に、研磨
工程を省略できるので、簡単な製造プロセスによってＳ
ＯＩ基板が製造できて、安価なＳＯＩ基板とすることが
できる。
【０１３５】（５）．本発明のＳＯＩ基板の製造方法に
よれば、素子形成用半導基板として半導体基板を使用し
ており、エピタキシャル成長層の製造工程を取り除いて
いることによって、簡単な製造プロセスとすることがで
き、安価なＳＯＩ基板とすることができる。
よれば、素子形成用半導基板として半導体基板を使用し
ており、エピタキシャル成長層の製造工程を取り除いて
いることによって、簡単な製造プロセスとすることがで
き、安価なＳＯＩ基板とすることができる。
【０１３６】（６）．本発明の半導体装置およびその製
造方法によれば、本発明のＳＯＩ基板を用いて例えばＭ
ＯＳデバイスからなるデバイスを形成していることによ
って、デバイスの下部に高濃度層があるために、汚染に
対するゲッター効果があるなどの高性能でしかも高信頼
度の半導体装置を製造することができる。
造方法によれば、本発明のＳＯＩ基板を用いて例えばＭ
ＯＳデバイスからなるデバイスを形成していることによ
って、デバイスの下部に高濃度層があるために、汚染に
対するゲッター効果があるなどの高性能でしかも高信頼
度の半導体装置を製造することができる。
【０１３７】本発明の半導体装置およびその製造方法に
よれば、本発明のＳＯＩ基板を用いて例えばＭＯＳデバ
イスからなるデバイスを形成していることによって、デ
バイスの形成時の寄生容量を低減でき、ゲート遅延時間
を低減でき、かつ低消費電力化ができるので、高性能で
しかも高信頼度の半導体装置を製造することができる。
よれば、本発明のＳＯＩ基板を用いて例えばＭＯＳデバ
イスからなるデバイスを形成していることによって、デ
バイスの形成時の寄生容量を低減でき、ゲート遅延時間
を低減でき、かつ低消費電力化ができるので、高性能で
しかも高信頼度の半導体装置を製造することができる。
【０１３８】（７）．本発明の半導体装置およびその製
造方法によれば、本発明のＳＯＩ基板を用いて例えばバ
イポーラデバイスからなるデバイスを形成していること
によって、デバイスの下部に高濃度層があるために、埋
め込み層の製造工程が不要となるので、簡単な製造プロ
セスをもって、高性能でしかも高信頼度の半導体装置を
製造することができる。
造方法によれば、本発明のＳＯＩ基板を用いて例えばバ
イポーラデバイスからなるデバイスを形成していること
によって、デバイスの下部に高濃度層があるために、埋
め込み層の製造工程が不要となるので、簡単な製造プロ
セスをもって、高性能でしかも高信頼度の半導体装置を
製造することができる。
【０１３９】本発明の半導体装置およびその製造方法に
よれば、本発明のＳＯＩ基板を用いて例えばＭＯＳデバ
イスからなるデバイスを形成していることによって、デ
バイスの形成時の寄生容量を低減でき、ゲート遅延時間
を低減でき、かつ低消費電力化ができるので、高性能で
しかも高信頼度の半導体装置を製造することができる。
よれば、本発明のＳＯＩ基板を用いて例えばＭＯＳデバ
イスからなるデバイスを形成していることによって、デ
バイスの形成時の寄生容量を低減でき、ゲート遅延時間
を低減でき、かつ低消費電力化ができるので、高性能で
しかも高信頼度の半導体装置を製造することができる。
【０１４０】（８）．本発明の半導体装置およびその製
造方法によれば、本発明のＳＯＩ基板を用いて例えばＢ
ｉＭＯＳデバイスからなるデバイスを形成していること
によって、デバイスを形成する際のインプロセスとして
のエピプロセスが不要になることによって、高濃度層と
エピタキシャル成長層との界面で発生するオートドーピ
ングを無くすることができるので、この界面の不純物分
布を急峻にできる。
造方法によれば、本発明のＳＯＩ基板を用いて例えばＢ
ｉＭＯＳデバイスからなるデバイスを形成していること
によって、デバイスを形成する際のインプロセスとして
のエピプロセスが不要になることによって、高濃度層と
エピタキシャル成長層との界面で発生するオートドーピ
ングを無くすることができるので、この界面の不純物分
布を急峻にできる。
【０１４１】（９）．本発明の半導体装置およびその製
造方法によれば、ベース用半導体基板の表面部に抵抗率
が低い例えばｐ型の高濃度層が形成されていることによ
って、汚染に対するゲッター効果が極めて向上化でき、
高性能でしかも高信頼度の半導体装置を製造することが
できる。
造方法によれば、ベース用半導体基板の表面部に抵抗率
が低い例えばｐ型の高濃度層が形成されていることによ
って、汚染に対するゲッター効果が極めて向上化でき、
高性能でしかも高信頼度の半導体装置を製造することが
できる。
【０１４２】（１０）．本発明の半導体装置およびその
製造方法によれば、素子形成用半導体基板としての半導
体基板とベース用半導体基板とを、高濃度の不純物が含
まれている半導体基板としていることによって、大容量
のコンデンサを簡単な製造プロセスによって製造できる
ので、高性能でしかも高信頼度の半導体装置を製造する
ことができる。
製造方法によれば、素子形成用半導体基板としての半導
体基板とベース用半導体基板とを、高濃度の不純物が含
まれている半導体基板としていることによって、大容量
のコンデンサを簡単な製造プロセスによって製造できる
ので、高性能でしかも高信頼度の半導体装置を製造する
ことができる。
【図１】本発明の実施の形態１であるＳＯＩ基板の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図２】本発明の実施の形態１であるＳＯＩ基板の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図３】本発明の実施の形態１であるＳＯＩ基板の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図４】本発明の実施の形態１であるＳＯＩ基板の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図５】本発明の実施の形態１であるＳＯＩ基板の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図６】本発明の実施の形態１であるＳＯＩ基板の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図７】本発明の実施の形態１であるＳＯＩ基板の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図８】本発明の実施の形態１である半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図９】本発明の実施の形態２であるＳＯＩ基板の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図１０】本発明の実施の形態２であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１１】本発明の実施の形態２であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１２】本発明の実施の形態２であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１３】本発明の実施の形態２であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１４】本発明の実施の形態２であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１５】本発明の実施の形態２であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１６】本発明の実施の形態２である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１７】本発明の実施の形態３であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１８】本発明の実施の形態３であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図１９】本発明の実施の形態３であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２０】本発明の実施の形態３であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２１】本発明の実施の形態３であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２２】本発明の実施の形態３であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２３】本発明の実施の形態３であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２４】本発明の実施の形態３である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２５】本発明の実施の形態４であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２６】本発明の実施の形態４であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２７】本発明の実施の形態４であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２８】本発明の実施の形態４であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図２９】本発明の実施の形態４であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図３０】本発明の実施の形態４であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図３１】本発明の実施の形態４であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図３２】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図３３】本発明の実施の形態５であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図３４】本発明の実施の形態５であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図３５】本発明の実施の形態５であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図３６】本発明の実施の形態５であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図３７】本発明の実施の形態５であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図３８】本発明の実施の形態５であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図３９】本発明の実施の形態５である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図４０】本発明の実施の形態６であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図４１】本発明の実施の形態６であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図４２】本発明の実施の形態６であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図４３】本発明の実施の形態６であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図４４】本発明の実施の形態６であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図４５】本発明の実施の形態６であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図４６】本発明の実施の形態６であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図４７】本発明の実施の形態６である半導体装置の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図４８】本発明の実施の形態７であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図４９】本発明の実施の形態７であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図５０】本発明の実施の形態７であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図５１】本発明の実施の形態７であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図５２】本発明の実施の形態７であるＳＯＩ基板の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
１ 半導体基板 ２ エピタキシャル成長層 ３ 高濃度層 ３ａ 高濃度層 ４ 絶縁膜 ５ ベース用半導体基板 ６ 素子分離用絶縁膜 ７ 絶縁膜 ８ ゲート絶縁膜 ９ ゲート電極 １０ サイドウォールスペーサ １１ ｎ型半導体領域 １２ 絶縁膜 １３ プラグ １４ 配線層 １５ コレクタ用拡散層 １６ ベ−ス層 １７ エミッタ層 １８ 高濃度層 １９ 水素原子
Claims (15)
- 【請求項１】 ベース用半導体基板の上に埋め込み用絶
縁膜を介して素子形成用半導体基板が設置されているＳ
ＯＩ基板であって、前記素子形成用半導体基板の選択的
な領域に前記素子形成用半導体基板よりも高不純物濃度
の高濃度層が設置されていることを特徴とするＳＯＩ基
板。 - 【請求項２】 請求項１記載のＳＯＩ基板であって、前
記素子形成用半導体基板は、エピタキシャル成長層であ
ることを特徴とするＳＯＩ基板。 - 【請求項３】 請求項１記載のＳＯＩ基板であって、前
記素子形成用半導体基板は、半導体基板であることを特
徴とするＳＯＩ基板。 - 【請求項４】 請求項１記載のＳＯＩ基板であって、前
記ベース用半導体基板は、前記埋め込み用絶縁膜の下部
の前記ベース用半導体基板の領域に、前記ベース用半導
体基板よりも高不純物濃度の高濃度層が設置されている
ことを特徴とするＳＯＩ基板。 - 【請求項５】 請求項１記載のＳＯＩ基板であって、前
記高濃度層は、ｐ型の高濃度層またはｎ型の高濃度層あ
るいはｐ型の高濃度層とｎ型の高濃度層とからなる高濃
度層であることを特徴とするＳＯＩ基板。 - 【請求項６】 埋め込み用絶縁膜が形成されている素子
形成用半導体基板と、ベース用半導体基板とを接着して
貼り合わせる工程の前に、前記素子形成用半導体基板の
選択的な領域に前記素子形成用半導体基板よりも高不純
物濃度の高濃度層を形成する工程を有することを特徴と
するＳＯＩ基板の製造方法。 - 【請求項７】 請求項６記載のＳＯＩ基板の製造方法で
あって、半導体基板の表面にエピタキシャル成長法を使
用して、素子形成用半導体基板としてのエピタキシャル
成長層を形成する工程と、前記エピタキシャル成長層の
表面部に前記エピタキシャル成長層よりも高不純物濃度
の高濃度層を形成する工程とを有することを特徴とする
ＳＯＩ基板の製造方法。 - 【請求項８】 請求項６記載のＳＯＩ基板の製造方法で
あって、素子形成用半導体基板としての半導体基板の表
面部に前記半導体基板よりも高不純物濃度の高濃度層を
形成する工程を有することを特徴とするＳＯＩ基板の製
造方法。 - 【請求項９】 請求項６〜８のいずれか１項に記載のＳ
ＯＩ基板の製造方法であって、前記高濃度層を形成する
工程は、ｐ型の高濃度層またはｎ型の高濃度層あるいは
ｐ型の高濃度層とｎ型の高濃度層とからなる高濃度層を
形成する工程であることを特徴とするＳＯＩ基板の製造
方法。 - 【請求項１０】 請求項６〜８のいずれか１項に記載の
ＳＯＩ基板の製造方法であって、前記高濃度層を形成す
る工程は、イオン注入法またはエピタキシャル成長法が
使用されていることを特徴とするＳＯＩ基板の製造方
法。 - 【請求項１１】 請求項６〜１０のいずれか１項に記載
のＳＯＩ基板の製造方法であって、埋め込み用絶縁膜が
形成されている素子形成用半導体基板と、ベース用半導
体基板とを接着して貼り合わせる工程の後に、前記素子
形成用半導体基板における不要な領域を取り除く工程を
有することを特徴とするＳＯＩ基板の製造方法。 - 【請求項１２】 請求項６〜１０のいずれか１項に記載
のＳＯＩ基板の製造方法であって、埋め込み用絶縁膜が
形成されている素子形成用半導体基板と、ベース用半導
体基板とを接着して貼り合わせる工程の前に、素子形成
用半導体基板の一部にイオン注入法を使用して、水素原
子を注入する工程を有し、埋め込み用絶縁膜が形成され
ている素子形成用半導体基板と、ベース用半導体基板と
を接着して貼り合わせる工程の後に、前記素子形成用半
導体基板における前記水素原子が注入されている領域の
上の不要な領域をスマートカット法を使用して取り除く
工程を有することを特徴とするＳＯＩ基板の製造方法。 - 【請求項１３】 請求項１〜５のいずれか１項に記載の
ＳＯＩ基板における素子形成用半導体基板に半導体素子
が形成されていることを特徴とする半導体装置。 - 【請求項１４】 請求項１３記載の半導体装置であっ
て、前記半導体素子は、ＭＯＳデバイスにおける半導体
素子、またはＣＭＯＳデバイスにおける半導体素子、ま
たはバイポーラデバイスにおける半導体素子、またはＢ
ｉＭＯＳデバイスにおける半導体素子、またはＢｉＣＭ
ＯＳデバイスにおける半導体素子であることを特徴とす
る半導体装置。 - 【請求項１５】 請求項１〜５のいずれか１項に記載の
ＳＯＩ基板を用いたＳＯＩ基板の素子形成用半導体基板
に半導体素子を形成する工程を有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137054A JP2000332021A (ja) | 1999-05-18 | 1999-05-18 | Ｓｏｉ基板およびその製造方法ならびに半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137054A JP2000332021A (ja) | 1999-05-18 | 1999-05-18 | Ｓｏｉ基板およびその製造方法ならびに半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332021A true JP2000332021A (ja) | 2000-11-30 |
Family
ID=15189813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11137054A Pending JP2000332021A (ja) | 1999-05-18 | 1999-05-18 | Ｓｏｉ基板およびその製造方法ならびに半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332021A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006005341A (ja) * | 2004-05-19 | 2006-01-05 | Sumco Corp | 貼り合わせｓｏｉ基板およびその製造方法 |
| JP2007019170A (ja) * | 2005-07-06 | 2007-01-25 | Fuji Electric Holdings Co Ltd | 部分ｓｏｉ基板、部分ｓｏｉ基板の製造方法、及び、ｓｏｉ基板 |
| WO2009054115A1 (ja) | 2007-10-22 | 2009-04-30 | Denso Corporation | ＳＯＩ（Silicon on insulator）構造の半導体装置およびその製造方法 |
| JP2009111371A (ja) * | 2007-10-10 | 2009-05-21 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2009111372A (ja) * | 2007-10-10 | 2009-05-21 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2010541230A (ja) * | 2007-09-27 | 2010-12-24 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 基板とその一方の面上に堆積させた層とを含む構造体の製造方法 |
| JP2011040729A (ja) * | 2009-07-16 | 2011-02-24 | Semiconductor Energy Lab Co Ltd | 半導体基板の作製方法および半導体装置 |
-
1999
- 1999-05-18 JP JP11137054A patent/JP2000332021A/ja active Pending
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| EP2800138A1 (en) | 2007-10-22 | 2014-11-05 | Denso Corporation | SOI (silicon on insulator) structure semiconductor device and method of manufacturing the same |
| JP2011040729A (ja) * | 2009-07-16 | 2011-02-24 | Semiconductor Energy Lab Co Ltd | 半導体基板の作製方法および半導体装置 |
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