JP2010541230A - 基板とその一方の面上に堆積させた層とを含む構造体の製造方法 - Google Patents
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Abstract
Description
前記基板の一面が堆積した材料の層により覆われ、前記基板の他の面が露出している前記構造体を形成するように、
−一方で前記基板を、他方で残りの部分を画定する脆化区域を含む脆化された基板を形成する工程と、
−前記脆化された基板の2つの面のそれぞれに前記材料の層を堆積させる工程と、
−前記脆化された基板をへき開(cleavage)する工程と
を含むことを特徴とする、方法が提供される。露出している、とは本発明では、前記基板の前記面が層により覆われていないことを意味する。
−前記脆化された基板の両面上に前記材料を非晶質形態で堆積させる工程と、
−前記脆化された基板のへき開工程と、
−前記材料を結晶化するのに好適な温度でアニールする工程と
を連続的に含む。
−前記脆化区域が、前記基板中へのイオン種の注入により形成され、
−前記基板が、支持基板およびシード層を含む複合材料基板であり、
−前記基板が、下記の材料、すなわちAl2O3、ZnO、III/V族の材料およびそれらの三元および四元合金、Si、SiC、多結晶SiC、ダイヤモンド、Geおよびそれらの合金の一種類を含み、
−前記堆積材料が、下記の材料、すなわち非晶質Si、単結晶Si、多結晶Si、Ge、SiC、多結晶SiC、非晶質SiC、III/V族の材料及びそれらの三元及び四元合金、Al2O3、SiO2、Si3N4およびダイヤモンドの中から選択され、
−前記基板が、SopSiCまたはSiCopSiC型の複合構造体であり、堆積材料の層が多結晶シリコンであり、
−前記方法が、こうして形成された前記構造体の前記基板の前記露出された面上に分子線エピタキシーを行うことをさらに含む。
バルク基板12に関する図2Aで、ある材料の層を面の一方の上に堆積させようとする基板の調製後、本方法の第一工程は、この基板12中に、基板をそれに従ってへき開することができる脆化区域11を造り出すことである。
堆積とは、本明細書では、分子線エピタキシー(MBE)またはCVD、すなわちLPCVD(「低圧化学蒸着」)、PECVD(「プラズマ強化化学蒸着」)もしくはMOCVD(「金属有機化学蒸着」)、と呼ばれる技術を意味する。
−脆化された基板上に材料を堆積、すなわち図3Aに関して、層21を基板12の前面に、層20を裏面に堆積させること、
−脆化された基板をへき開すること(図3Bに、脆化区域11の場所にある太い破線により、図式的に示す)、
−へき開した基板の2つの部分を分離すること
を含む。
へき開に必要な熱量が、材料の堆積により与えられる熱量より小さい場合、2つの異なった実施方法が可能である。
−必要な熱量を与えることにより、(図4Aに図式的に示すように)脆化された基板12をへき開すること、
−面を選択せずに、層21を前面に、層20を裏面に堆積させる方法に適合する温度で、材料を堆積させること(図4B)、
−へき開した基板の2つの部分を分離すること
を順に行う。
−脆化された基板上に材料を非晶質形態で堆積させること、
この目的のため、へき開に必要な熱量よりも小さい熱量を作用させる。図5Aに関して、非晶質層21Aが前面に、非晶質層20Aが裏面に形成される。
−へき開用の熱量を与えることにより、非晶質材料で被覆された脆化された基板のへき開を行うこと(図5B)、
−温度を増加することにより、堆積した材料を結晶化させ、図5Cに関して、結晶層21および20を基板の前面および裏面にそれぞれ形成すること、
−へき開した基板の2つの部分を分離すること
からなる。
最後に、全ての場合で、へき開した基板の2つの部分を分離する。この目的のために、吸引系を備え、基板を取り扱うことができる2個のピンセットを使用することができる。図6に関して、所望の面(裏面1B)上で堆積層20で被覆された基板10を含む最終的な構造体1と、他の面上で堆積層21で被覆された基板12の残りの部分を含む残りの構造体2とが得られる。この残りの構造体2は、廃棄することができるが、堆積層21を除去し、ソース基板12の残りの部分を再使用の前に研磨することにより、リサイクルすることもできる。
続いて、堆積層21を除去した最終的な構造体1の前面1Aは、後に続く使用(例えば分子線エピタキシー)を考慮して、調製することができる。
変形1:堆積工程の際にへき開を行う
図7Aに関して、単結晶シリコンのソース基板1200を酸化し、厚さ約2000ÅのSiO2の層3000を形成する。
この方法は、第一変形の図7A〜7Cに関して説明した工程と同じ工程で開始する。
図9Aに関して、単結晶SiCの基板1200を、一方で、酸素下、1150℃で2時間酸化し、厚さ約5000オングストロームのSiO2の層3000を形成する。
図2に関して、SiCの基板12の表面の近くに位置する脆化区域を、5.10e16原子/cm2の領域にある線量で注入することにより形成し、脆化された基板を堆積チャンバ内に配置する。
Claims (15)
- 電子工学、光学、光電子工学または光起電力工学用の、基板(10)と前記基板(10)の一方の面上に材料を堆積させることにより形成された層(20)とを含む構造体(1)の製造方法であって、
前記基板(10)の一面(1B)が前記堆積した材料の層(20)により覆われ、前記基板の他の面(1A)が露出している前記構造体(1)を形成するように、
−一方で前記基板(10)を、他方で残りの部分を画定する脆化区域(11)を含む脆化された基板(12)を形成する工程と、
−前記脆化された基板(12)の2つの面のそれぞれに前記材料の層(20、21)を堆積させる工程と、
−前記脆化された基板(12)をへき開する工程と
を含むことを特徴とする、方法。 - 前記へき開の熱量が、前記堆積により与えられる熱量よりも大きい、請求項1に記載の方法。
- 前記堆積工程が、前記へき開工程の前に行われる、請求項2に記載の方法。
- 前記へき開の熱量が、前記堆積により与えられる熱量よりも少ない、請求項1に記載の方法。
- 前記へき開工程が、前記堆積工程の最中に行われる、請求項4に記載の方法。
- 前記脆化された基板(12)が、前記堆積工程の間に、へき開した部分が互いに分離しないように、保持される、請求項5に記載の方法。
- 前記脆化された基板(12)が、前記堆積工程の間、水平に保持される、請求項6に記載の方法。
- 前記へき開工程が、前記層(20、21)の材料の堆積チャンバ内で行われる、請求項1〜7のいずれか1項に記載の方法。
- −脆化された基板(12)の両面上に材料(20)を非晶質形態で堆積させる工程と、
−前記脆化された基板(12)のへき開工程と、
−前記材料(20)を結晶化するのに好適な温度でアニールする工程と
を連続的に含む、請求項1〜8のいずれか1項に記載の方法。 - 前記脆化区域(11)が、前記基板(12)中へのイオン種の注入により形成される、請求項1〜8のいずれか1項に記載の方法。
- 前記基板(10)が、支持基板(10C)とシード層(10D)とを含む複合材料基板である、請求項1〜10のいずれか1項に記載の方法。
- 前記基板(10)が、次の材料、すなわちAl2O3、ZnO、III/V族の材料およびそれらの三元および四元合金、Si、SiC、多結晶SiC、ダイヤモンド、Geおよびそれらの合金の一種を含む、請求項1〜11のいずれか1項に記載の方法。
- 堆積される前記材料が、次の材料、すなわち非晶質Si、単結晶Si、多結晶Si、Ge、SiC、多結晶SiC、非晶質SiC、III/V族の材料およびそれらの三元および四元合金、Al2O3、SiO2、Si3N4およびダイヤモンドの中から選択される、請求項1〜12のいずれか1項に記載の方法。
- 前記基板(10)が、SopSiCまたはSiCopSiC型の複合材料構造体であり、堆積材料の前記層(20)が多結晶シリコンである、請求項1〜13のいずれか1項に記載の方法。
- 前記構造体(1)の前記基板(10)の前記露出された面(1A)上に分子線エピタキシーが行われる、請求項1〜14のいずれか1項に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0757891 | 2007-09-27 | ||
| FR0757891A FR2921749B1 (fr) | 2007-09-27 | 2007-09-27 | Procede de fabrication d'une structure comprenant un substrat et une couche deposee sur l'une de ses faces. |
| PCT/EP2008/062670 WO2009040337A1 (en) | 2007-09-27 | 2008-09-23 | Method of manufacturing a structure comprising a substrate and a layer deposited on one of its faces |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010541230A true JP2010541230A (ja) | 2010-12-24 |
| JP5722038B2 JP5722038B2 (ja) | 2015-05-20 |
Family
ID=39678859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010526267A Expired - Fee Related JP5722038B2 (ja) | 2007-09-27 | 2008-09-23 | 基板とその一方の面上に堆積させた層とを含む構造体の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20110192343A1 (ja) |
| EP (1) | EP2203932A1 (ja) |
| JP (1) | JP5722038B2 (ja) |
| KR (1) | KR101097688B1 (ja) |
| CN (1) | CN101809710B (ja) |
| FR (1) | FR2921749B1 (ja) |
| WO (1) | WO2009040337A1 (ja) |
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| JP2020508564A (ja) * | 2017-02-21 | 2020-03-19 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | 基板を接合する方法および装置 |
| FR3068508B1 (fr) * | 2017-06-30 | 2019-07-26 | Soitec | Procede de transfert d'une couche mince sur un substrat support presentant des coefficients de dilatation thermique differents |
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2007
- 2007-09-27 FR FR0757891A patent/FR2921749B1/fr active Active
-
2008
- 2008-09-23 KR KR1020107009126A patent/KR101097688B1/ko not_active Expired - Fee Related
- 2008-09-23 US US12/672,797 patent/US20110192343A1/en not_active Abandoned
- 2008-09-23 CN CN200880108693.9A patent/CN101809710B/zh not_active Expired - Fee Related
- 2008-09-23 EP EP08804589A patent/EP2203932A1/en not_active Withdrawn
- 2008-09-23 WO PCT/EP2008/062670 patent/WO2009040337A1/en not_active Ceased
- 2008-09-23 JP JP2010526267A patent/JP5722038B2/ja not_active Expired - Fee Related
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| JP7542053B2 (ja) | 2019-08-01 | 2024-08-29 | ソイテック | 多結晶炭化ケイ素で作られたキャリア基板上に単結晶炭化ケイ素の薄層を含む複合構造を製造するためのプロセス |
| JP2023519165A (ja) * | 2020-03-27 | 2023-05-10 | ソイテック | SiCでできたキャリア基板の上に単結晶SiCでできた薄層を備える複合構造を製造するための方法 |
| JP7605853B2 (ja) | 2020-03-27 | 2024-12-24 | ソイテック | SiCでできたキャリア基板の上に単結晶SiCでできた薄層を備える複合構造を製造するための方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2921749B1 (fr) | 2014-08-29 |
| US20110192343A1 (en) | 2011-08-11 |
| FR2921749A1 (fr) | 2009-04-03 |
| EP2203932A1 (en) | 2010-07-07 |
| KR101097688B1 (ko) | 2011-12-22 |
| KR20100067117A (ko) | 2010-06-18 |
| CN101809710A (zh) | 2010-08-18 |
| JP5722038B2 (ja) | 2015-05-20 |
| WO2009040337A1 (en) | 2009-04-02 |
| CN101809710B (zh) | 2012-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121206 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121214 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130311 |
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