JP2020508564A - 基板を接合する方法および装置 - Google Patents

基板を接合する方法および装置 Download PDF

Info

Publication number
JP2020508564A
JP2020508564A JP2019542366A JP2019542366A JP2020508564A JP 2020508564 A JP2020508564 A JP 2020508564A JP 2019542366 A JP2019542366 A JP 2019542366A JP 2019542366 A JP2019542366 A JP 2019542366A JP 2020508564 A JP2020508564 A JP 2020508564A
Authority
JP
Japan
Prior art keywords
substrate
radiation
amorphous
substrates
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019542366A
Other languages
English (en)
Inventor
ヒンゲアル クアト
ヒンゲアル クアト
ニコラス オーバーフーマー ペーター
ニコラス オーバーフーマー ペーター
ヘッサー ギュンター
ヘッサー ギュンター
Original Assignee
エーファウ・グループ・エー・タルナー・ゲーエムベーハー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エーファウ・グループ・エー・タルナー・ゲーエムベーハー filed Critical エーファウ・グループ・エー・タルナー・ゲーエムベーハー
Publication of JP2020508564A publication Critical patent/JP2020508564A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Recrystallisation Techniques (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Laminated Bodies (AREA)

Abstract

第１の基板（１，６）を第２の基板（２）に接合する方法が提案されており、この方法は、以下のステップ、すなわち、第１の非晶質層（１ａ，６ａ）を第１の基板（１，６）上に形成する、かつ／または第２の非晶質層（２ａ）を第２の基板（２）上に形成するステップ、第１の基板（１，６）を第２の基板（２）に、１つのまたは複数の非晶質層（１ａ，２ａ，６ａ）で接続し、基板積層体（３）を形成するステップ、１つのまたは複数の非晶質層（１ａ，２ａ，６ａ）が１つのまたは複数の結晶層に転移するように、１つのまたは複数の非晶質層（１ａ，２ａ，６ａ）を、放射（５）により照射するステップ、を有している。

Description

本発明は、独立請求項に記載の基板を接合する方法ならびに装置、ならびに基板積層体に関する。半導体産業では数年来既に、基板を互いに接合させるために様々な接合技術が使用されている。接合工程はボンディングと呼ばれる。特に、仮接合法と永久接合法とは異なるものである。
仮接合法では、特に製品基板が支持基板に貼り合わせられ、所定のプロセス後に再びこの支持基板を剥がすことができる。仮接合法により、製品基板は機械的に安定化され得る。機械的安定化により、アーチ状になったり、変形したり、または破損したりすることなく製品基板を取り扱うことができる。支持基板による安定化はとりわけ、裏面薄化プロセス中および裏面薄化プロセス後に必要である。裏面薄化プロセスにより、製品基板の厚さを数マイクロメートルにまで減じることができる。
永久接合法では、少なくとも２つの基板が継続的に、永久的に互いに接合される。２つの基板の永久接合により、多層の構造体の製造も可能である。この多層の構造体は、同じまたは異なる材料から成っていてよい。
陽極接合による永久接合法は、イオンを含む基板を永久的に互いに接続するために使用される。多くの場合、両基板の一方はガラス基板である。
別の永久接合法は金属接合である。金属接合では、接合すべき基板間に合金が形成される、またはホモ原子結合、すなわち１種類の原子のみから成る結合が行われる。可能な硬化工程では、液相が硬化して、両基板間に結合層が形成される。溶融相の形成なしに行われる結合も考えられる。
別の永久接合法は、直接接合とも言われるフュージョンボンディングである。フュージョンボンディングでは、２つの平坦な純粋な基板表面が、接触させられることにより互いに接合される。この場合、接合工程は２つのステップに分割される。第１のステップでは、両基板の接触が行われる。この場合、両基板の固定は主に、ファン・デル・ヴァールス力によって行われる。この固定は予備接合（英語：prebond）と呼ばれる。ファン・デル・ヴァールス力により、特に剪断力をかけることによっては、著しい力をかけてしか、基板を相互に摺動させることができないほどしっかりと基板を互いに接合させる、十分強力な固定を形成することができる。一方、両基板は、特に法線力を加えることによって再び互いに容易に分離させることができる。この場合、法線力は好適には縁部に作用し、両基板の境界面にくさび効果を生じさせ、このくさび硬化により、連続した亀裂を発生させ、これにより両基板を再び互いに分離させる。永久フュージョンボンディングを形成するために、基板積層体に、アニーリングとも呼ばれる熱処理を施す。この熱処理により、両基板の表面間に共有結合が形成される。このように形成された永久接合は、多くの場合、基板の破壊を伴う相応に高い力をかけてしか解消することはできない。
接合強度を得るために必要な熱処理も、技術的な課題を含む。接合される基板の多くには既に、機能的なユニット、例えばマイクロチップ、ＭＥＭＳ、センサ、ＬＥＤが設けられおり、これらは熱に敏感である。特にマイクロチップは比較的高度にドープされている。ドープ要素は、高温では、高い拡散能力を有し、これにより基板においてドーピングの望ましくない欠点となる分散が生じる恐れがある。さらに、熱処理は常に、高い温度、ひいては高いコストを伴い、熱的応力の発生、熱的に条件付けられた摺動、加熱と冷却のための比較的長い工程時間を伴う。したがって、できるだけ低い温度で接合されるのが望ましい。
直接接合のさらなる方法は、表面活性化された直接接合である。基板のうちの少なくとも１つを表面活性化することにより、接合の表面エネルギは高められるので、基板材料の強度に匹敵する接合強度が、室温で生じる。
表面処理温度もしくは期間を減じることができる表面活性化のために、様々なアプローチがある。接合すべき表面の処理のために、プラズマ処理またはイオンビーム処理を使用することができる。本発明によれば、全てではないが殆どの表面活性化法は、接合すべき表面の非晶質化を伴う。
基板表面の清浄化および活性化のためのプラズマ処理によれば、比較的低温での接合が可能である。しかしながらこのようなプラズマ法は、酸素親和性の表面、特に金属表面では機能しない、または極めて限定的にしか機能しない。酸素親和性の金属は酸化し、一般的に比較的安定的な酸化物を形成する。酸化物も接合工程には障害となる。このように酸化された金属は、拡散接合により互いに接続することも比較的困難であり得る。これに対し、二酸化ケイ素層を形成する、プラズマにより活性化された特に単結晶のシリコンの接合は極めて良好に機能する。二酸化ケイ素層は接合に極めて適している。したがって、酸化物の上述したネガティブな作用は、必ずしも全ての材料クラスに関するものではない。
刊行物である米国特許第５４４１７７６号明細書には、一次電極を、水素化非晶質ケイ素層に結合する方法が開示されている。この非晶質ケイ素層は、堆積プロセスにより基板の表面に堆積される。
刊行物である米国特許第７４６２５５２号明細書には、非晶質シリコン層を基板の表面に堆積させるために、化学気相成長（英語：chemical vapour deposition, CVD）を使用する方法が示されている。非晶質層は０．５〜１０μｍの厚さを有している。
文献には、低温での直接接合を説明した様々なアプローチがある。ＰＣＴの欧州特許出願公開第２０１３／０６４２３９号明細書のアプローチでは、接合プロセス中および／または接合プロセス後に、基板材料において溶解する犠牲層が設けられている。ＰＣＴの欧州特許出願公開第２０１１／０６４８７４号明細書における別のアプローチでは、相転移による永久接続の形成が記載されている。上記文献は、特に金属表面に関するものであって、金属表面は、共有結合を介してではなく、金属結合を介して結合される。ＰＣＴの欧州特許出願公開第２０１４／０５６５４５号明細書には、表面清浄化によるシリコンの最適化された直接接合工程について記載されている。
別のアプローチは国際公開第２０１５１９７１１２号に開示されており、この場合、上述した技術の多くの欠点が減じられている。これにより、接合層は、数１０ｎｍの薄さに保持されるので、積層体の好適な特性が特に僅かに影響を受ける。
刊行物である米国特許出願公開第２０１３０１１２６５０号明細書ならびに米国特許出願公開第２０１４０２３０９９０号明細書は、一種の溶接接合を示しており、この場合、接合すべき表面に、レーザービームにより局所的に溶融される金属層が塗布される。これにより、基板を接合することができる少なくとも線状の接合部が生じる。
上述した全ての方法ならびに接合装置は、接合方法により、接合された基板積層体を形成する。しかしながら、全ての方法では、金属および／またはそのイオンのような添加材料が使用される、または基板の酸化物および／または窒化物が形成されて、互いに接続される。
したがって、本発明の課題は、従来技術の欠点を解消し、特に改善された接合結果を提供することである。
この課題は、独立請求項の対象により解決される。本発明の好適な別の構成は従属請求項に記載されている。明細書、請求の範囲、および／または図面に記載された少なくとも２つの特徴から成る全ての組み合わせも本発明の範囲である。数値範囲においては、上記範囲内にある値も、限界値として開示されたものとみなされ、任意の組み合わせで特許請求することができる。
本発明によれば、第１の基板を第２の基板に接合する方法であって、
第１の非晶質層を第１の基板上に形成する、かつ／または第２の非晶質層を第２の基板上に形成するステップと、
第１の基板を第２の基板に、１つのまたは複数の非晶質層で接続し、基板積層体を形成するステップと、
１つのまたは複数の非晶質層を、１つのまたは複数の非晶質層が、１つのまたは複数の結晶層に転移するように、放射により照射するステップと、
を有している方法が提供される。
さらに本発明によれば、特に本発明による方法により第１の基板を第２の基板に接合する装置であって、
基板を保持するための保持装置と、
基板を接合するための接合装置と、
照射装置と、
を有しており、
第１の非晶質層を第１の基板上に形成可能であり、かつ／または第２の非晶質層を第２の基板上に形成可能であり、
第１の基板を第２の基板に、１つのまたは複数の非晶質層で接続して、基板積層体を形成可能であり、
１つのまたは複数の非晶質層を、１つのまたは複数の非晶質層が、１つのまたは複数の結晶層に転移可能であるように、放射装置により放射を照射可能であるように、形成されている、
装置が提供される。
さらに本発明によれば、本発明による装置および／または本発明による方法を用いて接合された、基板積層体が提供される。
本発明によれば、個々の２つの基板を互いに接合することができる。しかしながら、１つの基板を１つの基板積層体に接合することもでき、または２つの基板積層体を互いに接合することもできる。基板積層体は、２つ以上の接合された基板から成る。
接合すべき基板もしくは基板積層体は、片面にのみ非晶質層を有していてよく、または両面に非晶質層を有していてもよい。
簡略化のために以下の記載では、特に規定されない場合は、基板とは、個々の基板も基板積層体も意味する。
本発明の根底にある思想は、少なくとも１つの非晶質層により、基板の良好な予備固定（予備接合）が形成され、非晶質層を結晶相に転移させることにより、ほぼ遷移なく接合された基板積層体が形成されるというものである。本発明によれば、発生する熱は、レーザーの波長を正しく選択することにより比較的僅かであり、非晶質層上へと局所的に制限される。したがって基板積層体内の応力を極めて僅かにすることができる。さらにプロセス時間も比較的僅かである。
少なくとも１つの非晶質層が、基板表面の少なくとも部分領域で形成されるので、予備接合が達成可能である。好適には、少なくとも１つの非晶質層は、基板表面全体に形成され、これにより予備接合は最大強度で達成可能である。しかしながら、特にハイブリッド接合の導電性表面領域の場合には、非晶質層は基板表面の部分領域にのみ形成されてもよい。
非晶質層の照射中に、特に、ファン・デル・ヴァールス力により生じる基板の接合は、強固な、特に原子間の接合に、特に共有結合に変換され、存在している欠陥は閉じられる。
本発明によれば、基板のうちの少なくとも１つは、非晶質層によってカバーされている。基板のうちの１つのみが非晶質層によってカバーされていて、他の基板は非晶質層によってカバーされていない場合、基板は互いに非晶質層で接合される。
好適には、両基板上に非晶質層が形成され、両基板は非晶質層で互いに接続される。これにより好適には特に堅固な予備接合を形成することができる。
好適には、基板のうちの少なくとも一方が結晶基板、特に単結晶基板である。極めて好適には、基板の両方が結晶基板、特に単結晶基板である。これにより好適には、放射が非晶質層にほぼ妨げられることなく到達することができ、これにより基板の加熱が最小にされ、これにより基板積層体における応力を最小にすることができる。基板が多結晶、特にナノ結晶であることも考えられる。特に当業者には公知のハイブリッド接合の場合、互いに接続すべき導電領域は、好適には多結晶から成り、特に多結晶銅から成る。本発明による方法は、このような場合、必要であれば、基板の部分領域でのみ使用されてもよく、必ずしも基板の領域全体で行う必要はない。しかしながら、特にハイブリッド表面は同時に非晶質化することができるので、ハイブリッド表面の全ての誘電的および電気的領域の全面的な非晶質化は、特に好適である。
本発明によれば、少なくとも１つの非晶質層は、少なくとも所定の領域で、結晶層に転移するので、ほぼ遷移のない基板積層体が形成される。好適には、少なくとも１つの非晶質層は大部分、極めて特に好適には完全に１つの結晶層に転移する。これにより好適には、殆ど完全に遷移のない、もしくは完全に遷移のない基板積層体を形成することができる。
本発明によれば、１つのまたは複数の基板の接合すべき表面（以下では接合表面とも言う）の少なくとも部分領域に非晶質層を形成する。好適には、１つのまたは複数の基板の接合表面の大部分に非晶質層が形成される。特に好適には、１つのまたは複数の基板の接合表面全体に非晶質層が形成される。これにより好適には、特に堅固な予備接合を形成することができ、かつ殆ど遷移のないもしくは完全に遷移のない基板積層体を形成することができる。
好適にはさらに、第１の基板および／または第２の基板の結晶相は、使用される放射源の放射に対して、少なくとも５０％、好適には少なくとも７０％、さらに好適には少なくとも９０％、極めて好適には少なくとも９５％、最も好適には少なくとも９９％透過性である。これにより、放射はほぼ妨げられずに非晶質層へと到達することができるので、基板を透過しての非晶質層の転移が可能である。これにより好適には、１つのまたは複数の非晶質層全体に放射が到達することができる。さらに好適には、放射の放射源を基板の背面に配置することができる。背面とは、基板の、接合表面に面していない側である。
本発明によれば、少なくとも１つの非晶質層が放射を少なくとも部分的に吸収する。好適には、放射の放射エネルギの５０％超が、さらに好適には７０％超が、特に好適には８０％超が、極めて特に好適には９０％超が、吸収される。これにより好適には特に効果的な結晶相への転移が行われ得る。
好適には放射はレーザー放射である。レーザー放射は少なくとも１つの非晶質層へと収束され、したがって少なくとも１つの非晶質層にのみ作用する。これにより好適には、基板積層体の熱的負荷、ひいては誘導される機械的応力が減じられる。
好適にはさらに、放射は、非晶質層に垂直に当てられる。垂直とは、垂直の角度から±５度未満の、好適には±３度未満の、好適には±１度未満のずれを含む。これにより、放射を少なくとも１つの非晶質層によって最適に吸収することができるので、特に効果的な結晶相への転移を達成可能である。さらに、照射を、１つのまたは複数の基板の背面から行うことができ、これにより１つのもしくは複数の非晶質層全体に放射が到達することができる。 さらに、側方からの照射は必要ないので、放射源および基板の配置を簡略化することができる。
好適にはさらに、１ｅＶ〜１０Ｅ６ｅＶの、好適には１ｅＶ〜１０Ｅ３ｅＶの、さらに好適には１ｅＶ〜１０ｅＶの、最も好適には１ｅＶ〜３ｅＶのエネルギ範囲で放射する広帯域エミッタによって、放射を発生させる。好適には、このエネルギ範囲の放射は、１つのまたは複数の基板によってほぼ妨げられずに透過され、１つのまたは複数の非晶質層によって吸収されるので、結晶相への転移が行われ得る。これにより、１つのもしくは複数の非晶質層全体に到達することができ、１つのもしくは複数の基板の背面から照射を行うことができる。
好適にはさらに、放射の放射出力は、０．０１ワット〜１００００ワットであって、好適には０．１ワット〜１０００ワットであって、最も好適には１ワット〜１００ワットである。この出力範囲では、少なくとも１つの非晶質層を最適温度にもたらすことができるので、結晶相への転移が行われ得る。
好適にはさらに、放射により、１つのまたは複数の非晶質層に、２００℃超の、好適には４００℃超の、特に好適には６００℃超の、さらに好適には８００℃超の、最も好適には１２００℃超の温度を発生させる。この温度範囲では、特に効果的な結晶相への転移が行われ得る。
好適にはさらに、１点への入射時間は、３０秒未満であり、好適には１５秒未満であり、特に好適には１秒未満であり、極めて特に好適には１００ミリ秒未満である。非晶質層のみが照射されるので、この時間範囲内で結晶相への転移を達成することができ、これによりプロセス時間の著しい短縮が達成可能である。
好適にはさらに、基板面および／または基板積層体面での放射の反射は、放射源の出力強度の４％未満であり、好適には３％未満であり、特に好適には１％未満である。これにより、１つのまたは複数の基板への放射の入射の際のエネルギ損失が最小にされるので、非晶質層の結晶相への転移のために最大限のエネルギを利用することができる。
特に、少なくとも１つの反射防止層および／または少なくとも１つのモスアイ構造が、１つもしくは複数の基板の、接合表面とは反対側に位置する側に設けられ、この場合、特に液体および／または液体膜が放射源と基板表面との間に配置される。
透過性、すなわち放射が入射する表面での光の強度と、本発明による非晶質接合境界面における光の強度との間の比は、ランベルト・ベールの法則により、材料を通る透過経路の長さおよび材料の吸収率に依存する。材料の吸収率は、波長の関数である。したがって、上記透過率値は、本発明によれば、所与の厚さおよび波長でそれぞれ使用される材料の結晶相を透過するできるだけ高い透過率が求められるという意味で、好適には全ての材料／厚さ／波長の組み合わせに適用される。
これにより、１つのまたは複数の基板を放射が通過する際のエネルギ損失が最小にされるので、非晶質層の結晶相への転移のために最大限のエネルギを利用することができる。
この場合、放射の波長に依存した透過率の変動は１０％未満であり、好適には５％未満であり、特に好適には３％未満であり、極めて特に好適には１％未満である。
好適にはさらに、照射前および／または照射中、基板のうちの少なくとも１つの基板の、好適には両方の基板の加熱を行い、この場合、１つのまたは複数の基板を、２５℃を超えるように、好適には１５０℃を超えるように、特に好適には３００℃を超えるように加熱する。加熱により好適には、少なくとも１つの非晶質層の結晶相への転移を促進することができ、容易にすることができる。
好適にはさらに、非晶質層を、非晶質化法によって、特にイオンビーム法および／またはプラズマ法によって形成することができ、この場合、１つのまたは複数の基板に当たる粒子は、０．０１ｅＶ〜１０００ｅＶの、好適には０．１ｅＶ〜１００ｅＶの、さらに好適には１ｅＶ〜１０ｅＶのエネルギを有している。
基板への粒子の進入深さは、この場合、０ｎｍよりも大きく、好適には５ｎｍよりも大きく、さらに好適には１０ｎｍよりも大きく、極めて好適には２５ｎｍよりも大きく、最も好適には５０ｎｍよりも大きい。
好適には、非晶質層の厚さは、５０ｎｍ未満であり、好適には２０ｎｍ未満であり、特に好適には１０ｎｍ未満であり、極めて特に好適には５ｎｍ未満であり、最適には２ｎｍ未満であり、理想的には１ｎｍ未満である。したがって好適には、遷移のない基板積層体を形成することができる。
好適には、非晶質層の層厚さのばらつきは、基板結晶の格子定数の２０倍未満であり、好適には基板結晶の格子定数の１０倍未満であり、特に好適には基板結晶の格子定数の５倍未満である。これにより好適には、均一な非晶質層を形成することができ、これにより、結晶化が容易にされ、遷移のない基板積層体を形成することができる。
好適には、第１の基板および／または第２の基板は、非晶質層の形成前に、少なくとも部分的に天然酸化物層が除去される。したがって、酸化物による望ましくない影響が除去される。これにより、結晶化を容易にすることができ、遷移のない基板積層体を形成することができる。
好適には、非晶質層は以下の方法により形成される：
−化学気相成長（ＣＶＤ）、
−物理気相成長（ＰＶＤ）、
−プラズマ処理、または
−イオンビーム処理。
極めて好適な本発明による実施形態では、存在している結晶基板表面は、特にイオン衝撃により、非晶質化される。しかしながら、好適さには欠けるものの、非晶質層を存在している結晶基板表面上に堆積させることも考えられる。
本発明の根底にある思想は特に、基板の異なる相の吸収の違いを、主に接合境界面の加熱のために利用する、というものである。この場合、少なくとも１つの基板は結晶、特に、単結晶であってよい。基板のうちの少なくとも１つは、非晶質層を有しているべきである。
特に１つの結晶基板は、もしくは特に複数の結晶基板は、放射に対する低い吸収性、高い透過性、および僅かな反射性を有しているべきである。このために、非晶質層は、放射に対する高い吸収性、低い透過性、低い反射性を有している。これにより放射は主として、接合境界面において（すなわち、接合境界面上で）変換される。
放射の大部分は、１つのもしくは複数の非晶質層において吸収され、熱に変換されるので、１つのもしくは複数の非晶質層中の原子の高められた熱運動により、原子が再配列される。特に、１つのもしくは複数の非晶相の、１つのもしくは複数の結晶相への相転移は、接合境界面で行われる。
したがって、比較的完全な、特に単結晶の格子を有した基板積層体を形成することができる。このように形成された格子は、まだ転位を有しているものの、その転位は、達成される結果を実質的に損なうものではない。
本発明による思想は特に、予備接合により接合された基板積層体を、接合境界面およびその周囲の非晶質状態が結晶状態に変換されるように、放射により局所的に処理するということにある。この場合、接合強度も、両基板間の非晶質接合境界面の消滅により高められる。特に、結晶層へ殆ど転移することにより、接合境界面の電気的特性も改善される。好適にはこれにより、例えば、主としてオーム遷移が保証され得る。これは例えば、ダイオード部分の閾値電圧／降伏電圧は、遷移における電圧降下全体の１０％未満であることを意味する。
接合のための方法の簡略化は、本発明にとって有利である。基板の適切な材料の組み合わせならびに材料の使用により、異種原子負荷または異種イオン負荷なしに接合を形成することができる。最大でも格子欠陥、特に空孔個所および転位を除いて均一な完全な結晶が互いに結合されるので、電気的特性はさらに最適化され、改善される。
本発明は、基板積層体の非晶質の接合境界面を相転移により結晶相へと転位させ、これにより基板積層体の基板を互いに分離不能に接合させるために、特に電磁的な放射を使用する。
本発明による方法は、好適には以下の、任意の順番で実施可能な方法ステップを使用する：
−接合すべき基板表面に非晶質化層を製作するステップ、
−基板表面を清浄化するステップ、
−基板を互いに位置合わせするステップ、
−直接接合により予備接合するステップ、
−接合境界面を離間するために本発明によりレーザー処理するステップ。
本発明の根底には、所定のエネルギ範囲もしくは波長範囲において異なる相は、極めて異なる吸収能力を有しているということがある。
所定の波長および／または波長範囲では、基板材料の結晶相は、高い透過度、低い吸収度、および低い反射度を有している。したがって、放射は結晶相を実質的に妨げられることなく透過することができる。
同じ所定の波長および／または波長範囲では、基板材料の非晶相は、低い透過度、高い吸収度、および低い反射度を有している。したがって放射は主として非晶相によって吸収される。
放射の吸収により、非晶相の、特に局所的な、目標通りの加熱が行われる。加熱は、エネルギ含有量の増加もしくは熱運動の増加と同義である。本発明によれば、相転移、特に結晶化が行われるほど高い熱的運動状態を非晶相において達成することができる。
本発明によれば、非晶相は、熱の導入中かつ／または熱の導入後に再配列され、したがって結晶化される。このような相転移は、本発明によれば、接合境界面の非晶相において行われる。エネルギの入力により、系は、結晶化を可能にするために必要な閾値エネルギを超える。しかしながら結晶系の全エネルギは、非晶質系の全エネルギよりも小さい。したがって、この系は基本的には結晶構造となる傾向がある。
したがって、局所的な相転移、特に接合境界面の結晶化は、接合境界面の治癒につながる。
本発明は、パラメータのセットもしくはレセプトにより、必要な物理的効果ならびに基本的条件を制御もしくは調整し、この場合、レセプトは、機能的または方法的に関連するパラメータの最適化された値の集合である。レセプトの利用により、方法の再現可能性を可能にする。これは、以下を含む：
−材料：ＳＥＭＩ規格および別の規定による形状許容差および位置許容差を含む基板ジオメトリ、基板の平坦性ならびにうねり、基板材料、ドーピング、非晶質化、非晶質層の層厚さ、
−材料の組み合わせ：同一の非晶質層を有するが、基板体積（英語：bulk）において異なる材料を有する基板が接合される場合、または基板が実質的に互いに同一である場合、
−基板の準備：基板の清浄性、異種原子負荷、接合すべき面上ならびに境界層における原子状の水の層または気体の導入、
−波長、作用期間、入射角度を伴う放射の放射入力、
−基板積層体のための周辺条件：温度、大気。
基板は任意の形状を有していてよいが、好適には円形である。基板の直径は特に、工業的に規格化されている。ウェハに関して、工業的に一般的な直径は、１Ｚｏｌｌ、２Ｚｏｌｌ、３Ｚｏｌｌ、４Ｚｏｌｌ、５Ｚｏｌｌ、６Ｚｏｌｌ、８Ｚｏｌｌ、１２Ｚｏｌｌ、および１８Ｚｏｌｌである。しかしながら、本発明による実施形態は基本的に、その直径に関わらず、全ての基板を扱うことができる。円形でない基板（特に四角形のパネル、ウェハ破片）も扱われるのが望ましい。
さらなる経過では、平坦性が、平坦面の、特に表面の完成度の基準として用いられる。平坦な表面からのずれは、うねりおよび粗さにより生じる。表面のうねりは、特にミリメートル範囲の、まれにマイクロメートル範囲の表面の一定の周期的な上昇および下降により特徴付けられる。これに対して、粗さはむしろ、マイクロメートル範囲もしくはナノメートル範囲における非周期的な現象である。このような形式の表面特性の正確な定義は、表面物理学、トライボロジ、機械工学、または材料科学の専門家には公知である。
基板表面ならびに数学的な平坦性からの基板表面の偏差は、うねりと粗さの重畳とみなすことができる。本発明によれば、接合すべき表面が、完全な数学的な平坦性から最小の偏差を有していると好適である。理想的な表面からの様々な偏差に対処するために、これ以降の特許明細書では、粗さという用語は、このような全ての効果の重ね合わせと同義に使用される。粗さは、平均粗さ、二次元粗さ、または平均粗さ深さとして記載される。平均粗さ、二次元粗さ、および平均粗さ深さについて算出された値は、一般に、同じ測定距離もしくは測定面積については異なるが、同じオーダーの範囲内にある。したがって、粗さのための以下の数値範囲は、平均粗さ、二次元粗さについての値として、または平均粗さ深さについての値として理解される。この場合、粗さは、１００ｎｍ未満、好適には１０ｎｍ未満、さらに好適には５ｎｍ未満、さらに好適には３ｎｍ未満、最も好適には２ｎｍ未満である。
基板材料は、市販されているウェハであってよく、すなわち元素半導体、化合物半導体、ならびに有機半導体であってよい。
しかしながらこの場合、特に主成分として、ケイ素および／またはゲルマニウム、および／または炭素および／またはテルルおよび／またはアルミニウムおよび／またはインジウムおよび／またはガリウムのような元素を含む半導体が主に使用される。
特に、使用する放射に対してできるだけ透明であるのが望ましい基板材料の他に、基板材料の物理的特性に影響を与えるために他の材料を使用することができる。材料が基板材料に溶解するならば、その材料は、ドーピングとも呼ばれるｐｐｍ（１００万分の１）の範囲の溶液である。
ドーピングは、基板の電子的ならびに電磁的特性に影響を与える。したがって、ドーピングは、基板材料、その透過性ならびに吸収性に影響を与える。さらに、ドーピングを用いて、基板内に相応の目標破断個所を形成することも考えられる。
非晶質化は、規則的な結晶の非晶相への相転移である。非晶相はガラス相とも呼ばれる。このような定義では、いくつかの材料ファミリで観察可能なガラス転移温度は重要ではない：結晶相と非晶相とを区別するために、一般的に秩序変数が使用される。秩序変数は例えば：Schmidt, Rainer著の「Werkstoffverhalten in biologischen Systemen」（１９９９年）の５８頁、doi:10.1007/978-3-642-60074-6に記載されている。使用される固体に応じて秩序変数を定義する必要があり得るので、その定義のために普遍的な手順を記載することはできないことがわかる。秩序変数の値は秩序度と言われる。一般的に、完全な結晶相は、秩序度１と記載される。非晶質は、秩序度０．５未満の、好適には０．２未満の、特に好適には０．１未満のほぼ不規則な相として理解される。完全な非晶相は秩序度０を有している。極めて多くの場合、秩序変数の定義のためにはランダウ理論も利用することができる。非晶質化の目的は、完全に閉じられた不規則な層の製作であり、この層の表面は、さらなるプロセスステップで接合プロセスの改善のために貢献する。
基板表面を非晶質化するために２種の基本的な方法がある。
第１の方法では、高エネルギ粒子を基板表面に照射し、この粒子が特に結晶の組織を非晶質化する。この方法を以下では、非晶質化法と記載する。非晶質化法の例は、イオンビーム法およびプラズマ法である。
本発明による第２の方法では、基板材料上に材料を堆積させる。この場合、この材料と基板材料とは好適には同一である。この方法を以下では、堆積法と記載する。堆積法の例は、化学気相成長（英語：chemical vapour deposition, CVD）、および物理気相成長（英語：physical vapour deposition, PVD）である。
非晶質化法では、基板表面上に打ち込まれる粒子は、０．０１ｅＶ〜１０００ｅＶ、好適には０．１ｅＶ〜１００ｅＶ、さらに好適には１ｅＶ〜１０ｅＶのエネルギを有している。基板材料への粒子の進入深さは、０ｎｍよりも大きく、好適には５ｎｍよりも大きく、さらに好適には１０ｎｍよりも大きく、極めて好適には２５ｎｍよりも大きく、最も好適には５０ｎｍよりも大きい。
非晶質層の厚さは、５０ｎｍ未満であり、好適には２０ｎｍ未満であり、特に好適には１０ｎｍ未満であり、極めて特に好適には５ｎｍ未満であり、最適には２ｎｍ未満であり、理想的には１ｎｍ未満である。
本発明による方法により、同じ材料から成る基板または異なる材料を有する基板を互いに接合することができる。基板は、好適には、機能ユニット、導体路、ＴＳＶ、接合パッド（英語：pad）等を有する。特に、基板はハイブリッド基板であってよい。ハイブリッド基板とは、特にその表面が、導電性領域、特に接合パッドおよびＴＳＶを含む誘電体から成る基板を意味する。本発明による方法は、ハイブリッド基板の接合のためにも明示的に開示されている。この場合、本発明による方法を用いて、とりわけ導電性領域を非晶質化することができる。誘電体の表面は、予備接合のために使用される。非晶質化された導電性領域は接触し、本発明による方法によって、非晶質状態から結晶状態へと移行する。
特に、異なる材料の基板を、同じ非晶質層に互いに接合させることができる。この場合、転位と粒界を除いて、接合境界面に完全な遷移が生じる。この方法により、特に半導体の、異なる材料を接合することができ、材料遷移部を、特に半導体遷移部を製作することができる。
さらに、本発明による方法により、個々の構成部分、特にチップを備えた基板（英語：Chip to wafer bond）を接合することができる。
さらに、本発明による方法により、チップを互いに接合することができる。特にこの場合、個々の構成部分を備えた、特に透明の２つの基板を支持体として使用することができる。
基板表面の清浄度は、接合境界面への異種原子の混入を減じ、これにより阻害影響が減じられるので、最終製品の性能を向上させる。
したがって、基板表面の、特に接合すべき表面の清浄度も、特徴付けられるべきである。接合すべき表面の異種原子負荷は、特に１ｃｍ２当たり、化学元素Ｃａ、Ｃｒ、Ｃｏ、Ｃｕ、Ｆｅ、Ｋ、Ｍｎ、Ｍｏ、Ｎａ、Ｎｉ、Ｔｉの原子それぞれ５０×１０１０未満、好適にはそれぞれ５×１０１０未満と、化学元素Ａｌ、Ｖ、Ｚｎの原子それぞれ２０×１０１１未満、好適にはそれぞれ１×１０１１未満を含む材料を含むのが望ましい。可能な検出方法は、
・原子吸光分光法（ＡＡＳ）
・原子発光分光法（ＡＥＳ）
・エネルギ分散型Ｘ線分光法（ＥＤＸ）
・波長分散型Ｘ線分光法（ＷＤＸ）
・スパーク放電発光分光法（ＯＥＳ）
・蛍光法
○原子蛍光分光法（ＡＦＳ）
○Ｘ線蛍光分析法（ＸＲＦ）
２００ｍｍの直径を有する基板において、０．２ミクロンの測定感度を有する粒子に関する異種粒子の粒子負荷量は、１００粒子未満であり、好適には７５粒子未満であり、特に好適には６０粒子未満である。
３００ｍｍの直径を有する基板において、０．２ミクロンの測定感度を有する粒子に関する異種粒子の粒子負荷量は、２００粒子未満であり、好適には１５０粒子未満であり、特に好適には１１５粒子未満である。
接合すべき表面の、減じられた、特に最小の粒子負荷量により、予備接合は改善され、これにより本発明により製作される最終製品の電子特性が改善される。
さらに、接合すべき表面を、室温の通常のクリーンルーム雰囲気中で、少なくとも１つの水の単分子層ならびに空気成分の気体の単分子層によって湿すことができる。この成分を除去するために、１ｂａｒの、好適には０．５ｂａｒ未満の、さらに好適には０．１ｍｂａｒ未満の、さらに好適には０．０１ｍｂａｒ未満の、最も好適には０．００１ｍｂａｒ未満の真空中で１００℃以上に加熱し、排気された搬送容器または装置内で保管される。
本発明による方法のさらなる方法パラメータは、放射の性質である。放射は、非晶質層内で吸収され、これにより相転移を起こさせる。放射源の選択のためには、波長ならびに強度がパラメータとして使用される。大まかに分類して、放射もしくは放射源は、広帯域エミッタとしてまたは単色エミッタとして使用することができる。広帯域エミッタもしくは単色エミッタ、特にレーザーは、１ｅＶ〜１０Ｅ８ｅＶの、好適には１ｅＶ〜１０Ｅ６ｅＶの、さらに好適には１ｅＶ〜１０Ｅ４ｅＶの、最も好適には１ｅＶ〜１０ｅＶのエネルギ範囲で放射する。
放射源の放射出力は、０．０１ワット〜１００００ワットであって、好適には０．１ワット〜１０００ワットであって、最も好適には１ワット〜１００ワットである。
放射は、例えばミラー、レンズ、プリズムのような光学的なエレメントによって成形／偏向されてよい。放射は、均一な放射分布を有する放射面となるように成形することができ、この場合、面積は、照射すべき基板積層体の適合される、または高い出力および５ｍｍ２未満の、好適には３ｍｍ２未満の、特に好適には１ｍｍ２未満の放射横断面を有する線光源および／または点光源によって形成される。
特に、放射により、２００℃を超える、好適には４００℃を超える、特に好適には６００℃を超える、最適には８００℃を超える、理想的には１２００℃を超える、局所的に限定された温度が、非晶相において相転移のために達成可能である。
変形すべき非晶質接合境界面の熱的パラメータならびに光学的パラメータに応じて、放射の作用のための調整パラメータは入射時間である。この場合、特に不動の基板積層体では、入射時間は、３０秒未満であり、好適には１５秒未満であり、特に好適には１秒未満であり、極めて特に好適には１００ミリ秒未満である。相転移の効果は、入射時間、および接合境界面における非晶相への入射の作用程度に依存するので、時間は積分ファクタとしてみなされる。
特に放射は、法線状に（すなわち９０°の角度で）、すなわち垂直に接合境界面へと入射すべきであり、この場合、±５度未満の、好適には±３度未満の、特に好適には±１度未満の入射角度の変動が許容される。より平坦な入射角度の場合は、放射の反射成分がより大きくなるので、ほぼ損失のないエネルギ入力は保証されない。
本発明によれば、基板温度ならびに大気のパラメータは、相転移の物理的効果に影響を与える。反応に必要なエネルギは、伝導温度調整（加熱または冷却）、対流温度調整、および放射温度調整による、一般的な熱作用に分割される。基板の加熱により、結晶におけるならびに非晶相の原子における一般的な熱的な格子変動が高められるので、放射のための付加的な加熱は、反応を加速し、相応に有利である。
温度調整によって十分な核形成が促進され、欠陥個所は、欠陥を治癒するための時間を得るので、冷却および／または温度調整は、相転移の反応速度のために重要である。換言すると、基板体積と非晶相における加熱個所との間の熱勾配は、周辺環境の温度調整ならびに基板温度調整の付加的な変数を介して良好に制御可能もしくは調整可能である。したがって温度調整の経過を最適に実施することができる。基板積層体内における熱勾配が小さくなるほど、完成製品における応力は減じられる。温度調整の際に、（線状のおよび体積における）熱膨張係数における相違もしくは熱膨張における相違が考慮され、コンピュータに支援された温度経過の調整により、製品が熱的および機械的に低い応力状態を有するように修正される。その都度設定された温度からの温度調整の誤差は、±５度未満、好適には±３度未満、最適な場合±０．１度未満であるのが望ましい。
本発明による方法の実質的な利点は、非晶質領域を局所的に加熱することにより、熱膨張も局所的な領域のみに制限されることにある。異なる材料の基板を互いに接続すべき場合に、その熱膨張係数が互いに大きく異なる場合、熱膨張はとりわけ重要である。表１には、典型的な半導体材料と、室温でのその熱膨張係数とが記載されている。
表１には、半導体産業において典型的に使用される様々な材料についての室温でのおおよその熱膨張係数が示されている。記載された熱膨張係数の値は、おおよその目安値であり、それぞれ記載の要因に応じて変動する。挙げられた材料は全て立方晶系に属し、そのためそれらの熱膨張は等方性である。
Figure 2020508564
 ２つの材料間の熱膨張係数の差は、本発明による方法によりなくすことはできないが、熱膨張を極端に小さい範囲に制限することができる。熱膨張係数が極めて異なる２つの半導体材料を互いに接合する場合、本発明の作用により結晶層に転移される非晶質層のすぐ近くでは熱膨張が生じるが、このような熱膨張は、接合境界面から離れるにつれて急速に減少する。したがって、極めて大きな膨張勾配もしくは応力勾配が生じる。特に好適には、接合境界面に入力されるエネルギは、非晶質状態から結晶状態への転移の実施にのみ使用され、接合境界面の加熱は特筆するほどは行われない。これにより、温度勾配は最小化され、ひいては熱膨張もしくは応力も最小化される。これは好適にはパルスレーザー作動により行われてよい。
本発明による実施形態では、相転移による基板中の熱応力を、結晶格子のより高い可動性により減じるためには、１００℃超の、好適には２００℃超の、特に好適には３００℃超の基板積層体の温度調整が好適である。したがって、とりわけ壊れやすい基板材料は、熱力学的にゆっくりと行われる方法において、応力なしで結合することができる。
本発明による方法は、好適な実施形態では、真空において、１ｂａｒ未満で、好適には０．１ｍｂａｒ未満で、さらに好適には０．０１ｍｂａｒ未満で、さらに好適には０．００１ｍｂａｒ未満で、最も好適には０．０００１ｍｂａｒ未満で実施される。したがって特に、接合境界面を、規定された大気の単一層の気体によって覆うことができ、これにより、異種原子をドーピングとして非晶相に導入することができる。
別の実施形態では、真空装置によって、流体（気体または液体ならびにその蒸気）の凝集を阻止する、または減速させることができる。したがって、無酸化層を形成することができ、すなわち非晶質化することができる。さらに、基板積層体を、排気の中断なく、接合することができる。さらに、予備接合された基板積層体を、排気の中断なく、熱的に、特に放射により、本発明により後処理することができる。したがって、接合境界面は本発明により少なくとも減じられ、好適には完全になくなる。
真空内での実施の利点は、基板積層体の縁部領域でも、大気の影響を受けずに接合されるので、接合境界面の均質性の改善が得られることにある。
本発明によると、放射に対する接合境界面における基板表面の吸収能力は、基板体積の吸収能力よりも大きい。
好適には、基板体積は、基板材料の少なくとも大部分の結晶相、特に単結晶相から成る。
ワークピースにおける放射強度は、反射性、吸収性、および透過性から成るので、反射性と透過性も考慮しなければならない。本発明による方法のためには、基板面および基板積層体面における反射は、放射源の出力強度の４％未満に、好適には３％未満に、特に好適には１％未満に制限するのが重要である。このために、反射防止層および／またはモスアイ構造のような表面加工のための技術的手段を、接合面とは反対側にある基板表面に設けることができる。さらに、放射源と基板表面との間の液体および／または液状膜によって、放射の入射および反射の回避を促進することができる。
結晶相の透過性は、放射源の波長に応じて、１０％の、好適には５％の、特に好適には３％の、極めて特に好適には１％の変動にさらされる場合がある。これは材料パラメータであり、すなわちその都度の基板材料に対して放射源の適合が行われる。
方法
以下に、本発明の例示的な方法を説明する。
第１の（オプションとしての）方法ステップでは、２つの基板、すなわち第１の基板および第２の基板を清浄化し、かつ／または前処理し、かつ／または少なくとも部分的に自然酸化物層を除去する。
第２の方法ステップでは、第１の結晶基板、特に単結晶基板に、表面処理により非晶質層を設ける。この場合、ＣＶＤのような成長プロセス、または研磨法、特にプラズマ処理またはイオンビーム処理を使用することができる。すなわち非晶質層を設けることができる、または基板の表面により形成することができる。オプションとして、両基板に非晶質層を形成することもできる。
第３の（オプションとしての）方法ステップでは、基板を互いに位置合わせする。
第４の方法ステップでは、これらの基板を１つの基板積層体となるように接合する。その後、オプションとして、予備接合された基板積層体の位置合わせの制御を行うことができる。
第５の方法ステップでは、本発明によれば、放射により、非晶質の接合境界面が結晶相へと転移する。したがってこの方法ステップ後、非晶相の量は、５０％未満、好適には４０％未満、さらに好適には２０％未満、極めて好適には１０％未満、最も好適には０％である。相応にこの方法ステップ後、結晶相の量は、５０％以上、好適には６０％以上、さらに好適には８０％以上、極めて好適には９０％以上、最も好適には１００％である。したがって特に、非晶相の結晶相への完全な転移が行われる。結晶相は、この方法ステップ後、格子間原子および／または置換原子、空孔個所、刃状転位、らせん転位等のような結晶欠陥を有していてもよい。
オプションとしての第６の方法ステップでは、完成した基板積層体は、顕微鏡検査のような結像する方法によって、欠陥ならびに不完全な相転移について接合成果が検査される。
本発明のその他の利点、特徴、詳細は、以下の好適な実施例の説明および図面によっても明らかである。
接合すべき２つの基板を示す概略的な原理図である。 接合すべき表面の非晶質化後の、接合すべき２つの基板を示す概略的な原理図である。 接合すべき２つの基板の位置合わせの概略的な原理図である。 接合すべき２つの基板から成る、予備接合により接合された基板積層体を示す概略的な原理図である。 基板積層体の非晶質層への放射の本発明による作用を概略的な原理図で示しており、この場合、図面の縮尺は正確ではない。 完全に熱処理された基板積層体を示す概略的な原理図である。 本発明による方法により接合することができる３つの基板の概略的な原理図である。 非晶質シリコンおよび結晶シリコンの計算された吸収スペクトルを示す図である。 非晶質シリコンおよび結晶シリコンの粒子エネルギの関数としての屈折率を示すグラフである。 非晶質層を含む基板積層体を概略的に示す図である。 照射中の基板積層体を概略的に示す図である。 結晶構造を含む基板積層体を概略的に示す図である。
図面では、同じ構成部分または同じ機能を有する構成部分には同じ符号が付与されている。図面は正確な縮尺ではない。
図１ａは、接合すべき２つの基板１，２の、正しい縮尺ではない概略的な原理図を示している。第１の基板１と第２の基板２とは、第１のオプションとしての方法ステップにおいて前処理されている。前処理は、化学的および／または物理的不純物、例えば粒子を基板からクリーニングするステップを含んでいてよい。さらに、存在している酸化物は、特に湿式化学的および／または乾式化学的に、特に基板処理を行う相応の真空装置において除去することができる。図１ａには、例としての本発明による方法の第１の方法ステップが示されている。
見やすさのために、基板ホルダ、真空チャンバ、グリッパ、基板処理装置の前処理装置および後処理装置は、制御装置、エネルギ供給部および媒体供給部も含めて、図示されていない。
図１ｂは、接合すべき表面の非晶質化後の、基板１，２の、正しい縮尺ではない概略的な原理図を示している。第１の基板１には、本発明による装置（図示せず）内で、第１の薄い非晶質化層１ａを設け、第２の基板２には、本発明による装置（図示せず）内で、第２の薄い非晶質化層２ａを設ける。図１ｂは、例としての方法の第２の方法ステップである。選択的には、両非晶質化層１ａ，２ａのうちの一方を省くことが考えられる。
図１ｃは、接合すべき基板１，２の位置合わせの、正しい縮尺ではない概略的な原理図を示している。第１の非晶質層１ａを備えた第１の基板１は、第２の非晶質層２ａを備えた第２の基板２に対して相対的に、非晶質層１ａ，２ａが、非晶質層１ａ，２ａの互いに向き合う表面１ｏ，２ｏに位置するように、互いに位置合わせされている。これにより位置合わせ装置は、明らかに開示されているが、移動方向矢印Ｐによってシンボルとしてしか図示されていない。図１ｃは、例としての本発明による方法の第３の方法ステップである。
図１ｄは、接合すべき２つの基板１，２から成る、予備接合により接合された基板積層体３を、正しい縮尺ではない概略的な原理図で示している。非晶質層１ａ，２ａは、予備接合により互いに接合されている。図１ｄは、第４の方法ステップを示す。
図１ｅは、基板１，２から形成された基板積層体３の非晶質層１ａおよび／または２ａへの、本発明による放射５の作用を示している。放射源４が放射５を発生させる。矢印は、放射源４と基板積層体３との間の相対運動をシンボル化して示している。特に放射５は、基板積層体３を格子状に走査する。別の実施形態では、閉ループ制御および／または開ループ制御の相対的な移動の移動軌跡が、特に制御コンピュータ（図示せず）内に格納され、規定の処方として変換することができる。このようにして、熱に敏感な区域を有する基板領域の熱負荷を最小にするために最適化された軌道曲線を生成することができる。軌跡のモデル化および／または計算は、ＦＥＭのようなシミュレーション、または熱的・機械的結合モデル化に基づき行うことができる。したがって、上述した全てのパラメータは、放射の入射時間、および入射場所、および入射軌道、および入射強度の規定および／または適合のために利用することができる。図１ｅは、第５の方法ステップを示す。
図１ｆは、本発明による熱処理された基板積層体を概略的な原理図で示しており、この場合図面の縮尺は正確ではない。この場合、本発明により実施された第５の方法ステップで、接合境界面全体もしくは非晶相全体が、結晶相に転移されている。したがって、基板積層体は分離不能に永久的に接合されている。
図２は、本発明による方法により別の実施形態で接合される３つの基板１，２，６の概略的な原理図を示しており、この図は正確な縮尺ではない。第１の基板１ならびに第２の基板２はそれぞれ少なくとも１つの非晶質層１ａ，２ａを有している。第３の基板６は、その基板材料が放射に対して透過性である必要はなく、２つの非晶質層６ａを有している。基板１ならびに２を基板６に接合した後、両側で同時にまたは時間的にずれて生じる本発明による相転移により、２つよりも多い基板から成る基板積層体（図示せず）が形成され得る。好適には、この場合、３つの基板から成る、有利には４つの基板から成る、特に有利には５つ以上の基板から成る基板積層体が開示された方法により製作される。
以下のグラフの説明は、計算されたデータに基づき、非晶質シリコンおよび結晶シリコンの吸収率および屈折率の挙動を示す。両グラフは、所定の波長範囲で、シリコンと同じ挙動を示す全ての別の材料のための例示的な例と見なされる。
図３には、非晶質Ｓｉ（点線８）および結晶Ｓｉ（実線９）についての、２つの計算された吸収スペクトルが示されている。グラフは、ｅＶである粒子エネルギ、特に光子エネルギの関数としての吸収率εを示している。実線９は、粒子エネルギに依存した結晶相におけるＳｉの吸収挙動を示す。点線８は、粒子エネルギに依存した非晶相におけるＳｉの吸収挙動を示す。約１．８ｅＶ〜３．０ｅＶの粒子エネルギ範囲Ａでは、非晶相は結晶相よりも０．２〜１８倍高い吸収能力を有していることがわかる。１．８ｅＶ〜３．０ｅＶの粒子エネルギを有する粒子は、結晶相によっては殆ど吸収されず、非晶相によって極めて強力に吸収される。
すなわち開示された方法は、非晶相の吸収が、結晶相の吸収よりも大きい、特に少なくとも１．１倍大きい、好適には２倍大きい、さらに好適には５倍大きい、さらに好適には１０倍大きい、最も好適には２０倍大きいスペクトルの範囲を利用する。
図４には、非晶質Ｓｉ（点線１０）および結晶Ｓｉ（実線１１）についての、２つの計算された屈折率グラフ１０，１１が示されている。このグラフは、ｅＶである粒子エネルギ、特に光子エネルギの関数としての屈折率ｎを示している。約１．８ｅＶ〜３．０ｅＶの粒子エネルギ範囲Ａでは、非晶質Ｓｉと結晶Ｓｉの屈折率ｎが極めて近似していることがわかる。すなわち、もっぱら屈折率に基づく全ての物理的プロセスは、この粒子エネルギ範囲Ａでは、非晶質シリコンおよび結晶シリコンにおいて極めて類似している。
同様の考察は、非晶相が残留物なしに結晶相に転移され得るならば、非晶質化された相を含む結晶材料混合物にも当てはまる。
図５ａには、相応の非晶質層１ａ，２ａを有した２つの基板１，２の基板積層体３が、正確な縮尺ではなく拡大されて示されている。個々の原子ａ１，ａ２が示されており、これらの原子から、基板１，２の結晶相もしくは非晶質層１ａ，２ａの非晶相が構成されている。基板１，２の結晶相の原子ａ１は規則的であり、非晶相の原子ａ２は規則的ではない。
図５ｂには、放射５により処理される相応の非晶質層１ａ，２ａを有した基板１，２の基板積層体３が、正確な縮尺ではなく拡大されて示されている。放射５は、結晶基板２をほぼ妨げられることなく貫通するが、非晶質層１ａ，２ａによっては吸収される。放射５が既に当てられた領域では既に結晶化されている。
図５ｃには、相応の非晶質層１ａ，２ａを有さない、ほぼ完全に互いに接合された２つの基板１，２の基板積層体３が、正確な縮尺ではなく拡大されて示されている。図面の右縁部には転位７が見られる。図示した転位７は、刃状転位である。この転位は、その下端部で、当業者には既知のシンボルによりマークされており、かつ付加的に破線で取り囲まれている。刃状転位７は、その他は完璧な格子間に入り込む付加的な原子の列である。転位７の近傍に生じる格子原子の歪みが示されている。このような欠陥は当業者には公知である。このような欠陥が本発明による方法において生じる可能性があるが、必ずしも生じるわけではないことが明言される。
１ 第１の基板
１ａ 第１の基板の第１の非晶質層
１ｏ 第１の層の接合表面
２ 第２の基板
２ａ 第２の基板の第２の非晶質層
２ｏ 第２の層の接合表面
３ 基板積層体
４ 放射の放射源
５ 放射
６ 第３の基板
６ａ 第３の基板の非晶質層
７ 転位
８，９ 吸収スペクトル
１０，１１ 屈折率グラフ
ａ１，ａ２ 原子
Ａ 粒子エネルギ範囲
ε 吸収率
ｎ 屈折率
Ｐ 移動矢印

Claims (16)

  1. 第１の基板（１，６）を第２の基板（２）に接合する方法であって、
    第１の非晶質層（１ａ，６ａ）を前記第１の基板（１，６）上に形成する、かつ／または第２の非晶質層（２ａ）を前記第２の基板（２）上に形成するステップと、
    前記第１の基板（１，６）を前記第２の基板（２）に、１つのまたは複数の前記非晶質層（１ａ，２ａ，６ａ）で接続し、基板積層体（３）を形成するステップと、
    前記１つのまたは複数の非晶質層（１ａ，２ａ，６ａ）が１つのまたは複数の結晶層に転移するように、前記１つのまたは複数の非晶質層（１ａ，２ａ，６ａ）を、放射（５）により照射するステップと、
    を有する、第１の基板（１，６）を第２の基板（２）に接合する方法。
  2. 前記１つのまたは複数の非晶質層（１ａ，２ａ，６ａ）を大部分、好適には完全に、１つのまたは複数の結晶層に転移させる、請求項１記載の方法。
  3. １つのまたは複数の前記基板（１，２，６）の接合表面（１ｏ，２ｏ）の殆どの部分に１つの非晶質層（１ａ，２ａ，６ａ）を形成し、好適には前記１つのまたは複数の基板（１，２，６）の接合表面（１ｏ，２ｏ）全体に１つの非晶質層（１ａ，２ａ，６ａ）を形成する、請求項１または２記載の方法。
  4. 前記基板（１，２，６）のうちの少なくとも１つは、前記放射（５）に対して透過性であり、前記放射（５）の放射エネルギの少なくとも５０％が、好適には少なくとも６０％が、特に好適には少なくとも７０％が、極めて特に好適には少なくとも８０％が、さらに好適には少なくとも９０％が透過される、請求項１から３までのいずれか１項記載の方法。
  5. 前記非晶質層（１ａ，２ａ，６ａ）によって前記放射（５）を、前記放射（５）の放射エネルギの６０％超まで、好適には６０％超まで、さらに好適には７０％超まで、特に好適には８０％超まで、極めて特に好適には９０％超まで、吸収する、請求項１から４までのいずれか１項記載の方法。
  6. 前記放射（５）はレーザー放射であり、前記レーザー放射を前記非晶質層（１ａ，２ａ，６ａ）へと収束させる、請求項１から５までのいずれか１項記載の方法。
  7. 前記放射（５）は、前記非晶質層（１ａ，２ａ，６ａ）に垂直に当てられる、請求項１から６までのいずれか１項記載の方法。
  8. 前記放射（５）を、１ｅＶ〜１０Ｅ８ｅＶの、好適には１ｅＶ〜１０Ｅ６ｅＶの、さらに好適には１ｅＶ〜１０Ｅ４ｅＶの、最も好適には１ｅＶ〜１０ｅＶのエネルギ範囲で放射する広帯域エミッタによって発生させる、請求項１から７までのいずれか１項記載の方法。
  9. 前記放射（５）の放射出力は、０．０１ワット〜１００００ワットであって、好適には０．１ワット〜１０００ワットであって、最も好適には１ワット〜１００ワットである、請求項１から８までのいずれか１項記載の方法。
  10. 前記放射（５）により、前記１つのまたは複数の非晶質層（１ａ，２ａ，６ａ）に、２００℃超の、好適には４００℃超の、特に好適には６００℃超の、さらに好適には８００℃超の、最も好適には１２００℃超の温度を発生させる、請求項１から９までのいずれか１項記載の方法。
  11. 入射時間は、３０秒未満であり、好適には１５秒未満であり、特に好適には１秒未満であり、極めて特に好適には１００ミリ秒未満である、請求項１から１０までのいずれか１項記載の方法。
  12. 基板面および／または基板積層体面での前記放射（５）の反射は、放射源（４）の出力強度の４％未満であり、好適には３％未満であり、特に好適には１％未満である、請求項１から１１までのいずれか１項記載の方法。
  13. 前記第１の基板（１，６）および／または前記第２の基板（２）は、前記放射（５）に対して、放射源（４）の出力強度の少なくとも９５％透過性であり、好適には９７％透過性であり、特に好適には９９％透過性である、請求項１から１２までのいずれか１項記載の方法。
  14. 照射前および／または照射中、前記基板（１，２，６）の少なくとも一方の基板の、好適には両方の基板（１，２，６）の加熱を行い、この場合、前記１つのまたは複数の基板（１，２，６）を、１００℃を超えるように、好適には２００℃を超えるように、特に好適には３００℃を超えるように加熱する、請求項１から１３までのいずれか１項記載の方法。
  15. 特に請求項１から１４までのいずれか１項記載の方法により、第１の基板（１，６）を第２の基板（２）に接合する装置であって、
    前記基板（１，２，６）を保持するための保持装置と、
    前記基板（１，２，６）を接合するための接合装置と、
    照射装置（４）と、
    を有しており、
    第１の非晶質層（１ａ，６ａ）を前記第１の基板（１，６）上に形成可能であり、かつ／または第２の非晶質層（２ａ）を前記第２の基板（２）上に形成可能であり、
    前記第１の基板（１，６）を前記第２の基板（２）に、１つのまたは複数の前記非晶質層（１ａ，２ａ，６ａ）で接続して、基板積層体（３）を形成可能であり、
    前記１つのまたは複数の非晶質層（１ａ，２ａ，６ａ）が、１つのまたは複数の結晶層に転移可能であるように、前記照射装置（４）により前記１つのまたは複数の非晶質層（１ａ，２ａ，６ａ）に放射（５）を照射可能である
    ように、形成されている、第１の基板（１，６）を第２の基板（２）に接合する装置。
  16. 請求項１から１４までのいずれか１項記載の方法および／または請求項１５記載の装置によって接合された少なくとも１つの第１の基板（１，６）と少なくとも１つの第２の基板（２）とによって形成される基板積層体（３）。
JP2019542366A 2017-02-21 2017-02-21 基板を接合する方法および装置 Pending JP2020508564A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2017/053918 WO2018153434A1 (de) 2017-02-21 2017-02-21 Verfahren und vorrichtung zum bonden von substraten

Publications (1)

Publication Number Publication Date
JP2020508564A true JP2020508564A (ja) 2020-03-19

Family

ID=58108607

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019542366A Pending JP2020508564A (ja) 2017-02-21 2017-02-21 基板を接合する方法および装置

Country Status (7)

Country Link
US (2) US10971365B2 (ja)
EP (1) EP3586356B1 (ja)
JP (1) JP2020508564A (ja)
KR (1) KR102615398B1 (ja)
CN (1) CN110235223A (ja)
SG (1) SG11201906390SA (ja)
WO (1) WO2018153434A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024021511A (ja) * 2022-08-03 2024-02-16 株式会社Sumco 接合シリコンウェーハ及びその製造方法
WO2025109948A1 (ja) * 2023-11-22 2025-05-30 株式会社サイコックス 接合半導体基板および接合半導体基板の製造方法
WO2025109949A1 (ja) * 2023-11-22 2025-05-30 株式会社サイコックス 接合半導体基板および接合半導体基板の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12457751B2 (en) 2021-07-19 2025-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Interfacial layer with high texture uniformity for ferroelectric layer enhancement

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04180674A (ja) * 1990-01-10 1992-06-26 Ricoh Co Ltd 半導体膜の製造方法
JP2015220320A (ja) * 2014-05-16 2015-12-07 株式会社豊田自動織機 半導体基板の製造方法
US20170025306A1 (en) * 2015-07-21 2017-01-26 Sunedison Semiconductor Limited (Uen201334164H) Methods for preparing layered semiconductor structures and related bonded structures

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5441776A (en) 1993-11-08 1995-08-15 Sterling; Rodney D. Silicon dioxide bonding layers and method
US20010045352A1 (en) * 1998-05-14 2001-11-29 Robinson Raymond S. Sputter deposition using multiple targets
US6534381B2 (en) * 1999-01-08 2003-03-18 Silicon Genesis Corporation Method for fabricating multi-layered substrates
US6881644B2 (en) * 1999-04-21 2005-04-19 Silicon Genesis Corporation Smoothing method for cleaved films made using a release layer
JP4450126B2 (ja) * 2000-01-21 2010-04-14 日新電機株式会社 シリコン系結晶薄膜の形成方法
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6497763B2 (en) * 2001-01-19 2002-12-24 The United States Of America As Represented By The Secretary Of The Navy Electronic device with composite substrate
AU2002307578A1 (en) * 2002-04-30 2003-12-02 Agency For Science Technology And Research A method of wafer/substrate bonding
JP3774782B2 (ja) * 2003-05-14 2006-05-17 富士通メディアデバイス株式会社 弾性表面波素子の製造方法
US7165712B2 (en) * 2003-10-23 2007-01-23 Siemens Power Generation, Inc. Transient liquid phase bonding to cold-worked surfaces
JP2005288673A (ja) * 2004-04-06 2005-10-20 Mitsubishi Heavy Ind Ltd 微小構造体の製造装置
US7410882B2 (en) * 2004-09-28 2008-08-12 Palo Alto Research Center Incorporated Method of manufacturing and structure of polycrystalline semiconductor thin-film heterostructures on dissimilar substrates
US7565996B2 (en) * 2004-10-04 2009-07-28 United Technologies Corp. Transient liquid phase bonding using sandwich interlayers
JP2006187685A (ja) * 2004-12-28 2006-07-20 Fuji Xerox Co Ltd 微小構造体、マイクロリアクタ、熱交換器、および微小構造体の製造方法
US8138061B2 (en) * 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
JP4934966B2 (ja) * 2005-02-04 2012-05-23 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
US7462552B2 (en) * 2005-05-23 2008-12-09 Ziptronix, Inc. Method of detachable direct bonding at low temperatures
US20080035707A1 (en) * 2006-08-14 2008-02-14 The Regents Of The University Of California Transient-liquid-phase joining of ceramics at low temperatures
JP4172806B2 (ja) * 2006-09-06 2008-10-29 三菱重工業株式会社 常温接合方法及び常温接合装置
US8993410B2 (en) * 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
FR2921749B1 (fr) * 2007-09-27 2014-08-29 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant un substrat et une couche deposee sur l'une de ses faces.
KR101499175B1 (ko) * 2007-10-04 2015-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제조방법
FR2938120B1 (fr) * 2008-10-31 2011-04-08 Commissariat Energie Atomique Procede de formation d'une couche monocristalline dans le domaine micro-electronique
SG182208A1 (en) * 2008-12-15 2012-07-30 Semiconductor Energy Lab Manufacturing method of soi substrate and manufacturing method of semiconductor device
US8247317B2 (en) * 2009-09-16 2012-08-21 Applied Materials, Inc. Methods of solid phase recrystallization of thin film using pulse train annealing method
SG194845A1 (en) 2011-08-30 2013-12-30 Ev Group E Thallner Gmbh Method for permanent bonding of wafers
US9492990B2 (en) 2011-11-08 2016-11-15 Picosys Incorporated Room temperature glass-to-glass, glass-to-plastic and glass-to-ceramic/semiconductor bonding
FR2983342B1 (fr) * 2011-11-30 2016-05-20 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure limitant la formation de defauts et heterostructure ainsi obtenue
WO2013129572A1 (ja) * 2012-02-29 2013-09-06 京セラ株式会社 複合基板
FR2995445B1 (fr) * 2012-09-07 2016-01-08 Soitec Silicon On Insulator Procede de fabrication d'une structure en vue d'une separation ulterieure
US9315417B2 (en) 2013-02-17 2016-04-19 Invenias Inc Attachment of a cap to a substrate-based device with in situ monitoring of bond quality
US9640510B2 (en) 2013-07-05 2017-05-02 Ev Group E. Thallner Gmbh Method for bonding metallic contact areas with solution of a sacrificial layer applied on one of the contact areas
JP6061251B2 (ja) * 2013-07-05 2017-01-18 株式会社豊田自動織機 半導体基板の製造方法
EP3859766A1 (de) 2014-04-01 2021-08-04 EV Group E. Thallner GmbH Verfahren und vorrichtung zur oberflächenbehandlung von substraten
EP3152373A4 (en) 2014-06-09 2018-05-02 Dirtt Environmental Solutions Inc. Associating computer-executable objects with timber frames within an architectural design environment
CN111549328A (zh) 2014-06-24 2020-08-18 Ev 集团 E·索尔纳有限责任公司 用于衬底的表面处理的方法和设备
US20180104765A1 (en) * 2016-10-13 2018-04-19 United Technologies Corporation Hybrid component and method of making

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04180674A (ja) * 1990-01-10 1992-06-26 Ricoh Co Ltd 半導体膜の製造方法
JP2015220320A (ja) * 2014-05-16 2015-12-07 株式会社豊田自動織機 半導体基板の製造方法
US20170025306A1 (en) * 2015-07-21 2017-01-26 Sunedison Semiconductor Limited (Uen201334164H) Methods for preparing layered semiconductor structures and related bonded structures

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024021511A (ja) * 2022-08-03 2024-02-16 株式会社Sumco 接合シリコンウェーハ及びその製造方法
JP7782388B2 (ja) 2022-08-03 2025-12-09 株式会社Sumco 接合シリコンウェーハ及びその製造方法
WO2025109948A1 (ja) * 2023-11-22 2025-05-30 株式会社サイコックス 接合半導体基板および接合半導体基板の製造方法
WO2025109949A1 (ja) * 2023-11-22 2025-05-30 株式会社サイコックス 接合半導体基板および接合半導体基板の製造方法

Also Published As

Publication number Publication date
KR102615398B1 (ko) 2023-12-18
US20210202251A1 (en) 2021-07-01
US20190393037A1 (en) 2019-12-26
EP3586356A1 (de) 2020-01-01
SG11201906390SA (en) 2019-08-27
US10971365B2 (en) 2021-04-06
CN110235223A (zh) 2019-09-13
EP3586356B1 (de) 2023-11-08
US11862466B2 (en) 2024-01-02
WO2018153434A1 (de) 2018-08-30
KR20190117507A (ko) 2019-10-16

Similar Documents

Publication Publication Date Title
US11862466B2 (en) Method and device for bonding substrates
JP6061251B2 (ja) 半導体基板の製造方法
US10297479B2 (en) Wafer debonding using mid-wavelength infrared radiation ablation
US9586291B2 (en) Adhesives for bonding handler wafers to device wafers and enabling mid-wavelength infrared laser ablation release
US8101490B2 (en) Method for manufacturing semiconductor device and apparatus for manufacturing same
KR102163211B1 (ko) 금속 및 결정 기판 상에 펄스 레이저를 기초로 한 대면적 그래핀의 합성 방법
US9336989B2 (en) Method of cleaving a thin sapphire layer from a bulk material by implanting a plurality of particles and performing a controlled cleaving process
CN111373508B (zh) 用于经减薄的碳化硅器件中欧姆触点的方法和组件
JP5918160B2 (ja) ゲッタリング半導体ウエハおよびその製造方法
JP6152827B2 (ja) 半導体基板の製造方法
TWI762469B (zh) 利用局部電磁波退火移除接合基板內未接合區域之裝置及方法
TW200818321A (en) Semiconductor on insulator structure made using radiation annealing
US20220367190A1 (en) Non-contact processing device and processing method
JP7420922B2 (ja) 接合基板
WO2009131061A1 (ja) Ｓｉ(1-v-w-x)ＣwＡｌxＮv基材の製造方法、エピタキシャルウエハの製造方法、Ｓｉ(1-v-w-x)ＣwＡｌxＮv基材およびエピタキシャルウエハ
Kupo et al. Features of diamond crystal processing by pulsed laser radiation in microelectronics technologies
KR20250162533A (ko) 반도체 기판의 제조방법, 반도체 기판, 및 반도체 장치
JP2013106024A (ja) シリコン基板及びその製造方法、並びに、半導体デバイスの製造方法
JP2013080772A (ja) Ｓｏｉウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210527

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210914