JP5031365B2 - エピタキシャル成長層の形成方法 - Google Patents

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Description

本発明は、特に光学や光電子工学或いは電子工学の分野で利用されるエピタキシャル成長層、即ちエピタキシー法によって得られる層を形成する方法に関するものである。
上述の利用分野で特に注目される材質の例えばシリコンなどの材料は、当業者に良く知られたインゴット引上げ法を用いて良質のものを大量に得ることができる。
このようにして得られたインゴットは直ちにスライスされてウエハとされ、このウエハは多くの工程を経て例えば集積回路などを製造するために使用される基板となる。
ガリウム砒素、窒化ガリウム、リン化インジウム、ゲルマニウム或いは炭化シリコンなど、他の材料も注目されている。しかしながら、これらの材料は、必ずしも全てが高品質の結晶インゴットの引き上げで得られるものではない。更に、コストが高すぎたり、プロセスの実施が困難であったりなどの理由から、係るインゴットから基板を製作することが常に可能であるとは限らない。
例えば、窒化ガリウム(GaN)の結晶インゴットを産業規模で製造する方法は現存していない。
非特許文献1には、12〜20kbar(12〜20×108Pa)の圧力及び1400〜1700℃の温度範囲内の液相中で単結晶GaNインゴットを成長させる方法が記載されている。しかしながら、このような条件は大量生産条件下において実施することが困難である。更に、この文献による方法では最大直径18mmの結晶しか製造できていない。
エス・ポロウスキー(Porowski-S)著「バルク及びホモエピタキシャルGaN成長と特性(Bulk and homoepitaxial GaN growth and characterization)」、ジャーナル・オブ・クリスタル・グロース(Journal of Crystal Growth)、第189-190巻、1998年6月、第153-158頁
他の研究チームも、温度1000℃の減圧下(2bar(2×105Pa)未満)における液相中でインゴットを成長させる方法について研究している。得られる結晶の直径はほぼ50mmと大きくなるが、その結晶品質は上述の非特許文献の方法に比べて劣る。
更に、非特許文献2には昇華(凝華)による単結晶GaNの成長法が開示されている。ここで採用されている製造条件は、圧力が1bar(105Pa)未満、温度が1000〜1200℃である。得られる結晶の品質は非常に高いが、結晶サイズは3mmであり、これでは想定する用途には明らかに不足である。
バルカ他(Balka et al)著「GaN単結晶の成長及び特性(Growth and characterization of GaN single crystals)」、ジャーナル・オブ・クリスタル・グロース(Journal of Crystal Growth)、第208巻、2000年1月、第100-106頁
このように、現在の市場は、高品質で充分な直径を持ち、且つ廉価なバルク形状の単結晶窒化ガリウムを提供するに至っていない。
従来より、特定の材料を得る際の諸問題を解消するためにエピタキシー法又はヘテロエピタキシー法によって基板を製造する多くの試みが開示されている。
エピタキシー法によれば、異なる材質の複数の材料を薄膜として合成することができ、各材料の特性を併せ持たせて、高電子移動度トランジスタ(HEMT)、ダイオード又はレーザーなど、各種の能動部品を製造することができる。
ヘテロエピタキシー法は、エピタキシーによって所望の材料を結晶学的特性の異なる支持体上に堆積し、後のプロセスで必要且つ可能であれば支持体を除去するものである。
この方法における主な欠点は、支持体を構成する材料とエピタキシーで堆積される材料とが一般に異なる格子定数や熱膨張係数を持つことである。
支持体とエピタキシャル層との間で格子定数が異なると、エピタキシャル成長した材料層に例えば転位や積層欠陥などの多くの結晶欠陥が発生する。
更に、例えば窒化ガリウムを有機金属化学気相蒸着法(MOCVD)によってエピタキシャル成長させる場合、一般にエピタキシャル成長は600℃を超える高温、好ましくは1000〜1100℃に達する高温で実施されるという事実がある。このため、形成された構造体を室温まで冷却する際に、得られたエピタキシャル層に支持体との熱膨張の差に起因する多くの残留応力及び歪が生じる。
この欠点を克服するため、支持体として選択すべき材料は、エピタキシャル成長材料に極めて近い結晶構造及び熱膨張係数を有することが好ましい。例えばガリウムとインジウム砒素の合成薄膜やガリウムとアルミニウム砒素の合成薄膜は、部品製造に充分な結晶学的材質を持つガリウム砒素支持体上にエピタキシャル成長させることができる。
しかしながら、その他の材料については基板として適合する支持体が必ずしも存在するわけではない。特に窒化ガリウムや立方晶炭化シリコンのような材料の場合がこれに該当する。
現在まで、これら二つの材料のうちの一つを活性層として有する能動部品はヘテロエピタキシー法による成長で作成されてきた。
例えば窒化ガリウムについては、青色光、紫色光、及び紫外光を発光する発光ダイオード(LED)やレーザーダイオード、並びに高周波電力素子などがサファイアや六方晶炭化シリコン或いはシリコンを支持体に用いて製造されている。
炭化シリコンについては、その立方晶構造を持つ基板形態のものを得ることができず、従ってシリコン基板上に炭化シリコン層をエピタキシーによって堆積させた基板を使用してマイクロエレクトロメカニカルシステム(MRMS)部品やパワートランジスタが製造されている。
しかしながら、得られる能動電子部品の品質を更に向上させるためには、その上に堆積されるべきエピタキシャル成長層と同じ性状品質のバルク状の窒化ガリウム又は立方晶炭化シリコン基板を製作することが望ましい。
過去に行われてきた試みによって製造された基板は、いずれも以下に述べるように少なからぬ短所を有していた。
例えば、或る一つの中間的解決策では、高速成長エピタキシーと称する方法を利用して支持基板と同じ厚さのエピタキシャル成長膜を製造する。その後、支持基板を除去して厚いエピタキシャル成長膜のみを残し、このエピタキシャル成長膜を今度は従来のエピタキシー用基板として使用する。この形式の方法は、窒化ガリウムと炭化シリコンのエピタキシャル成長層を製造するためのものであるが、得られる基板の品質は一般にそれほど高くはなく、これは結晶学的特性の異なる最初の支持基板の影響を受けるためである。
従って、一般的にシリコン上に立方晶炭化シリコンをエピタキシャル成長させる場合は大きな残留応力が観察される。この残留応力は、最初のシリコン支持基板を除去した後にエピタキシャル成長炭化シリコン膜を大きく湾曲させる原因となる。この湾曲が現れた炭化シリコン膜は、以降の全ての形成プロセスにおいて使用不可能となる。
同様にして窒化ガリウム膜を得る場合についても、特にエピタキシャル成長膜が或る臨界的な厚さを超えた場合、最初の支持基板の影響が多数の転位の出現や温度降下時のエピタキシャル成長膜の亀裂となって現れる。
特許文献1には、厚いエピタキシャル成長層から初期の支持基板を除去するための力としてエピタキシー後の温度降下時に現れる応力を利用する方法が記載されている。この方法では、支持基板と厚いエピタキシャル成長層との間に脆弱層を介在させることにより、積層構造体の系内の応力が増加(冷却時に起こる)したときに脆弱層が自然に破断を起こすようにし、これにより厚いエピタキシャル層からの支持基板の分離制御を確実にしている。しかしながら、この分離技法は、大形の基板の場合は制御が困難である。更にエピタキシャル成長を開始しようとする際に、或いはエピタキシャル成長プロセス中に、脆弱層という特別な層を内部に形成する必要があり、これがエピタキシャル成長層の結晶学的特性に有害な影響を与える虞もある。
米国特許第6146457号明細書
更に、非特許文献3には、ハイドライド気相成長法(HVPE)により単結晶炭化シリコン(SiC)支持基板上に窒化ガリウム(GaN)単結晶を成長させ、反応性イオンエッチング法(RIE)を用いて支持基板を除去する方法が記載されている。しかしながら、このようなSiC支持基板は化学的に非常に安定(不活性)であるため、除去に長時間を有する。
メリンク他(Melnik et al)著「HVPE成長バルクGaN結晶の物理特性(Physical property of bulk GaN crystals grown by HVPE)」MRS窒化系半導体インターネット論文誌(MRS Internet Journal of Nitride Semiconductor Research)、第2巻、文献No.39
更に非特許文献4には、ハイドライド気相成長法(HVPE)によりサファイア支持基板上にGaNを成長させ、レーザーリフトオフ法(laser-induced lift off)によって支持基板を除去する方法が記載されている。この方法は、窒化ガリウムには吸収されるがサファイアには吸収されない波長のレーザー光を使用することに基づいている。得られた構造体をレーザービームで走査するとレーザー通過後のGaNの材質が局所的に変化して二つの材料が分離する。
ケリー他(Kelly et al)著「ハイドライド気相エピタキシャル成長とレーザーリフトオフによる大形自立GaN基板(Large free-standing GaN substrates by hydride vapor phase epitaxy and laser induced lift-off)」Jpn J Appl Phys誌、第38巻、1999年
しかしながら、係るリフトオフ技法はレーザー走査に長時間を要するため、大面積を処理する場合は実施が困難である。サファイア支持基板を機械的研磨で除去することも可能であるが、その場合も長時間を要するだけでなく、支持基板をリフトオフする際には支持基板内の応力の開放によって窒化ガリウム層の破損を招く可能性がある。
本発明の目的は、上述のような従来技術の諸欠点を克服し、エピタキシー用支持基板から容易に分離可能で優れた結晶品質を有するエピタキシャル成長層の形成方法を提供することである。
本発明の更に特別な目的は、従来はヘテロエピタキシーによってのみ得ることのできたあらゆる材料に適用可能であり、特に広幅バンドギャップ材料に適用可能な上記方法を提供することである。
本発明はまた、エピタキシー用支持基板及びその製造方法を提供することも目的としている。
上述の目的を達成するため、本発明は光学や光電子工学又は電子工学分野で利用されるエピタキシャル成長層の形成方法を提供するものであり、該方法は以下の工程、即ち、
a)支持基板となる第1基板(1)の内部に原子種を注入することにより支持基板内で薄肉支持層となる薄層(13)と支持基板の残余部分(11)との境界を画定する脆弱ゾーン(12)を形成する工程、
b)後工程のエピタキシャル成長層(6,6’)の成長に適した材質の結晶核形成薄層(23)を前記薄層(13)の露出表面(130)上にこれら両層間に接合界面(4)を形成させて移載する工程、
c)支持基板(1)の残余部分(11)を薄層(13)との接触を維持したまま脆弱ゾーン(12)に沿って分離する工程、
d)結晶核形成薄層(23)上にエピタキシーによってエピタキシャル成長層(6、6’)を成長させる工程、及び
e)支持基板(1)の残余部分(11)を薄層(13)から取り外す工程、
を備えたことを特徴とする。
このような方法により、所望の材料のエピタキシャル成長を開始する前に結晶核形成層をその支持体から分離することができ、その結果、後続のエピタキシャル成長の過程で支持基板の影響を最小限に抑えることができる。
加えて、本発明の方法によれば、前述の従来技術の説明で述べたような実施困難な工程であった支持基板の除去に関する諸問題が克服される。例えば、サファイアや炭化シリコンなどの硬質材料の除去は従来のラッピングや化学エッチング又はイオンエッチングでは時間がかかり困難であったが、本発明によればこれが克服される。
更に、本発明の方法は以下の利点及び非限定的な特徴を単独又は組み合わせで提供するものである。
即ち、本発明の第1の実施形態では、結晶核形成薄層を移載する工程b)を、結晶核形成基板となる第2基板の内部に原子種を注入することにより結晶核形成基板内で結晶核形成薄層と結晶核形成基板の残余部分との境界を画定する脆弱ゾーンを形成する工程と、支持基板と結晶核形成基板との二つの基板をそれぞれの薄肉支持層と結晶核形成薄層とが互いに向き合うように重ね合わせて結合させる工程と、結晶核形成基板の残余部分を該結晶核形成基板の脆弱ゾーンに沿って分離させる工程とによって行い、この場合の支持基板及び結晶核形成基板への原子種注入のパラメータを、これら二つの基板の構成材料の性質にあわせて、それぞれの脆弱ゾーンに沿った残余部分の分離に必要な力を作用させるためにこれら基板に印加される熱的、機械的、光学的、又は化学的エネルギーの積算量(時間×印加エネルギー量)が、それぞれの分離前の全工程で基板に印加されたエネルギーの積算量よりも大きくなるように選択する。
好ましくは、支持基板からその脆弱ゾーンに沿って支持基板の残余部分を分離する工程と結晶核形成基板からその脆弱ゾーンに沿って結晶核形成基板の残余部分を分離する工程とをそれぞれ加熱による応力の作用により行い、支持基板及び結晶核形成基板に対するそれぞれの脆弱ゾーンの各形成工程における原子種注入のパラメータは、これら二つの基板の構成材料の性質にあわせて、それぞれの脆弱ゾーンに沿った残余部分の分離に必要な印加熱量の積算量(時間×印加熱量)がそれぞれの分離前の全工程で印加される熱量の積算量よりも大きくなるように選択するとよい。
結晶核形成基板の残余部分又は支持基板の残余部分は、機械的、光学的及び/又は化学的起源の付加エネルギーの印加によって分離することが好ましい。
本発明の第2の実施形態では、結晶核形成薄層を移載する工程b)を、結晶核形成基板となる第2基板を薄肉支持層の表面に結合する工程と、ラッピング及び/又は化学エッチング及び/又はイオンエッチングにより結晶核形成基板の厚さをその背面側から減少させて結晶核形成薄層とする工程とよって行う。
薄肉支持層と結晶核形成薄層との結合は、例えば酸化シリコン、窒化シリコン及び酸窒化シリコンなどの誘電体材料からなる少なくとも一層の中間結合層を介して行うことが好ましい。
薄肉支持層と結晶核形成薄層とを互いに直接重ね合わせるか或いは少なくとも一層の中間結合層介して結合する工程は分子結合により実行することができる。
本発明による方法は、工程d)の前に、結晶核形成薄層の表面にエピタキシャル成長層を成長させて微細結晶核形成層を形成する工程を更に備えていてもよい。
この場合、微細結晶核形成層は、有機金属化学気相蒸着法(MOCVD)、ハイドライド気相エピタキシー法(HVPE)、分子線エピタキシー法(MBE)、陰極スパッタリング堆積法、横方向エピタキシャル成長法(ELOG)、又はペンデオ(PENDEO)エピタキシー法により形成することができる。
また、本発明による方法は、エピタキシャル成長層と一体となって残っている薄肉支持層と結晶核形成薄層、そして存在する場合は一層以上の中間結合層を除去する工程を更に備えていてもよい。
エピタキシャル成長層は、例えば窒化ガリウムや立方晶炭化シリコンなどの広幅バンドギャップ半導体材料で形成することが望ましい。
エピタキシャル成長層は自立膜となるに充分な厚さとすることが好ましいが、工程d)の終了時点で得られるエピタキシャル成長層は自立膜となるには不充分な厚さの薄肉層であってもよい。後者の場合、本発明の更に別の実施形態によれば、工程d)と工程e)との間に以下の追加工程、即ち、係る薄肉エピタキシャル成長層の表面に第1の金属層を設けると共に受容基板となる第3基板の表面に第2の金属層を設ける工程と、これら二つの金属層を互いに接面配置して一体に結合させる工程とを実行し、工程e)の終了時点で受容基板上に移載した形態の薄肉エピタキシャル成長層を得るものである。
本発明はまた、光学、光電子工学又は電子工学分野で利用されるエピタキシャル成長層の形成に供するためのエピタキシー用支持基板の形成方法も提供する。
即ち、本発明によるエピタキシー用基板の形成方法は、
i)支持基板となる第1基板の内部に原子種を注入することにより第1基板内で薄肉支持層となる薄層と該支持基板の残余部分との境界を画定する脆弱ゾーンを形成し、該脆弱ゾーンに沿って薄肉支持層と残余部分を互いに分離可能とする工程、及び
ii)後工程のエピタキシャル成長層の成長に適した材質の結晶核形成薄層を前記薄肉支持層の露出表面上にこれら両層間に接合界面を形成させて移載する工程、
を備えたことを特徴とする。
この場合、結晶核形成薄層を移載する工程ii)は、前述のエピタキシャル成長層の形成方法における工程b)に準じて行うことが好ましい。
また、薄肉支持層と結晶核形成薄層との結合についても、同様に前述のエピタキシャル成長層の形成方法における結合工程に準じて行えばよい。
最後に、本発明は特に前述の利用分野向けのエピタキシャル成長層の形成に用いられるエピタキシー用支持基板も提供する。
本発明によるエピタキシー用支持基板は、
支持基板となる第1基板を備え、該支持基板内には薄肉支持層となる薄層と該支持基板の残余部分との境界を画定する脆弱ゾーンが形成されていることと、
更に後工程のエピタキシャル成長層の成長に適した材質の結晶核形成薄層を備え、該結晶核形成薄層が薄肉支持層に直接又は誘電体材料からなる少なくとも一層の中間結合層を介して結合されていることを特徴とするものである。
本発明の他の特徴及び利点を明らかにするため、添付の図面と共に幾つかの好適な実施形態を説明すれば以下の通りである。尚、図示の各実施形態は本発明の技術的範囲を限定するためのものではなく、また各図中示した各層は説明を容易にする目的で簡略化されており、特にそれらの相対的な厚さについて実寸比で描かれているわけではない。
本発明による方法では、支持基板と称する第1基板1と、結晶核形成基板と称する第2基板2とを使用する。
支持基板1は前面と称する面130と、前面の反対側に背面と称する面110を有し、前面130は後で結晶核形成基板2と接合される。
同様に、結晶核形成基板2も前面230とその反対側の背面210とを有している。
支持基板1を構成する材料は、例えば1300〜1400℃に達する高温環境においても良好な機械的強度を保持するように選択される。好ましくは、現在の市場で入手可能なバルク基板が使用される。
純粋に例示の目的で挙げると、支持基板1の材料としては、シリコン、サファイア、多結晶炭化シリコン、6H若しくは4H単結晶炭化シリコン、窒化ガリウム(GaN)、窒化アルミニウム(AlN)、及び酸化亜鉛(ZnO)を挙げることができる。
結晶核形成基板2の材質及び格子パラメータは、符号6又は6’(図7〜図9と図10〜図14参照)で示すエピタキシャル成長層を得るための後工程のエピタキシャル成長プロセスが可能となるよう選択される。
例えば結晶核形成基板2は、窒化ガリウム(GaN)、シリコン(Si)、炭化シリコン(SiC)、サファイア、ダイアモンド、ガリウム砒素(AsGa)又は窒化アルミニウム(AlN)などの半導体材料とすることができるが、これらに限定されるものではない。
窒化ガリウムのエピタキシャル成長層を形成する場合、結晶核形成基板2は(111)単結晶シリコン、炭化シリコン(SiC)、サファイア又は窒化ガリウム(GaN)から選択することが好ましい。またエピタキシャル成長層を立方晶炭化シリコンで形成する場合は、結晶核形成基板2は(001)単結晶シリコン(Si)又は炭化シリコンであることが好ましい。
これら二つの基板1及び2は同一材質でもよいし、異なる材質のものでもよい。
支持基板1及び結晶核形成基板2に原子種を注入する操作は、好ましくは各基板の前面130及び230側に実行される。
ここで、原子種の注入という用語は、被衝撃面(この場合は前面130と230)から予め定められた深さ位置で注入原子種が最大濃度の層を形成するように注入原子種を材料中へ導入できる原子、分子又はイオンのあらゆる衝撃操作を意味する。分子又はイオンは最大値近傍に分布するエネルギーによっても材料中へ導入される。
原子種の注入は、例えばイオンビーム注入装置又はプラズマイオン注入装置を使用して実行可能である。
好ましくは原子種の注入はイオン衝撃法によって実行される。注入イオン種は水素であることが好ましい。希ガス(例えばヘリウム)のような他のイオン種を単独又は水素と組み合わせて使用することも有利である。
この点については、スマート・カット法(Smart Cut:登録商標)として知られている方法に関する文献を参照されたい。
このような原子種の注入により、素材支持基板1内の平均イオン侵入深度位置に脆弱ゾーン12が形成される。この脆弱ゾーンにより支持基板1は二つの部分に区画される。即ち、薄肉支持層と称する薄層13と、支持基板1の残余部分11である。
薄層13は脆弱ゾーン12と前面130との間に層状に拡がっている。
同様に、原子種注入後の結晶核形成基板2にも脆弱ゾーン22が形成され、結晶結晶核形成薄層23と残余部分21とに区画される。
状況に応じて、図1には示していないが、支持基板1の前面130及び/又は結晶核形成基板2の前面230を保護層で被覆してもよい。
保護層が存在する場合、原子種の注入は保護層を介して実行することができ、具体的には保護層の露呈した最上面越しに原子種を注入することができる。保護層はマスクとして機能し、注入プロセスの間に支持基板1及び結晶核形成2を保護する犠牲層であってもよい。このような保護層は原子種の注入後に除去してもよい。
これら二つの基板に対する原子種の注入におけるパラメータ、即ち、照射線量と注入エネルギーは、以下に述べる詳細な条件の関数として選択される。
図2に示すように、支持基板1は、結晶核形成基板2の上に夫々の薄層13と23同士が互いに向き合うように結合される。
この結合は好ましくは分子結合により実行される。そのようなボンディング法は当業者に知られており、例えばゲーゼレ(Goesele)による「半導体ウエハボンディング(Semiconductor wafer bonding)」サイエンス・アンド・テクノロジー(Sciences and Technology)、キュー・ワイ・トン(Q.Y.Tong)/ウー・ゲーゼレ(U.Goesele)共著、ウィリー・インターサイエンス・パブリケーションズ(Wily Interscience publications)に記載されている。
支持基板1の前面130と結晶核形成基板2の前面230との間の接合界面は符号4で示されている。
但し、薄層13と23との間の結合は、基板1の前面130及び/又は基板2の前面230上に形成された少なくとも一層の中間結合層を利用して実行することも可能である。これらの中間結合層は、例えば注入時における前述の保護層であってもよいし、符号31及び32で示す結合強化層として形成された特別な層であってもよい。この場合の接合界面4は、結合強化層31の最上面310と結合強化層32の最上面320との間の界面となる。
これらの材料層31及び32は、例えばアモルファスシリコンや多結晶シリコン、或いはアルミナ(Al2O3)で形成することができる。
結合強化層31及び32は、例えば酸化シリコン(SiO2)、窒化シリコン(Si3N4)又は酸窒化シリコン(SixOyN)のうちから選択された誘電体材料からなる層とすることが好ましい。これら結合強化層31及び32は同一材質でも異なる材質でもよく、厚さは数十nmから約1μmの範囲である。
結合強化層31及び32は、例えばプラズマ励起化学気相蒸着法(PECVD)によって得ることができ、或いは基板母材がシリコン又は単結晶炭化シリコンからなる場合は基板の酸化膜で形成してもよい。
接合界面を構成する二つの接触面は、好適な表面処理、例えば当業者によく知られたものとして、一方又は両方の接触面を公知のSC1又はSC2タイプの化学洗浄剤による洗浄、化学−機械的研磨、或いはプラズマ又は紫外オゾン活性化処理などの表面処理を施した後に互いに結合される。紫外オゾン活性化処理は、ガス雰囲気中で紫外線に曝露することによって紫外線が雰囲気と相互作用して生成されるオゾンにより表面を活性化させる処理である。これら様々な方法を組み合わせることも可能である。
尚、洗浄剤に関して使用されている略語"SC"は「Standard Clean」を意味する。SC1タイプの洗浄剤は液体アンモニアと過酸化水素及び水を基本成分とし、SC"タイプの洗浄剤は塩酸と過酸化水素及び水を基本成分とする。
結合は熱アニーリングによって強化することもできる。このアニーリングは、脆弱ゾーン12及び22に影響を与えないように、またアニーリングの段階で脆弱ゾーンに沿った分離を起こさないように条件が調整される。
この熱処理の目的は接合界面4において強力な結合を得ることであり、脆弱ゾーン12及び22で形成された欠陥の成長を接合界面4と平行な平面内に維持する補強効果を付与することにある。
図3に示す結晶核形成基板2の残余部分21は、機械的、熱的、光学的、及び/又は化学的エネルギーによる力の作用により分離することができる。
この点に関して、両基板に対する原子種の注入操作は、支持基板1及び結晶核形成基板2を構成する材料の材質とその組み合わせを考慮に入れて、脆弱ゾーン12又は22に沿って残余部分11又は21の分離に必要な力を作用させるためにこれら基板に印加される熱的、機械的、光学的、又は化学的エネルギーの積算量(時間×印加エネルギー量)が、それぞれの分離前の全工程を通して基板に印加されたエネルギーの積算量よりも大きくなるように選択されたパラメータに基づく照射線量及び注入エネルギーで実行されることに注目すべきである。
この場合、残余部分11及び21の分離工程は好ましくは加熱によって実行され、その際の注入パラメータは、脆弱ゾーン12に沿って残余部分11を分離するに必要な印加熱量の積算量(時間×印加熱量)が分離前の全工程を通して印加された熱量の積算量よりも大きくなるように選択される。
一方、接合界面4の強度は、これら両基板の残余部分に対する分離操作においても接合が解離することなく充分に耐えうるものであることに注意すべきである。
熱起源のエネルギーによる力は、例えば図2に示す積層体を所定時間加熱するなどして、適正な熱量を付与することにより印加することができる。
機械的起源のエネルギーによる力は、例えば結晶核形成基板2の残余部分21に曲げ応力及び/又は引張応力を加えたり、脆弱ゾーン22に流体(液体又は気体)ブレード又は流体(液体又は気体)ジェットを当てたりすることによって印加することができる。勿論、剪断力又は超音波を印加してもよい。
機械的応力は、電気的起源のエネルギー(静電場又は電磁場)を印加することによっても得ることができる。同様に、電磁場、電子ビーム、熱電加熱、低温流体、過冷却液体等を適用することによって生じる熱エネルギーから得ることもできる。更には、脆弱ゾーンへのレーザービームの照射と、該脆弱ゾーン沿いに分離を生じさせるに充分なエネルギーを供給する材料による光吸収とからなる光起源のものとすることもできる。
化学的起源のエネルギーは化学薬品中でのエッチングにより印加することができる。
図4に示すように、残余部分21を分離する工程の後に観察される表面粗さを抑えるように層23の露出面231の表面性状を改善する処理を付加的に実行することは好ましいことである。これは、その後の工程、特にエピタキシャル成長による層形成の成功を確実にするためである。
表面粗さの軽減のための処理は、化学−機械的研磨、熱酸化後の脱酸(例えばフッ化水素酸中)、プラズマエッチング、或いはイオンビーム又はイオンクラスターによるスムーシング等、様々な方法によって達成することができる。
結晶核形成層23がシリコンからなり、その上に立方晶炭化シリコンをエピタキシーで堆積しようとするような特別な場合、欧州特許公開第1288346号明細書に記載された方法を利用して露出面231の表面処理を行うことも可能である。
薄層13及び23の厚さは10nm〜約10μm程度であり、好ましくは数十nm〜1.5μmの範囲である。
特に有利な実施形態では、二つの薄層13と23の一方を他方よりもかなり厚肉、即ち5〜20の厚肉に形成し、それによって図4に示す積層体内部の残留応力を無くして露出表面231が可能な限り平坦面になるようにしている。
かくして得られた積層体はエピタキシー用支持基板9を構成する。
図5に示す工程は選択的なものであって必須工程ではない。この工程は、結晶核形成薄層23の上にエピタキシーによって緻密な微細結晶核形成層5を形成することからなり、以て変形実施形態に係るエピタキシー用支持基板9’を得るためのものである。
以上のようにして得られた二種類のエピタキシー用支持基板9及び9’は、基板1内への原子種の注入が結晶核形成薄層23の移載前に果たされ、それにも拘わらず原子種の注入を移載後に行う場合と同様に薄肉支持層13の厚肉化が可能である点で優れている。
微細結晶核形成層5は、後続のエピタキシャル成長層の形成に用いられる材料と同じ材料で形成することができる。従ってこの微細結晶核形成層は、ホモエピタキシーのシード(種結晶)として機能し、エピタキシャル成長層の結晶品質の向上に寄与する。
また、微細結晶核形成層5は、結晶核形成薄層23と、後続のエピタキシーで形成される成長層6との間の膨張係数及び格子パラメータの差を補償する層として利用することもできる。
例えば、特にGaNの場合、微細結晶核形成層5は有機金属化学気相蒸着法(MOCVD)又は分子線エピタキシー(MBE)によってエピタキシャル成長させることができる。
微細結晶核形成層5は、ハイドライド気相エピタキシー(HVPE)又は陰極スパッタリング堆積法によって得ることも可能である。
また、微細結晶核形成層の形成には、横方向エピタキシャル成長法(ELOG)、或いは形成前に材料をエッチングして結晶核形成薄層23とするペンデオ(PENDEO)エピタキシー法を使用することも可能である。これらの方法については、モルガン他(Morgan et al)著「GaN成長改良技術の評価(Evaluation of GaN growth improvement techniques)」、マテリアルス・サイエンス・アンド・エンジニアリング(Materials Science and Engineering) B90、2002年、201〜205頁を参照されたい。
尚、以上に挙げた各方法は本発明の技術的範囲を限定するものではない。
微細結晶核形成層5の形成に用いる材料は、結晶核形成薄層23に用いられる材料や後続のエピタキシャル成長層6の形成に用いられるものと異なる材料でもよい。
上述の二種類のエピタキシー用支持基板のいずれに対しても、即ち支持基板に微細結晶核形成層5が形成されているか否かによらず、脆弱ゾーン12に沿って残余部分11を分離させるのに充分なエネルギーが積層体に印加される(図6参照)。
結晶核形成層5を備えた積層体におけるこの段階での印加エネルギー積算量(時間×印加エネルギー量)は、脆弱ゾーン22に沿った分離工程中の印加エネルギー積算量と、微細結晶核形成層5のエピタキシャル成長中の印加エネルギー積算量との合計よりも大きくすることが好ましい。
一方、微細結晶核形成層5を備えていない積層体におけるこの段階での印加エネルギー積算量は、結晶核形成基板の脆弱ゾーン22に沿った分離のために印加されたエネルギーの積算量よりも大きければ充分である。
脆弱ゾーン12に沿った分離は、脆弱ゾーン22に沿った分離について説明したのと同様の技法を利用して行われる。
この分離工程によって、薄肉支持層13、結晶核形成薄層23、微細結晶核形成層5及び場合によって設けられる分子結合強化層31及び32からなる多層構造体7’が支持基板1の残余部分11から分離される。同様に微細結晶核形成層5が設けられていない場合の多層構造体を図6に符号7で示す。
但し、この分離工程は、支持基板1の残余部分11が多層構造体7又は7’、特に薄肉支持層13から取り外されないように留意して実行される。換言すれば、薄肉支持層13は残余部分11と分離しているが接触したままの状態に保持される。残余部分11と薄肉支持層13は、それらの互いに対面する面111及び131が粗面であり、従って多層構造部体全体をそのまま積み重ね状態に留めておくのに充分な摩擦が生じている。
勿論、多層構造体7又は7’と支持基板1の残余部分11を例えばクリップで相互に保持するようにしてもよい。
更に別の変形実施形態として、積み重ね状態の多層構造体7又は7’と基板残余部分11とをエピタキシャル成長炉内に装入する際にサセプター(即ち支持体)によって薄肉支持層13と基板残余部分11とを上述のように互いに接触状態に維持しつつ分離工程を実行することも可能である。この目的で、例えばサセプターにクリップを設けたり、基板と同形状のキャビティを設けたりしてもよい。
多層構造体7の厚さは数百nm〜約数十μm、多層構造体7’の厚さは200nm〜100μmであり、微細結晶核形成層5は多層構造体7の2〜10倍の厚さである。この厚さ範囲は、図7でエピタキシーが繰り返される後工程に亘って多層構造体7又は7’が機械的に安定であることを保証するものである。
図7に示すように、形成すべきエピタキシャル成長層6を構成するための材料は、結晶核形成層23の露出表面231或いは微細結晶核形成層5が存在する場合はその上部露出表面50の上に堆積される。
エピタキシャル成長層は、エピタキシーで堆積可能なあらゆる材料によって構成することができ、例えば広幅バンドギャップ半導体、特に窒化ガリウムや立方晶炭化シリコンによって構成することが好ましい。
エピタキシーは、成長層6が少なくとも100μmの厚さに達し、それ自体が自立膜で例えばエピタキシー用基板として使用可能な強度になるまで堆積が続けられる。
従って、エピタキシャル成長層6は高速エピタキシャル成長法によって形成することが好ましい。
窒化ガリウムの場合、特に好ましい成長法はハイドライド気相エピタキシー(HVPE)である。この場合の層の堆積は700〜1100℃の範囲内の温度条件下で行われる。
立方晶炭化シリコンの場合の特に好ましい成長法はコールドウォールCVDリアクター内で行われる化学気相蒸着法(CVD)である。
エピタキシャル成長層6は多層構造体7又は7’よりも充分に厚く(約10〜100倍)形成され、従って多層構造体がエピタキシャル成長層6に及ぼす力学的な悪影響は極めて小さいと見なすことができる。これにより従来技術の説明で既に述べた支持体に起因する問題点が解消されるので、極めて高品質のヘテロ又はホモエピタキシャル成長層6を形成することができる。
また、図には表してないが、微細結晶核形成層5は下地としての多層構造体7よりも約2〜10倍の厚さである。その結果、全体としての多層構造体7’は微細結晶核形成層5の構成材料と同じ材質であると見なすことができ、このことは材料層6のエピタキシャル成長に有利である。
上述のエピタキシャル成長層の形成の後に、図8に示すように支持基板1の残余部分11が薄肉支持層13から取り外される。
最終的に、例えば化学エッチングや反応性イオンエッチング(RIE)又は化学−機械的研磨或いはそれらの組み合わせによって図9に示すように多層構造部分7又は7’がエピタキシャル成長層6から除去される。この結果、エピタキシャル成長層6が単独で、或いは微細結晶核形成層5と共に自立基板として得られることになる。
尚、上述の実施形態では原子種の注入によって結晶核形成基板2内に脆弱ゾーンを形成することにより結晶核形成薄層23を得ているが、図示しない別の変形実施形態においては、例えば脆弱ゾーンを持たない結晶核形成基板2を支持基板1上に直接又は誘電体材料からなる中間結合層31及び32を介してボンディングした後、結晶核形成基板2の背面210側を浸食処理するなど、異なる方法で結晶核形成薄層23を得ることもできる。この場合の浸食処理は、化学エッチング単独、又は研削後の化学的浸食処理及び/又はイオンエッチングによって行うことができる。この方法は当業者にはBESOI(bond and etch back silicon on insulator)として知られている。
本発明による方法の第2の実施形態を図10〜図14を参照して以下に説明する。
この実施形態における第1工程は、第1の実施形態において図1〜図4で説明したものと同一であるので、ここでは説明を繰り返さない。
先ず、図4に示した積層体に対し、脆弱ゾーン12に沿って支持基板1から残余部分11を分離させるに充分な量のエネルギーが印加される(図10参照)。
分離工程は、図6で示した工程に関して前述した方法及びエネルギー条件で行われる。
即ち、この分離工程は、基板残余部分11がその上の多層構造体7の支持基板1から取り外されてしまわないように留意して行われる。
その後、結晶核形成薄層23上に目的とする材料の層がエピタキシーによって堆積されるが、その厚さは約100μm未満であり、従ってこれは自立膜とはならない。このようにして形成された薄肉エピタキシャル成長層を符号6’で示す。
薄肉エピタキシャル成長層の堆積は、既に第1の実施形態で説明した方法の一つ、例えば有機金属化学気相蒸着法(MOCVD)や分子線エピタキシー(MBE)によって可能である。
このように形成された薄肉エピタキシャル成長層は、電子部品の能動要素形成部分とすることができ、受容基板、即ち最終的に電子部品における機械的支持体となる第3の基板上へ移載される。
薄肉エピタキシャル成長層6’を移載する方法の一例を図11に示す。
これはメタルボンディング法である。この方法の詳細については、例えば米国特許第3665263号明細書を参照されたい。
この移載方法は、金属からなる第1の層81を薄肉エピタキシャル成長層6’上に堆積させ、同様に金属からなる第2の層82を受容基板8上に堆積させるものである。
これらの金属層81及び82は、金属及び/又は合金からなる複数の中間層に代えてもよい。
これらの金属層の材質は、良好なボンディング性能及び/又は電気伝導性を得るべく選択し、或いはまた光反射特性を得るべく選択する。
次いで、これら金属層81と82は図12に示すように互いに接面状態に配置され、その接触界面が好適な温度及び圧力条件で加圧処理されて相互にボンディングされる。
その後、基板残余部分11が支持基板1の薄肉支持層13から取り外される(図13参照)。
最終的には多層構造体7も除去され、図14に示すように受容基板8に移載された状態で導電性構造体を構成可能なエピタキシャル成長層6’が得られる。
変形実施形態として、図10〜14には示されてないが、厚肉エピタキシャル成長層6の形成について既に述べた技法を用いて結晶核形成薄層23上に堆積した微細結晶核形成層5の上に薄肉エピタキシャル成長層6’を形成することも可能である。
本発明の方法によれば、支持基板1の結晶核形成層23は厚肉エピタキシャル成長層6又は薄肉エピタキシャル成長層6’の成長を実行する前に分離される。このように、多層構造体7又は7’によって所謂擬似基板が形成され、これによって支持基板1の影響を受けることなく、従って従来技術による欠点を伴うことなくエピタキシャル成長層を作製することができる。換言すれば、得られるエピタキシャル成長層は厳密に平坦であり、クラックを生じることなく優れた結晶品質を有し、しかもその厚さは制限されることがない。
本発明による方法の三つの実施例を以下に示す。
実施例1:窒化ガリウム厚肉エピタキシャル成長層の製作
[111]シリコン結晶核形成基板2に熱酸化で得た酸化シリコン層32を介して水素を注入した。
また、多結晶炭化シリコン(SiC)からなる支持基板1に堆積法で得た酸化シリコン層31を介して水素を注入した。
シリコン結晶核形成基板2に対する注入条件は、エネルギー強度を120keV、照射線量を5×1016H+/cm2とした。またSiC支持基板1に対する注入条件は、エネルギー強度を95keV、照射線量を6×1016H+/cm2とした。
酸化シリコン層31及び32を化学−機械的研磨(CMP)で活性化して重ね合わせ、分子結合による結合を助長した。
次いで、[111]シリコン層の残余部分21を500℃で2時間アニーリングすることにより分離した。この際、特に支持基板1側で脆弱ゾーン12に沿った分離が起きないように、シリコン基板2内での分離を確実にするために付与する熱量を炭化シリコン基板1内での分離を引き起こすために必要とされる熱量よりも小さくした。
この分離の後、得られたエピタキシー用支持基板をHVPEリアクター内に置いて支持基板1の残余部分11と積層体の他の部分との間に分離を生起させ、そのまま基板残余部分を取り外すことなく直ちに結晶核形成薄層23上に窒化ガリウム(GaN)からなる厚肉エピタキシャル成長層を堆積させた。尚、上記分離処理は1000℃で30分間のアニーリングを行うことで実行した。
得られたGaN厚肉エピタキシャル成長層の厚さは数百μmであった。
その後、基板残余部分11を取り外し、また多層構造体7を化学エッチングによって除去した。
得られたGaN厚肉エピタキシャル成長層は極めて良好な結晶品質を有していた。
実施例2:単結晶立方晶炭化シリコン厚肉エピタキシャル成長層の製作
[001]シリコン単結晶からなる結晶核形成基板2に熱酸化で得た酸化シリコン層32を介して水素を注入した。
また、多結晶炭化シリコン(SiC)からなる支持基板1上に堆積法で得た酸化シリコン層31を介して水素を注入した。
シリコン結晶核形成基板2に対する注入条件は、エネルギー強度を120keVとし、照射線量を5×1016H+/cm2とした。またSiC支持基板1に対する注入条件は、エネルギー強度を95keV、照射線量を6×1016H+/cm2とした。
酸化シリコン層31及び32を化学−機械的研磨(CMP)で活性化して重ね合わせ、分子結合による結合を助長した。
次いで、[001]シリコン層の残余部分21を500℃で2時間アニーリングすることにより分離した。この際、特に支持基板1側で脆弱ゾーン12に沿った分離が起きないように、シリコン基板2内での分離を確実にするために付与する熱量を炭化シリコン基板1内での分離を引き起こすために必要とされる熱量よりも小さくした。
その後、化学−機械的研磨と犠牲酸化型熱処理により[001]シリコンの最上面231を準備した。
得られた構造体をコールドウォールCVDリアクター内に置き、上記最上面の上に立方晶炭化シリコンからなる厚肉エピタキシャル成長層を堆積させた。
この際、立方晶炭化シリコン(SiC)の厚肉エピタキシャル成長層6の成長を開始する直前に、支持基板1の残余部分11と積層体の他の部分との間に分離を生起させ、そのまま基板残余部分を取り外すことなく直ちにエピタキシャル成長を開始した。この分離処理は、1000℃で30分間のアニーリングを行うことで実行した。
得られたSiC厚肉エピタキシャル成長層の厚さは数百μmであった。
その後、基板残余部分11を取り外し、また多層構造体7を化学エッチングによって除去した。
最終的に得られた得られたSiC厚肉エピタキシャル成長層は、極めて良好な結晶品質を有していた。また、このSiC厚肉エピタキシャル成長層には実質的に残留応力が認められず、変形や撓みは殆ど存在していない。
発明による方法の第1の実施形態における連続工程のうちの一工程を示す模式図である。 同じく第1の実施形態における連続工程のうちの別の一工程を示す模式図である。 同じく第1の実施形態における連続工程のうちの更に別の一工程を示す模式図である。 同じく第1の実施形態における連続工程のうちの更に別の一工程を示す模式図である。 同じく第1の実施形態における連続工程のうちの更に別の一工程を示す模式図である。 同じく第1の実施形態における連続工程のうちの更に別の一工程を示す模式図である。 同じく第1の実施形態における連続工程のうちの更に別の一工程を示す模式図である。 同じく第1の実施形態における連続工程のうちの更に別の一工程を示す模式図である。 同じく第1の実施形態における連続工程のうちの更に別の一工程を示す模式図である。
本発明による方法の第2の実施形態における連続工程のうちの一工程を示す模式図である。 同じく第2の実施形態における連続工程のうちの別の一工程を示す模式図である。 同じく第2の実施形態における連続工程のうちの更に別の一工程を示す模式図である。 同じく第2の実施形態における連続工程のうちの更に別の一工程を示す模式図である。 同じく第2の実施形態における連続工程のうちの更に別の一工程を示す模式図である。

Claims (25)

  1. 光学、光電子工学又は電子工学分野で使用されるエピタキシャル成長層(6、6’)を形成する方法であって、
    a)支持基板となる第1基板(1)の内部に原子種を注入することにより支持基板内で薄肉支持層となる薄層(13)と支持基板の残余部分(11)との境界を画定する脆弱ゾーン(12)を形成する工程、
    b)後工程のエピタキシャル成長層(6,6’)の成長に適した材質の結晶核形成薄層
    (23)を前記薄層(13)の露出表面(130)上にこれら両層間に接合界面(4)を形成させて移載する工程、
    c)支持基板(1)の残余部分(11)を薄層(13)との接触を維持したまま脆弱ゾーン(12)に沿って分離する工程、
    d)結晶核形成薄層(23)上にエピタキシーによってエピタキシャル成長層(6、6’)を成長させる工程、及び
    e)支持基板(1)の残余部分(11)を薄層(13)から取り外す工程、
    を備えたことを特徴とするエピタキシャル成長層の形成方法。
  2. 結晶核形成薄層(23)を移載する工程b)を、
    結晶核形成基板となる第2基板(2)の内部に原子種を注入することにより結晶核形成基板内で結晶核形成薄層(23)と結晶核形成基板の残余部分(21)との境界を画定する脆弱ゾーン(22)を形成する工程と、
    支持基板と結晶核形成基板との二つの基板(1、2)をそれぞれの薄肉支持層(13)と結晶核形成薄層(23)とが互いに向き合うように重ね合わせて結合させる工程と、
    結晶核形成基板(2)の残余部分(21)を該基板の脆弱ゾーン(22)に沿って分離させる工程とによって行い、
    支持基板(1)及び結晶核形成基板(2)への原子種注入のパラメータを、これら二つの基板の構成材料の性質にあわせて、脆弱ゾーン(12)に沿った残余部分(11)の分離に必要な力を作用させるためにこれら基板に印加される熱的、機械的、光学的、又は化学的エネルギーの量(時間×印加エネルギー)が、分離前の全工程で二つの基板(1、2)に印加されたエネルギーの積算量よりも大きくなるように選択することを特徴とする請求項1に記載の方法。
  3. 支持基板(1)から脆弱ゾーン(12)に沿って残余部分(11)を分離する工程と結晶核形成基板(2)から脆弱ゾーン(22)に沿って残余部分(21)を分離する工程とをそれぞれ加熱による応力の作用により行い、
    支持基板(1)及び結晶核形成基板(2)に対するそれぞれの脆弱ゾーン(12、22)の各形成工程における原子種注入のパラメータを、これら二つの基板の構成材料の性質にあわせて、脆弱ゾーン(12)に沿った残余部分(11)分離するために印加される熱量(時間×印加温度)がそれぞれの分離前の全工程で印加される熱量の積算量よりも大きくなるように選択することを特徴とする請求項2に記載の方法。
  4. 結晶核形成基板(2)の残余部分(21)又は支持基板(1)の残余部分(11)を機械的、光学的及び/又は化学的エネルギーによる力の作用によって分離することを特徴とする請求項1又は2に記載の方法。
  5. 結晶核形成薄層(23)を移載する工程b)を、
    結晶核形成基板となる第2基板(2)を薄肉支持層(13)の上に結合する工程と、
    ラッピング及び/又は化学エッチング及び/又はイオンエッチングにより結晶核形成基板(2)の厚さをその背面(210)側から減少させて結晶核形成薄層(23)とする工程とよって行うことを特徴とする請求項1に記載の方法。
  6. 薄肉支持層(13)と結晶核形成薄層(23)との結合を少なくとも一層の中間結合層(31、32)を介して行うことを特徴とする請求項1〜5のいずれか1項に記載の方法。
  7. 中間結合層(31、32)が誘電体材料からなることを特徴とする請求項6に記載の方法。
  8. 誘電体材料(31、32)を、酸化シリコン、窒化シリコン及び酸窒化シリコンのうちから選択することを特徴とする請求項7に記載の方法。
  9. 薄肉支持層(13)と結晶核形成薄層(23)とを互いに直接重ね合わせるか或いは少なくとも一層の中間結合層(31、32)介して結合する工程を分子結合により行うことを特徴とする請求項1〜8のいずれか1項に記載の方法。
  10. 工程d)の前に、結晶核形成薄層(23)の表面にエピタキシャル成長層(6,6’)を成長させて微細結晶核形成層(5)を形成する工程を更に備えたことを特徴とする請求項1〜9のいずれか1項に記載の方法。
  11. 微細結晶核形成層(5)を、有機金属化学気相蒸着法(MOCVD)、ハイドライド気相エピタキシー法(HVPE)、分子線エピタキシー法(MBE)、陰極スパッタリング堆積法、横方向エピタキシャル成長法(ELOG)、又はペンデオ(PENDEO)エピタキシー法により形成することを特徴とする請求項10に記載の方法。
  12. エピタキシャル成長層(6、6’)と一体となって残っている薄肉支持層(13)と結晶核形成薄層(23)、そして存在する場合は一層以上の中間結合層(31、32)を除去する工程を更に備えたことを特徴とする請求項1〜11のいずれか1項に記載の方法。
  13. エピタキシャル成長層(6、6’)を広幅バンドギャップ半導体材料で形成することを特徴とする請求項1〜12のいずれか1項に記載の方法。
  14. エピタキシャル成長層(6,6’)を窒化ガリウムで形成することを特徴とする請求項13に記載の方法。
  15. エピタキシャル成長層(6,6’)を立方晶炭化シリコンで形成することを特徴とする請求項13に記載の方法。
  16. エピタキシャル成長層(6,6’)を自立膜となるに充分な少なくとも100μmの厚さのものとすることを特徴とする請求項1〜15のいずれか1項に記載の方法。
  17. 工程d)の終了時点で得られるエピタキシャル成長層(6’)が自立膜となるに不充分な100μm未満の厚さの薄肉エピタキシャル成長層であることと、工程d)と工程e)の間に実行される以下の追加工程、即ち、
    上記薄肉エピタキシャル成長層(6’)の表面に第1の金属層(81)を設け、受容基板となる第3基板(8)の表面に第2の金属層(82)を設ける工程、及び
    これら二つの金属層(81、82)を互いに接面配置して一体に結合させる工程、
    を更に備え、工程e)の終了時点で受容基板(8)上に移載した形態の薄肉エピタキシャル成長層(6’)を得ることを特徴とする請求項1〜15のいずれか1項に記載の方法。
  18. 光学、光電子工学又は電子工学分野で利用されるエピタキシャル成長層(6、6’)の形成に供するためのエピタキシー用支持基板(9,9’)の形成方法であって、
    i)支持基板となる第1基板(1)の内部に原子種を注入することにより第1基板内で薄肉支持層となる薄層(13)と該支持基板の残余部分(11)との境界を画定する脆弱ゾーン(11)を形成し、該脆弱ゾーンに沿って薄肉支持層(13)と残余部分(11)を互いに分離可能とする工程、及び
    ii)後工程のエピタキシャル成長層(6,6’)の成長に適した材質の結晶核形成薄層(23)を前記薄肉支持層(13)の露出表面(130)上にこれら両層間に接合界面(4)を形成させて移載する工程、
    を備えたことを特徴とするエピタキシー用支持基板の形成方法。
  19. 結晶核形成薄層(23)を移載する工程ii)を、
    結晶核形成基板となる第2基板(2)の内部に原子種を注入することにより結晶核形成基板内で結晶核形成薄層(23)と結晶核形成基板の残余部分(21)との境界を画定する脆弱ゾーン(22)を形成する工程と、
    支持基板と結晶核形成基板との二つの基板(1、2)をそれぞれの薄肉支持層(13)と結晶核形成薄層(23)とが互いに向き合うように重ね合わせて結合する工程と、
    結晶核形成基板(2)の残余部分(21)を該基板(2)の脆弱ゾーン(22)に沿って分離する工程、
    とによって行い、
    支持基板(1)及び結晶核形成基板(2)への原子種注入のパラメータを、支持基板(1)と結晶核形成基板(2)の構成材料の性質にあわせて、後工程における脆弱ゾーン(12)に沿った残余部分(11)の分離に必要な力を作用させるためにこれら基板に印加される熱的、機械的、光学的、又は化学的エネルギーの量(時間×印加エネルギー)が、それぞれの分離前の全工程で二つの基板(1、2)に印加されたエネルギーの積算量よりも大きくなるように選択することを特徴とする請求項18に記載の方法。
  20. 結晶核形成薄層(23)を移載する工程ii)を、
    結晶核形成基板となる第2基板(2)を薄肉支持層(13)に結合する工程と、
    ラッピング及び/又は化学エッチング及び/又はイオンエッチングにより結晶核形成基板(2)の厚さをその背面(210)側から減少させて結晶核形成薄層(23)とする工程、
    とによって行うことを特徴とする請求項18に記載の方法。
  21. 薄肉支持層(13)と結晶核形成薄層(23)との結合を誘電体材料からなる少なくとも一層の中間結合層(31、32)を用いて行うことを特徴とする請求項18〜20のいずれか1項に記載の方法。
  22. 誘電体材料(31、32)を、酸化シリコン、窒化シリコン及び酸窒化シリコンのうちから選択することを特徴とする請求項21に記載の方法。
  23. 薄肉支持層(13)と結晶核形成薄層(23)とを互いに直接重ね合わせるか或いは少なくとも一層の中間結合層(31、32)介して結合する工程を分子結合により行うことを特徴とする請求項18〜22のいずれか1項に記載の方法。
  24. 結晶核形成薄層(23)の表面に微細結晶核形成層(5)を形成する工程を更に備えたことを特徴とする請求項18〜23のいずれか1項に記載の方法。
  25. 微細結晶核形成層(5)を、有機金属化学気相蒸着法(MOCVD)、ハイドライド気相エピタキシー法(HVPE)、分子線エピタキシー法(MBE)、陰極スパッタリング堆積法、横方向エピタキシャル成長法(ELOG)、又はペンデオ(PENDEO)エピタキシー法により形成することを特徴とする請求項24に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220002765A (ko) * 2020-06-30 2022-01-07 김승호 구조개선형 레이스웨이 조이너

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
US7538010B2 (en) * 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
DE102004061865A1 (de) * 2004-09-29 2006-03-30 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Dünnfilmhalbleiterchips
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
KR20080086899A (ko) * 2005-12-27 2008-09-26 신에쓰 가가꾸 고교 가부시끼가이샤 Soi 웨이퍼의 제조 방법 및 soi 웨이퍼
TWI334164B (en) * 2006-06-07 2010-12-01 Ind Tech Res Inst Method of manufacturing nitride semiconductor substrate and composite material substrate
US20100052064A1 (en) * 2006-07-20 2010-03-04 Agency For Science, Technology And Research Method for straining a semiconductor wafer and a wafer substrate unit used therein
US20080050889A1 (en) * 2006-08-24 2008-02-28 Applied Materials, Inc. Hotwall reactor and method for reducing particle formation in GaN MOCVD
US9059247B2 (en) * 2007-05-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
FR2917232B1 (fr) * 2007-06-06 2009-10-09 Soitec Silicon On Insulator Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion.
FR2922359B1 (fr) * 2007-10-12 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire
US7696058B2 (en) * 2007-10-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US20100244203A1 (en) * 2007-11-15 2010-09-30 S.O.I.Tec Silicon On Insulator Technologies Semiconductor structure having a protective layer
JP2009141093A (ja) 2007-12-06 2009-06-25 Toshiba Corp 発光素子及び発光素子の製造方法
FR2926672B1 (fr) * 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication de couches de materiau epitaxie
FR2926674B1 (fr) * 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable
JP5297219B2 (ja) * 2008-02-29 2013-09-25 信越化学工業株式会社 単結晶薄膜を有する基板の製造方法
US7749884B2 (en) * 2008-05-06 2010-07-06 Astrowatt, Inc. Method of forming an electronic device using a separation-enhancing species
EP2294607A2 (en) * 2008-05-17 2011-03-16 Astrowatt, Inc. Method of forming an electronic device using a separation technique
US9048169B2 (en) * 2008-05-23 2015-06-02 Soitec Formation of substantially pit free indium gallium nitride
CN102131957A (zh) * 2008-08-28 2011-07-20 硅绝缘体技术有限公司 基于紫外线吸收的监测器和对氯化物气流的控制
JP5115735B2 (ja) * 2008-09-04 2013-01-09 富士電機株式会社 炭化珪素半導体基板とその製造方法
JP4866935B2 (ja) * 2009-04-28 2012-02-01 株式会社沖データ 立方晶炭化ケイ素単結晶薄膜の製造方法及び半導体装置
US20110048517A1 (en) * 2009-06-09 2011-03-03 International Business Machines Corporation Multijunction Photovoltaic Cell Fabrication
US8633097B2 (en) 2009-06-09 2014-01-21 International Business Machines Corporation Single-junction photovoltaic cell
US20100310775A1 (en) * 2009-06-09 2010-12-09 International Business Machines Corporation Spalling for a Semiconductor Substrate
US8802477B2 (en) * 2009-06-09 2014-08-12 International Business Machines Corporation Heterojunction III-V photovoltaic cell fabrication
US8703521B2 (en) 2009-06-09 2014-04-22 International Business Machines Corporation Multijunction photovoltaic cell fabrication
US20110089429A1 (en) * 2009-07-23 2011-04-21 Venkatraman Prabhakar Systems, methods and materials involving crystallization of substrates using a seed layer, as well as products produced by such processes
WO2011017179A2 (en) 2009-07-28 2011-02-10 Gigasi Solar, Inc. Systems, methods and materials including crystallization of substrates via sub-melt laser anneal, as well as products produced by such processes
US8629436B2 (en) * 2009-08-14 2014-01-14 Gigasi Solar, Inc. Backside only contact thin-film solar cells and devices, systems and methods of fabricating same, and products produced by processes thereof
WO2011066485A2 (en) * 2009-11-25 2011-06-03 Gigasi Solar, Inc. Systems, methods and products including features of laser irradiation and/or cleaving of silicon with other substrates or layers
EP2330697A1 (en) * 2009-12-07 2011-06-08 S.O.I.Tec Silicon on Insulator Technologies Semiconductor device having an InGaN layer
US9012253B2 (en) * 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
FR2957716B1 (fr) * 2010-03-18 2012-10-05 Soitec Silicon On Insulator Procede de finition d'un substrat de type semi-conducteur sur isolant
US8536022B2 (en) * 2010-05-19 2013-09-17 Koninklijke Philips N.V. Method of growing composite substrate using a relaxed strained layer
FR2967812B1 (fr) * 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US8822817B2 (en) 2010-12-03 2014-09-02 The Boeing Company Direct wafer bonding
CN102610705A (zh) * 2011-01-24 2012-07-25 鸿富锦精密工业(深圳)有限公司 氮化镓基板的制作方法
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
RU2469433C1 (ru) * 2011-07-13 2012-12-10 Юрий Георгиевич Шретер Способ лазерного отделения эпитаксиальной пленки или слоя эпитаксиальной пленки от ростовой подложки эпитаксиальной полупроводниковой структуры (варианты)
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
FR2995446A1 (fr) * 2012-09-07 2014-03-14 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant au moins deux interfaces
FR2995445B1 (fr) * 2012-09-07 2016-01-08 Soitec Silicon On Insulator Procede de fabrication d'une structure en vue d'une separation ulterieure
FR2995447B1 (fr) 2012-09-07 2014-09-05 Soitec Silicon On Insulator Procede de separation d'au moins deux substrats selon une interface choisie
CN104756245B (zh) * 2012-10-26 2017-09-22 Rfhic公司 具有提高的可靠性和工作寿命的半导体器件及其制造方法
US9252008B2 (en) * 2013-01-11 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US20140264456A1 (en) * 2013-03-15 2014-09-18 Semiconductor Components Industries, Llc Method of forming a high electron mobility semiconductor device
DE102013212173B4 (de) * 2013-06-26 2016-06-02 Robert Bosch Gmbh MEMS-Bauelement mit einer auslenkbaren Membran und einem feststehenden Gegenelement sowie Verfahren zu dessen Herstellung
FR3007891B1 (fr) * 2013-06-28 2016-11-25 Soitec Silicon On Insulator Procede de fabrication d'une structure composite
WO2016205751A1 (en) * 2015-06-19 2016-12-22 QMAT, Inc. Bond and release layer transfer process
US11289593B2 (en) * 2015-07-31 2022-03-29 Infineon Technologies Austria Ag Breakdown resistant HEMT substrate and device
US10867834B2 (en) * 2015-12-31 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10186630B2 (en) * 2016-08-02 2019-01-22 QMAT, Inc. Seed wafer for GaN thickening using gas- or liquid-phase epitaxy
FR3062398B1 (fr) 2017-02-02 2021-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat pour la croissance d'un film bidimensionnel de structure cristalline hexagonale
US10622468B2 (en) * 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
US10332876B2 (en) * 2017-09-14 2019-06-25 Infineon Technologies Austria Ag Method of forming compound semiconductor body
CN108365083B (zh) * 2018-02-07 2022-03-08 济南晶正电子科技有限公司 用于声表面波器件的复合压电衬底的制造方法
FR3079659B1 (fr) * 2018-03-29 2020-03-13 Soitec Procede de fabrication d'un substrat donneur pour la realisation d'une structure integree en trois dimensions et procede de fabrication d'une telle structure integree
US11664357B2 (en) 2018-07-03 2023-05-30 Adeia Semiconductor Bonding Technologies Inc. Techniques for joining dissimilar materials in microelectronics
CN112018025A (zh) * 2019-05-31 2020-12-01 中国科学院上海微系统与信息技术研究所 Ⅲ-ⅴ族化合物半导体异质键合结构的制备方法
FR3114909B1 (fr) * 2020-10-06 2023-03-17 Soitec Silicon On Insulator Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium
FR3114910A1 (fr) * 2020-10-06 2022-04-08 Soitec Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium
FR3116652A1 (fr) * 2020-11-26 2022-05-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de fabrication d’un composant comprenant une couche en matériau monocristallin compatible avec des budgets thermiques élevés
CN112820634B (zh) * 2021-01-14 2024-01-16 镓特半导体科技(上海)有限公司 半导体结构、自支撑氮化镓层及其制备方法
TWI785763B (zh) * 2021-08-27 2022-12-01 合晶科技股份有限公司 複合基板及其製造方法

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS607720A (ja) * 1983-06-28 1985-01-16 Nec Corp エピタキシヤル成長方法
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
US5147808A (en) * 1988-11-02 1992-09-15 Universal Energy Systems, Inc. High energy ion implanted silicon on insulator structure
JP2617798B2 (ja) * 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
US5024723A (en) * 1990-05-07 1991-06-18 Goesele Ulrich M Method of producing a thin silicon on insulator layer by wafer bonding and chemical thinning
US5270246A (en) * 1991-06-18 1993-12-14 Matsushita Electric Industrial Co., Ltd. Manufacturing method of semiconductor multi-layer film and semiconductor laser
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3214631B2 (ja) * 1992-01-31 2001-10-02 キヤノン株式会社 半導体基体及びその作製方法
EP1179842A3 (en) * 1992-01-31 2002-09-04 Canon Kabushiki Kaisha Semiconductor substrate and method for preparing same
US5229305A (en) * 1992-02-03 1993-07-20 Motorola, Inc. Method for making intrinsic gettering sites in bonded substrates
US5213986A (en) * 1992-04-10 1993-05-25 North American Philips Corporation Process for making thin film silicon-on-insulator wafers employing wafer bonding and wafer thinning
US5244817A (en) * 1992-08-03 1993-09-14 Eastman Kodak Company Method of making backside illuminated image sensors
US5310451A (en) * 1993-08-19 1994-05-10 International Business Machines Corporation Method of forming an ultra-uniform silicon-on-insulator layer
JPH1027893A (ja) * 1993-10-29 1998-01-27 Amer Fib Inc 電荷シンク又は電位ウェルとして設けられた絶縁層の下の基板内に電気的に結合され別に形成されたドープされた領域を有するsoiウエーハ上に設けられた集積回路(ic)装置
JP2980497B2 (ja) * 1993-11-15 1999-11-22 株式会社東芝 誘電体分離型バイポーラトランジスタの製造方法
JP3257580B2 (ja) * 1994-03-10 2002-02-18 キヤノン株式会社 半導体基板の作製方法
CA2182442C (en) * 1995-08-02 2000-10-24 Kiyofumi Sakaguchi Semiconductor substrate and fabrication method for the same
FR2738671B1 (fr) * 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
US6809010B1 (en) * 1996-02-29 2004-10-26 Kyocera Corporation Sapphire single crystal, semiconductor laser diode using the same for substrate, and method for manufacturing the same
SG65697A1 (en) 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
JPH10223496A (ja) * 1997-02-12 1998-08-21 Ion Kogaku Kenkyusho:Kk 単結晶ウエハおよびその製造方法
US6143628A (en) * 1997-03-27 2000-11-07 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
US6150239A (en) * 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
US6146457A (en) * 1997-07-03 2000-11-14 Cbl Technologies, Inc. Thermal mismatch compensation to produce free standing substrates by epitaxial deposition
FR2767416B1 (fr) * 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
DE19803013B4 (de) * 1998-01-27 2005-02-03 Robert Bosch Gmbh Verfahren zum Ablösen einer Epitaxieschicht oder eines Schichtsystems und nachfolgendem Aufbringen auf einen alternativen Träger
FR2774214B1 (fr) * 1998-01-28 2002-02-08 Commissariat Energie Atomique PROCEDE DE REALISATION D'UNE STRUCTURE DE TYPE SEMI-CONDUCTEUR SUR ISOLANT ET EN PARTICULIER SiCOI
US6540827B1 (en) * 1998-02-17 2003-04-01 Trustees Of Columbia University In The City Of New York Slicing of single-crystal films using ion implantation
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
US20020089016A1 (en) * 1998-07-10 2002-07-11 Jean-Pierre Joly Thin layer semi-conductor structure comprising a heat distribution layer
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3525061B2 (ja) * 1998-09-25 2004-05-10 株式会社東芝 半導体発光素子の製造方法
JP4365920B2 (ja) 1999-02-02 2009-11-18 キヤノン株式会社 分離方法及び半導体基板の製造方法
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
FR2798224B1 (fr) * 1999-09-08 2003-08-29 Commissariat Energie Atomique Realisation d'un collage electriquement conducteur entre deux elements semi-conducteurs.
US6653209B1 (en) * 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
US6633066B1 (en) * 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
TW452866B (en) * 2000-02-25 2001-09-01 Lee Tien Hsi Manufacturing method of thin film on a substrate
US6335263B1 (en) * 2000-03-22 2002-01-01 The Regents Of The University Of California Method of forming a low temperature metal bond for use in the transfer of bulk and thin film materials
FR2807074B1 (fr) 2000-04-03 2002-12-06 Soitec Silicon On Insulator Procede et dispositif de fabrication de substrats
US6573126B2 (en) * 2000-08-16 2003-06-03 Massachusetts Institute Of Technology Process for producing semiconductor article using graded epitaxial growth
FR2816445B1 (fr) * 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2835096B1 (fr) * 2002-01-22 2005-02-18 Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
JP3729065B2 (ja) * 2000-12-05 2005-12-21 日立電線株式会社 窒化物半導体エピタキシャルウェハの製造方法及び窒化物半導体エピタキシャルウェハ
JP4127463B2 (ja) 2001-02-14 2008-07-30 豊田合成株式会社 Iii族窒化物系化合物半導体の結晶成長方法及びiii族窒化物系化合物半導体発光素子の製造方法
JP4633962B2 (ja) * 2001-05-18 2011-02-16 日亜化学工業株式会社 窒化物半導体基板の製造方法
JP2003068654A (ja) * 2001-08-27 2003-03-07 Hoya Corp 化合物単結晶の製造方法
JP2003095798A (ja) * 2001-09-27 2003-04-03 Hoya Corp 単結晶基板の製造方法
US20030230778A1 (en) * 2002-01-30 2003-12-18 Sumitomo Mitsubishi Silicon Corporation SOI structure having a SiGe Layer interposed between the silicon and the insulator
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
FR2844634B1 (fr) * 2002-09-18 2005-05-27 Soitec Silicon On Insulator Formation d'une couche utile relaxee a partir d'une plaquette sans couche tampon
FR2845523B1 (fr) * 2002-10-07 2005-10-28 Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee
JP4556158B2 (ja) * 2002-10-22 2010-10-06 株式会社Sumco 貼り合わせsoi基板の製造方法および半導体装置
JP2004247610A (ja) * 2003-02-14 2004-09-02 Canon Inc 基板の製造方法
US7018909B2 (en) * 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
EP1484794A1 (en) * 2003-06-06 2004-12-08 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for fabricating a carrier substrate
FR2855908B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
US7261777B2 (en) * 2003-06-06 2007-08-28 S.O.I.Tec Silicon On Insulator Technologies Method for fabricating an epitaxial substrate
US7538010B2 (en) * 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
FR2857982B1 (fr) * 2003-07-24 2007-05-18 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
EP1973155B1 (en) * 2004-11-19 2011-07-06 S.O.I. TEC Silicon Method for fabricating a germanium on insulator (GeOI) type wafer
US20080087881A1 (en) * 2004-11-24 2008-04-17 Kazumasa Ueda Semiconductor Multilayer Substrate, Method For Producing Same And Light-Emitting Device
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
US7361528B2 (en) * 2005-02-28 2008-04-22 Sharp Laboratories Of America, Inc. Germanium infrared sensor for CMOS imagers
US20070117350A1 (en) * 2005-08-03 2007-05-24 Memc Electronic Materials, Inc. Strained silicon on insulator (ssoi) with layer transfer from oxidized donor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220002765A (ko) * 2020-06-30 2022-01-07 김승호 구조개선형 레이스웨이 조이너

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