JP2005244020A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 高性能化が要求される論理素子と高品質かつ集積化が求められるメモリー素子とを同一基板上に集積化する技術の実現を図ると共に、更なるコスト低減、工程数削減などに寄与する。
【解決手段】 部分ＳＯＩ構造を有する半導体装置において、半導体基板１０上の一部に第１の絶縁層１１を介して接着された第１の半導体層１２と、基板上１０の第１の半導体層１２が接着された領域以外に、該半導体層１２と同じ高さまで成長形成された第２の半導体層１４とを備えた。
【選択図】 図１

Description

本発明は、半導体基板の一部を絶縁層で分離した構造を有する半導体装置及びその製造方法に関する。
Ｓｉ−ＬＳＩ半導体素子、とりわけＭＯＳＦＥＴの性能は、ＬＳＩの進歩と共に年々向上している。しかしながら、近年のプロセス技術の観点からはリソグラフィ技術の限界、素子物理の観点からは移動度の飽和などが指摘され、高性能化への困難度が増している。
Ｓｉ−ＭＯＳＦＥＴの高性能化の指標の一つである電子移動度を向上させる方法として、素子形成のための活性層に歪みを印加する技術が注目されている。活性層に歪みを印加すると、そのバンド構造が変化し、チャネル中のキャリアの散乱が抑制されるため、移動度の向上が期待できる。具体的には、Ｓｉ基板上にＳｉよりも格子定数の大きな材料からなる混晶層、例えばＧｅ濃度２０％の歪み緩和ＳｉＧｅ混晶層（以下、単にＳｉＧｅ層と記す）を形成し、このＳｉＧｅ層上にＳｉ層を形成すると、格子定数の差によって歪みが印加された歪みＳｉ層が形成される。このような歪みＳｉ層を半導体デバイスのチャネルに用いると、無歪みＳｉチャネルを用いた場合の約１．７６倍と大幅な電子移動度の向上を達成できることが報告されている（例えば、非特許文献１参照）。
本発明者らは、上述の歪みＳｉチャネルをＳＯＩ構造上に形成するため、埋め込み酸化層上の歪み緩和ＳｉＧｅ層上に歪みＳｉ層を作製する方法でデバイス構造を実現した（例えば、非特許文献２参照）。この構造のトランジスタは、ショートチャネル効果（Short Channel Effect：ＳＣＥ）、寄生容量などの低減が期待でき、高性能な素子を実現可能である。
しかしながら、更なる微細化を進めると、将来的に、例えば３５ｎｍノードの素子を作製する場合、歪みＳｉチャネルの厚さは、経験的にゲート長の１／３〜１／４、即ち数ｎｍ程度と薄くなり、結晶層の劣化が懸念される。例えば、上記の歪みＳｉを例にすると、歪みを印加するために下地の結晶と上地の歪み印加層との格子間隔は％オーダとなり、結晶中に歪みによる結晶欠陥が生じる。
また、歪みＳｉチャネルがＳｉとは異なる半導体材料と接している場合、例えば歪みＳｉチャネルが下地のＳｉＧｅ層と接していると、ＳｉＧｅ層から歪みＳｉ層へＧｅの拡散が生じるおそれがある。これによって、歪みの変化，キャリア輸送の変化，或いは界面準位の増大などが、素子作製プロセス中やデバイス動作時に生じる可能性があり、素子特性劣化が懸念される。
一方、次世代コンピュータシステムに適用される論理演算素子製造の必要技術として、例えばＤＲＡＭ混載プロセスに代表される１チップ化技術の開発が重要である。このような混載素子は、論理回路と前記ＤＲＡＭのようなメモリー素子とを同一基板上に形成し、高速動作を維持しながら消費電力とコスト低減をも両立する技術として注目されている。この場合、論理回路にはより処理速度の速い高性能な素子が要求され、一方、メモリー素子の形成には歩留まりを念頭に置いて高品質の半導体装置を作製する必要がある。
J.Welser, J.L.Hoyl,S.Tagkagi, and J.F.Gibbons, IEDM 94-373 T.Mizuno et al., 11-3, 2002 Symposia on VLSI Tech.
このように、高性能な論理素子と高品質なメモリー素子とを同一基板上に集積化する技術においては、微細化限界に伴う論理素子の高性能化の限界を打破しつつ、かつ従来技術のように単一基板上に高品質なメモリー素子を集積化する方法には自ずと限界がある。そして、例えば微細化が進むにつれて素子性能の向上効果の減少、コスト向上、製造工程数増大、集積化に伴う駆動力低下による回路設計の困難度増大といった様々な課題が複合化して、世代と共に益々集積化が困難になっていく問題があった。
本発明は、上記事情を考慮して成されたもので、その目的とするところは、更なる高性能化が要求される論理素子と高品質かつ集積化が求められるメモリー素子とを同一基板上に集積化する技術の実現を図ると共に、更なるコスト低減、工程数削減などに対応し得る半導体装置及びその製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち本発明は、半導体チャネルを利用する半導体装置において、半導体基板上の一部に第１の絶縁層を介して接着された第１の半導体層と、前記基板上の第１の半導体層が接着された領域以外に、該半導体層と同じ高さまで成長形成された第２の半導体層と、を具備してなることを特徴とする。
また本発明は、上記構成の半導体装置の製造方法において、半導体基板上の一部に、第１の絶縁層を介して第１の半導体層を接着する工程と、第１の半導体層の側面に第２の絶縁層を形成する工程と、前記基板上の第１の半導体層が接着されていない領域に第２の半導体層をエピタキシャル成長する工程と、を含むことを特徴とする。
本発明によれば、半導体基板上の一部に第１の絶縁層を介して第１の半導体層を接着し、半導体基板上の第１の半導体層が接着された領域以外に、該半導体層と同じ高さまで第２の半導体層を成長形成することにより、半導体基板の一部を絶縁層で分離した、いわゆる部分ＳＯＩ構造を実現することができる。そして、第１の半導体層と第２の半導体層との面方位，組成，格子歪みなどの物理的特性を異ならせることにより、同一基板上に異なる特性の半導体領域を形成することができる。
従って、高性能な論理素子と高品質なメモリー素子とを同一基板上に集積化する技術において、論理素子をＳＯＩ部分（第１の半導体層側）に形成し、メモリー素子を基板部分（第２の半導体層側）に形成することにより、高性能論理素子と高品質かつ高集積メモリー素子とを同一基板上に集積化できると共に、コスト低減、工程数削減などに対応することが可能となる。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の素子構造を示す断面図である。
単結晶Ｓｉ基板（半導体基板）１０上の一部（図の左側の領域）にＳｉＯ2 からなる絶縁層（第１の絶縁層）１１を介して面方位（００１）の歪みＳｉ層（第１の半導体層）１２が接着されている。これにより、図の左側の領域は、ＳＯＩ（Silicon on insulator）構造に近い構造上に形成されている。歪みＳｉ層１２の側面には、ＳｉＯ2 からなる絶縁層（第２の絶縁層）１３が形成されている。そして、Ｓｉ基板１０の歪みＳｉ層１２が存在しない領域（図の右側の領域）上には、再成長層としてのＳｉ層（第２の半導体層）１４が成長形成されている。なお、図では絶縁層１３は歪みＳｉ層１２と再成長層１４との間にしか配置されていないが、実際には絶縁層１３は歪みＳｉ層１２の周り全体を囲むように形成されている。
図１の右側の領域には、ゲート絶縁層２１を介してゲート電極層２２が形成され、さらにソース・ドレイン２３を形成することによりＭＯＳＦＥＴが構成されている。一方、図１の左側の領域には、ゲート絶縁層３１を介してゲート電極層３２が形成され、さらにソース・ドレイン３３を形成することによりＭＯＳＦＥＴが構成されている。なお、図中の２４，３４は層間絶縁膜、２５，３５は配線電極を示している。
ここで、本実施形態の特徴は、Ｓｉ基板１０上の一部に絶縁層１１を介して歪みＳｉ層１２を接着した部分ＳＯＩ構造を採用したことである。また、従来の部分ＳＯＩ構造では絶縁層は基板表面と平行に形成されているのに対し、本実施形態においては絶縁層の端部が基板表面に向かって形成されていることも特徴である。即ち、従来構造では絶縁層１１しかないが、本実施形態では絶縁層１３を新たに設けたことが特徴である。
絶縁層１３が絶縁層１１の底部と基板表面とを完全に結んでいる場合が図１に示され、この場合は絶縁層１１，１３によって、Ｓｉ基板１０の一部が完全に基板から絶縁されたＳｉ分離層構造となっている。一方、図２に示すように、絶縁層１３が絶縁層１１の端部から基板表面側に向かって形成され、基板表面に達しないように形成することも可能である。何れの場合でも、従来のＳＯＩ素子の利点である図中の２つの素子間の干渉が低減でき、ラッチアップ動作や寄生トランジスタ効果の排除などの効果が得られる上、単体素子としても寄生容量の低減、ＳＣＥ（short-channel-effect）の低減などのメリットがある。図１、図２のどちらの形態を選択するかは、回路設計などによって決められる。
本実施形態における素子形成用基板の形成方法を、歪み（００１）Ｓｉ層１２の形成を例として、図３にて説明する。歪み（００１）Ｓｉ層１２は、図３に示すように、ＳＯＩ基板を用いて実現する。本実施形態の場合は、図３（ａ）に示すように、Ｓｉ基板１０と歪み（００１）Ｓｉ層１２とを絶縁膜１１を介して直接貼り合わせる。
より具体的には、歪み（００１）Ｓｉ層１２上に絶縁層１１を形成した基板をＳｉ基板１０と直接接着により貼り合わせる。この場合、絶縁膜１１を介しているので、下地となる基板１０の格子情報を引き継ぐことなく所望の層を貼り合わせが実現できることが特徴である。貼り合わせた後の歪み（００１）Ｓｉ層１２はその下の絶縁層１１と共に、トランジスタなどの半導体装置を形成する部分を残して、エッチングなどによって除去される。最後に、図３（ｂ）に示したように、除去した部分に再成長層１４を形成して所望の基板と成す。
なお、再成長層１４はエピタキシャル成長により形成するが、成長表面をＳｉ層１２と面一にした方が望ましい。このための成長条件は、次のようになる。
即ち、再成長層１４の厚みは典型的に、５０ｎｍから５０００ｎｍ程度であるので、この厚み分の結晶成長が行えれば良い。結晶成長速度は、基板表面温度、ガス分圧、ガス種によって異なり、Ｓｉ層のＣＶＤ成長の場合であれば、ＳｉＨ4（シラン）、Ｓｉ2Ｈ6（ジシラン）、Ｓｉ3Ｈ8（トリシラン）や、ＳｉＨｓＣｌ2（ジクロルシラン）などが用いられる。このとき、基板温度を６５０℃に維持すると、例えば５torrの圧力にて毎分１０ｎｍ程度の結晶成長が見込まれるので、所望の厚みが３００ｎｍであれば、約３０分程度の結晶成長時間が必要である。成長速度は、ガスの流れ、基板回転の有無などの条件に敏感で、それらにより大きく変化する。
ガス圧は加圧から１０-6Torr位迄の減圧まで使用可能であり、ガス種に依っては成長温度は４００℃から１０００℃程度で成長できる。また、ＳｉＧｅ層の成長などは、ＧｅＨ4（ゲルマン）とシランガスなどの組み合わせが用いられ、一般にＳｉ単層の成長よりも数倍程度成長速度が速い場合がある。この他にも、所望の領域以外にマスクを併用してのＭＢＥ法や、プラズマ成長、液相成長なども利用できる場合がある。
ここで、再成長界面は、もともとの基板の面であるので、エピタキシャル成長が可能である。従って、基板１０の上に直接エピタキシャル成長された再成長層１４は結晶欠陥の少ない良質な結晶であり、例えばＤＲＡＭなどの信頼性が要求される素子を形成するのに適している。一方、歪み（００１）Ｓｉ層１２は、通常よりも移動度の高いＭＯＳＦＥＴの作製が可能であるから、論理素子などの高性能トランジスタが必要な半導体装置を形成するのに適している。
また、歪みＳｉ層１２及び再成長層１４上にＭＯＳトランジスタを製造するには、通常のＭＯＳＦＥＴ製造工程と同様に、基板表面上にＳｉＯ2 等の酸化膜を形成し、その上に多結晶シリコン膜を形成した後、これらをゲート電極形状にパターニングする。そして、ゲート電極をマスクとして歪みＳｉ層１２及び再成長層１４内にソース・ドレイン形成のためのイオン注入を行った後に、層間絶縁膜を堆積する。さらに、層間絶縁膜にゲート電極，ソース・ドレインとのコンタクトのためのコンタクトホールを形成した後に、Ａｌ等の配線層を形成する。ここで、ゲート絶縁膜２１，３１、ゲート電極２２，３２、層間絶縁膜２４，３４、配線電極２５，３５はそれぞれ同一層であり、歪みＳｉ層１２及び再成長層１４上に同時にＭＯＳトランジスタが作製できる。
このように本実施形態によれば、Ｓｉ基板１０上に部分ＳＯＩ構造による歪みＳｉ層１３を形成することができ、歪みＳｉ層１３と再成長Ｓｉ層１４とにそれぞれ適した半導体素子を形成することができる。従って、高性能化が要求される論理素子と高品質かつ集積化が求められるメモリー素子とを同一基板上に集積化することができ、更なるコスト低減、工程数削減などに寄与することが可能となる。
（第２の実施形態）
図４は、本発明の第２の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態では、左側の素子領域において、絶縁層１１，１３で囲まれた領域に歪み（１１０）Ｓｉ層１５が形成されている。第１の実施形態と異なる点は、部分ＳＯＩ構造として、Ｓｉ基板１０とは異なる結晶方位を有する歪みＳｉ層１５が形成されていることにある。
このような構造が適用できることによって、ＭＯＳＦＥＴのチャネルを所望の結晶方位に選ぶことができ、移動度の結晶方位依存性を有効に活用した半導体装置を実現することが可能になる。また、結晶方位に限らず、Ｓｉ基板１０に対して、結晶軸の傾きの選択も可能である。さらに、第１の実施形態に記載した歪み印加層で、任意の結晶方位を選択した層を形成することも可能である。
（第３の実施形態）
図５は、本発明の第３の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態では、左側の素子領域において、絶縁層１１，１３で囲まれた領域に第１の実施形態で説明した貼り合わせ法による格子緩和ＳｉＧｅ層１６が形成され、さらにその上に追加の歪みＳｉ層３６が形成されていることが特徴である。
この場合、歪みＳｉ層３６内にソース・ドレインが形成されることになり、歪みＳｉ層３６がチャネルとなる。また、歪みＳｉ層３６は、該層３６を成長する成長表面（ＳｉＧｅ層１６の表面）の格子定数に比べて｜Δｄ｜＜±４０％の範囲で異なり、より望ましくは｜Δｄ｜＜±２％で異なる層であればよい。
なお、緩和ＳｉＧｅ層１６上に形成する歪み半導体層は必ずしもＳｉに限るものではなく、ＳｉＧｅ層１６上にエピタキシャル成長が可能な結晶であれば任意の層の形成が可能となる。図６に、歪みＳｉ層３６の代わりに歪みＧｅ層３７を形成した例を示す。
このように本実施形態では、組成と歪みを制御することが可能であるため、半導体装置の目的に合わせた最適化が可能である点も特徴である。
（第４の実施形態）
図７は、本発明の第４の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態では、右側の素子領域に直接再成長した再成長層１４上に、第３の実施形態と同様にして追加で歪みＳｉＧｅ層２６が成長形成されている。この場合、歪みＳｉＧｅ層２６内にソース・ドレインが形成されることになり、歪みＳｉＧｅ層２６がチャネルとなる。また、歪みＳｉＧｅ層２６は、該層２６を成長する成長表面の格子定数に比べて｜Δｄ｜＜±４０％の範囲で異なり、より望ましくは｜Δｄ｜＜±２％で異なる層であればよい。
（第５の実施形態）
図８は、本発明の第５の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態では、左側の素子領域においては第３の実施形態と同様に、絶縁層１１，１３で囲まれた領域に格子緩和ＳｉＧｅ層１６が形成され、その上に追加の歪みＳｉ層３６が形成されている。また、右側の素子領域においては、再成長層１４上に格子緩和ＳｉＧｅ層２７が成長形成され、その上に歪みＳｉ層２８が形成されている。
このような構成であれば、左側と右側の両方において素子形成用基板を歪みＳｉにすることができ、半導体装置の更なる高性能化を実現することが可能である。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、半導体基板としてＳｉ基板を用いたが、これに限らず他の半導体材料を用いることができる。即ち、半導体基板としては、Ｓｉ，Ｇｅ，Ｇａ，Ａｓ，Ｐ，Ｂ，Ｎ，Ｓｂ，Ｃ，Ｗ，Ｔｉ，Ｎｉ，Ｃｅ，Ｓｒ，Ｐｒ，Ｉｎ，Ａｌ，Ｎ，Ｏの少なくとも一つを含む単層、或いは複数の層から形成されるものであればよい。より具体的には、ＳｉＧｅ，ＳｉＧｅＣ，ＳｉＣ，ＩｎＧａＡｓ，ＡｌＧａＡｓ，ＧａＮ，ＧａＡｓ，ＩｎＡｓ，ＳｉＮ等を用いることができる。さらに、追加の半導体層としても同様に、Ｓｉ，Ｇｅ，Ｇａ，Ａｓ，Ｐ，Ｂ，Ｎ，Ｓｂ，Ｃ，Ｗ，Ｔｉ，Ｎｉ，Ｃｅ，Ｓｒ，Ｐｒ，Ｉｎ，Ａｌ，Ｎ，Ｏの少なくとも一つを含む単層、或いは複数の層から形成されるものを用いることが可能である。
また、第１及び第２の絶縁層は必ずしもＳｉＯ2 に限るものではなく、他の酸化絶縁膜、更には窒化絶縁膜や結晶絶縁膜を用いることも可能である。また、再成長層としての歪み緩和ＳｉＧｅ層や歪みＳｉ層の厚さ等は、結晶成長条件を変えることによって、仕様に応じて適宜変更可能である。さらに、メモリー素子としては、ＤＲＡＭに限らず、ＳＲＡＭ，ＥＥＰＲＯＭ，ＭＲＡＭ，ＦＲＡＭ，ＯＵＭなどを用いることができる。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１の実施形態に係わる半導体装置の素子構造を示す断面図。 第１の実施形態に係わる半導体装置の素子構造を示す断面図。 第１の実施形態に用いる素子形成用基板の製造方法を示す断面図。 第２の実施形態に係わる半導体装置の素子構造を示す断面図。 第３の実施形態に係わる半導体装置の素子構造を示す断面図。 第３の実施形態に係わる半導体装置の他の素子構造を示す断面図。 第４の実施形態に係わる半導体装置の素子構造を示す断面図。 第５の実施形態に係わる半導体装置の素子構造を示す断面図。
符号の説明
１０…Ｓｉ基板
１１…絶縁層（第１の絶縁層）
１２…歪みＳｉ層（第１の半導体層）
１３…絶縁層（第２の絶縁層）
１４…再成長層
１５…歪みＳｉ層（第１の半導体層）
１６…緩和ＳｉＧｅ層（第１の半導体層）
２１，３１…ゲート絶縁膜
２２，３２…ゲート電極
２３，３３…ソース・ドレイン
２４，３４…層間絶縁膜
２５，３５…配線電極
２６…歪みＳｉＧｅ層（第４の半導体層）
２７…緩和ＳｉＧｅ層（第４の半導体層）
２８…歪みＳｉ層
３６…歪みＳｉ層（第３の半導体層）
３７…歪みＧｅ層（第３の半導体層）

Claims (9)

  1. 半導体基板上の一部に第１の絶縁層を介して接着された第１の半導体層と、
    前記基板上の第１の半導体層が接着された領域以外に成長形成された第２の半導体層と、
    第１の半導体層の側面に形成され、該層を第２の半導体層と電気的に分離するための第２の絶縁層と、
    を具備してなることを特徴とする半導体装置。
  2. 半導体基板上の一部に第１の絶縁層を介して接着された、該基板とは面方位が異なる第１の半導体層と、
    前記基板上の第１の半導体層が接着された領域以外に成長形成された第２の半導体層と、
    を具備してなることを特徴とする半導体装置。
  3. 第２の半導体層は、第１の半導体層と同じ高さまで成長形成されていることを特徴とする請求項１又は２記載の半導体装置。
  4. 第１の半導体層は、前記基板とは組成が異なるものであることを特徴とする請求項１又は３記載の半導体装置。
  5. 第１の半導体層は、格子歪みを有するものであることを特徴とする請求項１又は３記載の半導体装置。
  6. 第１の半導体層は格子歪みが緩和されたものであり、第１の半導体層上に格子歪みを有する第３の半導体層が形成されていることを特徴とする請求項１又は３記載の半導体装置。
  7. 第２の半導体層上に格子歪みを有する第４の半導体層が形成されていることを特徴とする請求項１〜６の何れかに記載の半導体装置。
  8. 第１の半導体層側と第２の半導体層側には、異なる種類の半導体素子が形成されていることを特徴とする請求項１〜７の何れかに記載の半導体装置。
  9. 半導体基板上の一部に、第１の絶縁層を介して第１の半導体層を接着する工程と、
    第１の半導体層の側面に第２の絶縁層を形成する工程と、
    前記基板上の第１の半導体層が接着されていない領域に第２の半導体層をエピタキシャル成長する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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