JP2005175495A - 半導体構造およびその製造方法 - Google Patents

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Abstract

【課題】 引張応力および圧縮応力を用いた半導体構造および製造方法を提供する。
【解決手段】 この製造方法は、基板にシャロー・トレンチ・アイソレーション（ＳＴＩ）を形成するステップと、基板上に第１の物質および第２の物質を設けるステップとを含む。第１の物質および第２の物質は、ｐＦＥＴ領域およびｎＦＥＴ領域に、それぞれ第１のアイランドおよび第２のアイランドを形成する。ｆｉｎＦＥＴを形成する前に、第１および第２のアイランド層上に、伸張性ハードマスクを形成する。ハードマスクを有するｆｉｎＦＥＴの側壁に、Ｓｉエピタキシャル層を成長させる。ハードマスクは、キャッピング層となり、張力のもとにあって、ｎＦＥＴｆｉｎの横方向の湾曲を防ぐ。
【選択図】 図１３

Description

本発明は、一般に、半導体構造（デバイス）およびその製造方法に関し、特に引張応力（tensile stress）および圧縮応力（compressivestress）を用いた半導体デバイスのｆｉｎＦＥＴの製造に関する。
半導体デバイス基板内の機械的応力は、デバイス性能を変える可能性がある。すなわち、半導体デバイス内の応力が半導体デバイス特性を向上させることが知られている。このため、半導体デバイスの特性を改善するために、ｎ型デバイス（例えばｎＦＥＴ）および／またはｐ型デバイス（例えばｐＦＥＴ）のチャネルに、引張応力および／または圧縮応力を生成する。しかしながら、引張応力または圧縮応力のいずれかである同一の応力成分は、ｎ型デバイスおよびｐ型デバイスの特性にそれぞれ異なる影響を与える。
集積回路（ＩＣ）チップ内のｎＦＥＴおよびｐＦＥＴの性能を最大化するために、ｎＦＥＴおよびｐＦＥＴについて別個に応力成分を設計し適用しなければならない。すなわち、ｎＦＥＴの性能に有益である応力のタイプは、一般にｐＦＥＴの性能には有害である。更に具体的には、（例えば、プレーナ・デバイスにおいて電流の流れる方向に）デバイスに張力がかかっている場合、ｎＦＥＴの性能特性は向上するが、ｐＦＥＴの性能特性は劣化する。ｎＦＥＴに引張応力を、ｐＦＥＴに圧縮応力を選択的に生成するため、独特のプロセスおよび物質の異なる組み合わせを用いる。
例えば、ｎＦＥＴおよびｐＦＥＴに適切な応力をそれぞれ形成するために、トレンチ・アイソレーション（trench isolation）構造が提案されている。この方法を用いる場合、ｎＦＥＴデバイスのためのアイソレーション領域は、第１のアイソレーション物質を含み、これが、長手方向（例えば電流の流れの方向に平行）および横断方向（例えば電流の流れの方向に垂直）に、ｎＦＥＴデバイスに対して第１のタイプの機械的応力を加える。更に、ｐＦＥＴに、第１のアイソレーション領域および第２のアイソレーション領域を設ける。ｐＦＥＴデバイスのアイソレーション領域の各々は、横断方向および長手方向に、ｐＦＥＴデバイスに対して単一の機械的応力を加える。
あるいは、ＦＥＴデバイスのチャネルに適切な応力を選択的に引き起こすため、ゲート側壁にライナを設けることが提案されている（例えば、オオツカ（Ootsuka）等のＩＥＤＭ２０００、ｐ５７５を参照）。ライナを設けることによって、トレンチ・アイソレーション充填技法の結果として加えられた応力よりもデバイスの近くに、適切な応力が加えられる。
また、引張応力および圧縮応力をそれぞれ用いて、ｎＦＥＴおよびｐＦＥＴデバイスの双方の性能を改善するための多くの提案が行われている。これらには、スペーサの固有応力を変更すること、および、マスクを用いて２つのＭＯＳＦＥＴについて個別にＳＴＩ（shallow trench isolationシャロー・トレンチ・アイソレーション）物質を変えることが含まれる。また、この応力を加えるための手段として、緩和ＳｉＧｅ（relaxed SiGe）上に引張歪みＳｉ（tensilelystrained Si）を設けることが提案されている。しかしながら、緩和ＳｉＧｅの上の引張歪みＳｉは、スタック形態で用いられるＳｉキャップに対して二軸性の引張応力を加えることができるだけである。これは、応力に対するｐＦＥＴ感度の性質のために、有用なＧｅ％領域を抑制する。ｎＦＥＴ性能は、二軸性の張力によって単に向上する。しかしながら、ｐＦＥＴは、改善し始める約３ＧＰａまでは、二軸性の張力によって劣化する。
オオツカ（Ootsuka）等のＩＥＤＭ２０００、ｐ５７５ Ｅｒｎｓｔ等のＶＬＳＩ Ｓｙｍｐ．２００２年、ｐ９２
ｐＦＥＴおよびｎＦＥＴの双方を同時に改善させるため、Ｇｅ％は、約２５〜３０％を超えるほど高く（または、応力で３〜４ＧＰａと同等か超えるくらい）なければならない。このＧｅ％のレベルは、小数の例を挙げれば、表面の粗さ、プロセスの複雑さ、不良および歩留まりの制御を含む主な問題により、プロセス内に実施するのが難しく、製造することは容易でない。ｐＦＥＴのため高いＧｅ％を用いることが（比較的低いレベルの張力のために有害であるので）難しいとすると、デバイス性能を高めるために他の方法を考案しなければならない。
更に、Ｓｉ：Ｃが、本質的に伸張性である場合にＳｉ上にエピタキシャル成長することが知られている。Ｓｉ：Ｃ／Ｓｉ物質スタックにおいてＣの含有量が１％であると、５００ＭＰａのオーダーの引張応力レベルをＳｉ：Ｃに生成することができる。これに比べて、ＳｉＧｅ／Ｓｉ系では、５００ＭＰａの圧縮を生じるために約６％が必要である。Ｅｒｎｓｔ等のＶＬＳＩ Ｓｙｍｐ．、２００２年、ｐ９２に示されるように、この１％レベルのＣは、エピタキシャル成長の間にＳｉ内に組み込むことができる。Ｅｒｎｓｔでは、ｎＦＥＴのための積層チャネルに、Ｓｉ／Ｓｉ：Ｃ／Ｓｉがある。しかしながら、構造のＳｉ：Ｃ部分は緩和していない。代わりに、Ｅａｒｎｓｔでは、極めて薄いＳｉキャップと共に、チャネル自体の一部として、非緩和Ｓｉ：Ｃを用いる。この手法に伴う問題は、移動度が増大せず、Ｃ含有量に応じて拡散が阻害されることである。
これらの方法は、引張応力がｎＦＥＴデバイスに加えられ、圧縮応力がｐＦＥＴデバイスの長手方向に沿って加えられる構造を提供するが、それらは追加の物質および／または更に複雑な処理を必要とし、そのため結果としてコストが高くなる恐れがある。更に、これらの状況において加えることができる応力のレベルは、通常、中程度（すなわち、１００ＭＰａのオーダー）である。このため、ｎＦＥＴおよびｐＦＥＴのチャネルにおいて、大きい引張応力および圧縮応力をそれぞれ生成するための、より費用対効果の大きい簡略化された方法を提供することが望ましい。
本発明の第１の態様において、構造を製造する方法は、第１の格子定数を有する物質の第１のアイランド（island）および第２の格子定数を有する物質の第２のアイランドを形成するステップを含む。第１のアイランドおよび第２のアイランドの上にマスクを設けて、後にフィン上に側壁を形成する際に湾曲を防ぐ。マスクは引張応力を受けている。第１のアイランドおよび第２のアイランドおよびマスクから、第１のｆｉｎＦＥＴ（フィンＦＥＴ）および第２のｆｉｎＦＥＴを形成する。
別の態様において、構造を製造する方法は、第１の物質によって基板にシャロー・トレンチ・アイソレーション（ＳＴＩ：shallow trench isolation）を形成するステップと、ｐＦＥＴ領域に関連した第１のアイランドおよびｎＦＥＴ領域に関連した第２のアイランドを形成する第２の物質を形成するステップとを含む。ｐＦＥＴ領域およびｎＦＥＴ領域上に張力のもとでハードマスクを形成する。これを用いて、ｐＦＥＴ領域およびｎＦＥＴ領域においてそれぞれハードマスクのキャッピング層を用いてｐＦＥＴｆｉｎおよびｎＦＥＴｆｉｎを形成する。ｐＦＥＴｆｉｎおよびｎＦＥＴｆｉｎ上にエピタキシャル・シリコン側壁を成長させ、キャッピング層が側壁成長の間のｎＦＥＴの湾曲を防ぐ。
本発明の別の態様において、半導体構造は、基板と、基板内の緩和シャロー・トレンチ・アイソレーション（ＳＴＩ）とを含む。第１の格子定数を有する第１の物質から成る第１のｆｉｎＦＥＴおよび高度に伸張性の物質のキャップを設ける。また、第２の格子定数を有する第２の物質から成る第２のｆｉｎＦＥＴおよび高度に伸張性の物質のキャップも設ける。第１のｆｉｎＦＥＴおよび第２のｆｉｎＦＥＴ上にＳｉのエピタキシャル成長させた側壁を設ける。第２のｆｉｎＦＥＴ上の高度に伸張性の物質のキャップは、Ｓｉエピタキシャル側壁が成長する際に第２のｆｉｎＦＥＴの横方向の湾曲を防ぐ。
本発明は、デバイス性能を改善するためにＣＭＯＳデバイスのｎＦＥＴおよびｐＦＥＴに関連した所望の応力を提供する半導体デバイスおよび製造方法を対象とする。１つの手法では、ｆｉｎＦＥＴを形成する前に、各ｎＦＥＴおよびｐＦＥＴチャネルに、ＳｉＧｅおよびＳｉ：Ｃアイランドを形成する。その後、アイランド上に引張膜を形成する。この引張膜は、例えばハードマスクであり、横方向に著しい堅固さを与え、Ｓｉ：Ｃフィンを適切な場所に保持する。すなわち、引張ハードマスクによって、高い圧縮応力のもとにあるフィンが、部分的に処理の間に形成されると予想されるフィンの非対称性のため横方向に湾曲することを防ぐ。次いで、緩和ｎＦＥＴおよびｐＦＥＴの双方にエピタキシャルＳｉ層を形成して、ｎＦＥＴおよびｐＦＥＴの所望の応力条件を得る。
ｆｉｎＦＥＴは二重ゲート構造であり、シリコン・ボディをその側面で削って、ウエハ面に垂直に立ったシリコンの「フィン」を形成する。フィンの双方の側面にゲート電極を形成し、単一のマスク・レベルおよびエッチングによって双方のゲートを同時に規定することができる。本発明において実施されるフィンは、好ましくは二重ゲートを用いた対称的なものであるが、単一のゲートを用いて非対称とすることも可能である。更に、ｆｉｎＦＥＴは、単にフィンの寸法を調節することによって、ゲート酸化物の厚さの縮小およびそれに関連する漏れを必然的に伴うことなく、高い駆動電流密度を得ることが認識されよう。本発明において、ｆｉｎＦＥＴは、相対的な応力状態において得られ、これがデバイスの性能を改善する。
本発明以前は、異なる緩和結晶格子（原子間の異なる寸法）を有するｎＦＥＴおよびｐＦＥＴの製造のための少なくとも２つの結晶アイランドの配置は、アイランドが比較的大きいサイズを有するウエハ・ボンディグ技法によって実施可能であるのみであった。しかしながら、本発明では、この方法は、緩和されているが異なる結晶構造を有する小さい結晶アイランドを有する独特の基板を生成する。１つの実施において、アイランドと絶縁体上結晶構造との間に、高温安定アモルファス物質、例えばＳｉＯ2が用いられる。異なる（結晶）アイランドを有する独特の構造によって、任意選択的に異なる結晶から成る異なる方法で歪みを生じさせた層の配置が可能となる。第１の態様では、異なる方法で歪みを生じさせた層は、引張ＳｉＧｅ層または圧縮Ｓｉ：Ｃ層であり、本発明のｆｉｎＦＥＴを形成するために用いられる。
本発明は、多数の結晶格子定数の絶縁体上アイランドを有する基板を生成する技術に、将来性のある重要な貢献をする。例えば、本発明では、第１のｆｉｎＦＥＴ（結晶１）は、ａ−Ｓｉ以上の結晶定数ａを有し、第２のｆｉｎＦＥＴ（結晶２）は、ａ−Ｓｉ以下の結晶定数ａを有する。本発明の１つの態様では、以下で更に詳しく論じるように、本発明のＳｉエピタキシャル側壁層を選択的に成長させることができ、これはＳｉＧｅ ｆｉｎＦＥＴおよびＳｉ：Ｃ ｆｉｎＦＥＴ上でそれぞれ引張および圧縮によって歪む。
ここで図１を参照すると、シリコン・ウエハが示されている。かかるウエハは、様々な個別および集積回路（ＩＣ）半導体デバイス用途のための市販の初期基板である。１つの実施では、ＳＩＭＯＸ（Separation by IMplanted OXygen）プロセスを用いて、シリコン・オン・グラス（ＳＩＯ：silicon on glass）ウエハを製造することができ、これは、高用量の酸素のイオン注入および高温アニーリングを用いて、バルク・ウエハにＢＯＸ（buried oxide：埋め込み酸化物）層を形成する。別の例では、デバイス品質シリコン・ウエハを、表面上に酸化物層を有する別のシリコン・ウエハ（基板層）に接合することによって、ウエハを製造することができる。次いで、基板層上の酸化物層（ここではＢＯＸとなっている）の上に、（初期ウエハの厚さに比べて）薄い単結晶シリコンのデバイス品質層を残すプロセスを用いて、この対を分割する。また、ＳＯＩウエハは、他のプロセスを用いて形成することも可能である。
更に図１を参照すると、パッド酸化、パッド窒化物堆積、リソグラフィに基づくパターニング、窒化物、酸化物、およびシリコンから成るスタックの埋め込み酸化物までの反応性イオン・エッチング（ＲＩＥ：reactive ion etching）、エッジ酸化、ライナ堆積、充填物堆積、および化学機械研磨の標準的な技法を用いて、Ｓｉ層２０を形成しパターニングして、シャロー・トレンチ・アイソレーション（ＳＴＩ）２５を形成する。ＳＴＩ形成プロセスは、当技術分野において周知である。１つの実施では、高温安定アモルファス物質、例えばＳｉＯ2をＳＴＩに用いる。
図２を参照すると、化学的気相堆積（chemicalvapor deposition）方法等の従来の技法を用いて、構造の表面上にエピタキシャルＧｅ物質（層）３０が堆積されている。例えば、従来の方法で超高真空化学蒸着（ＵＨＶＣＶＤ：ultrahigh vacuum chemical vapor deposition）を用いて、Ｇｅ層３０を堆積することができる。他の従来の技法には、急速熱化学的気相堆積（ＲＴＣＶＤ：rapid thermal chemical vapor deposition）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ：limited reaction processingCVD）、および分子ビーム・エピタキシ（molecularbeam epitaxy）が含まれる。１つの実施形態では、Ｇｅ物質の厚さは、５から５０ナノメートルの範囲とすることができ、または、例えば３０から１００ナノメートルの範囲であり得る下部のＳｉ層の厚さに応じて、他の寸法とすることができる。
Ｇｅ層３０の一部（例えば後に形成されるｎＦＥＴデバイスの位置）に、ｎＦＥＴハードマスク３５を設ける。ｎＦＥＴハードマスク３５は、スピン・オン・コーティング、ＣＶＤ、プラズマを用いたＣＶＤ、超高真空化学的気相堆積（ＵＨＶＣＶＤ）、急速熱化学的気相堆積（ＲＴＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、および他の同様の堆積プロセス等、従来の堆積プロセスを用いて形成した窒化物ハードマスクとすることができる。
図３では、当技術分野において既知の技法を用いて、露出したＧｅ層３０をエッチングし、ｎＦＥＴマスク３５を剥離する。例えば、Ｇｅ層３０は、ＲＩＥ、ウエット・エッチング、またはドライ・エッチングを用いて、選択的にエッチングすることができる。
図４に示すように、構造上に、エピタキシャルで堆積したＧｅ物質３０の上を含めて、Ｓｉ：Ｃ物質４０（または任意選択としてＣ）を堆積する。例えば、超高化学的気相堆積（ＵＨＶＣＶＤ）を従来の方法で用いて、Ｓｉ：Ｃ（または任意選択としてＣ）物質４０を堆積することができる。他の従来の技法には、急速熱化学的気相堆積（ＲＴＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、および他の同様のプロセスが含まれる。一実施形態では、Ｓｉ：ＣまたはＣ物質の厚さは、５から５０ナノメートルの範囲とすることができ、または、例えば３０から１００ナノメートルの範囲であり得る下部のＳｉ層の厚さに応じて、他の寸法とすることができる。別の態様では、Ｃを用いる場合、厚さは１から３０ナノメートルの範囲とすることができる。
Ｓｉ：Ｃ物質４０の一部の上の、後に形成されるｐＦＥＴの位置に、ｐＦＥＴハードマスク４５を設ける。ｐＦＥＴハードマスク４５は、スピン・オン・コーティング、ＣＶＤ、プラズマを用いたＣＶＤ、超高真空化学的気相堆積（ＵＨＶＣＶＤ）、急速熱化学的気相堆積（ＲＴＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、および他の同様の堆積プロセス等、従来の堆積プロセスを用いて形成した窒化物ハードマスクとすることができる。
次いで、図５に示すように、当技術分野において既知の技法を用いて、露出したＳｉ：Ｃ層４０をエッチングし、ｐＦＥＴマスク４５を剥離する。例えば、Ｓｉ：ＣおよびｐＦＥＴは、ＲＩＥ、ウエット・エッチング、またはドライ・エッチング等の標準的なエッチング技法を用いてエッチングすることができる。
次いで、図６では、構造に熱アニーリング・プロセスを施す。このプロセスの間、ｎＦＥＴデバイスでは、堆積したＧｅ物質３０は、下部のＳＯＩ膜に混合して、実質的にＳｉＧｅ物質のアイランド５０を形成する。同様に、このプロセスにおいて、ｐＦＥＴでは、堆積したＳｉ：Ｃまたは任意選択的なＣ物質は、下部のＳＯＩ膜に混合して、実質的にＳｉ：Ｃ物質のアイランド５５を形成する。熱アニーリング・プロセスは、例えば、約１２００℃から１３５０℃で、１時間から１０時間に渡って実行され、１つの実施では、１２００℃で約５時間行われる。
本発明の方法を用いることによって、必要なＧｅ％は、ｎＦＥＴでは大きくなく（例えば２５％未満であり、１つの実施では１０から２０％である）、このため、不良の問題を生じない。また、高温熱混合ステップのため、例えば、ＳＴＩ２５は、ＳｉＧｅアイランド５０およびＳｉ：Ｃアイランド５５を緩和させ、それらの緩和を容易にする。これは、部分的には、ＳＴＩが酸化物質を含むからである。この酸化物質は、高温で粘性のある物質であり、例えば高温で低い粘性の物質になる。
また、ここで、ＳｉＧｅアイランド５０およびＳｉ：Ｃアイランド５５は異なる緩和結晶格子（原子間の異なる寸法）を有し、これによって小さい結晶アイランドを有する独特の基板が生成されることは理解されよう。ＳｉＧｅアイランド５０およびＳｉ：Ｃアイランド５５の緩和は、ブランケット（ＳｉＧｅまたはＳｉ：Ｃ）基板に比べ、性能の向上をもたらす。このため、ある実施では、本発明に従って、ＳｉＧｅアイランド５０とＳｉ／Ｃアイラド５５と絶縁体上結晶の構造との間に、高温安定アモルファス物質、例えばＳｉＯ2を用いる。
図７から１０は、本発明の別の態様を示す。図７では、ＳＯＩ等のシリコン・ウエハを示す。先に説明した構造と同様、ＳＯＩは、ＳＩＭＯＸプロセスまたは他の周知のプロセスを用いて製造することができる。パッド酸化、パッド窒化物堆積、リソグラフィに基づくパターニング、窒化物、酸化物、およびシリコンから成るスタックの埋め込み酸化物までの反応性イオン・エッチング（ＲＩＥ）、エッジ酸化、ライナ堆積、充填物堆積、および化学機械研磨の標準的な技法を用いて、Ｓｉ層２０をパターニングして、シャロー・トレンチ・アイソレーション（ＳＴＩ）２５を形成する。ＳＴＩ形成プロセスは、当技術分野において周知である。
図８を参照すると、構造の一部の上の、後に形成されるｐＦＥＴデバイスの位置に、ｐＦＥＴマスク４５が設けられている。ｐＦＥＴハードマスクは、化学的気相堆積方法等の従来の技法を用いて堆積することができる。例えば、かかる技法には、スピン・オン・コーティング、ＣＶＤ、プラズマを用いたＣＶＤ、蒸発超高真空化学的気相堆積（ＵＨＶＣＶＤ）、急速熱化学的気相堆積（ＲＴＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、および他の同様の堆積プロセスが含まれ得る。
従来の技法を用いて、後に形成されるｎＦＥＴの露出表面上に、エピタキシャルＧｅ層３０を選択的に成長させる。一実施形態では、Ｇｅ物質の厚さは、５から５０ナノメートルの範囲とすることができ、または、例えば３０から１００ナノメートルの範囲であり得る下部のＳｉ層の厚さに応じて、他の寸法とすることができる。上述のように、周知のプロセスを用いて、ハードマスク４５を剥ぐ。
図９では、構造の一部の上の、後に形成されるｎＦＥＴの位置に、ｎＦＥＴマスク３５が設けられている。ｎＦＥＴハードマスクは、当業者に既知の上述のような化学的気相堆積方法等の従来の技法を用いて堆積することができる。
上述のような化学的気相堆積方法等の従来の技法を用いて、構造の露出表面上の、後に形成されるｐＦＥＴの位置に、Ｓｉ：Ｃ層４０を選択的に成長させる。一実施形態では、Ｓｉ：Ｃ物質の厚さは、５から５０ナノメートルの範囲とすることができ、または、例えば３０から１００ナノメートルの範囲であり得る下部のＳｉ層の厚さに応じて、他の寸法とすることができる。Ｃは、１から５０ナノメートルの範囲でより薄くすることも可能である。
図１０に示すように、次いで、周知のプロセスを用いて、ｎＦＥＴハードマスク３５を除去する。次いで、構造に熱アニーリング・プロセスを施す。アニーリング・プロセスの間、ｎＦＥＴデバイスでは、Ｇｅ物質３０はＳＯＩ膜に混合して、実質的にＳｉＧｅ物質のアイランド５０を形成する。同様に、ｐＦＥＴでは、Ｓｉ：Ｃまたは任意選択的にＣ物質はＳＯＩに混合して、実質的にＳｉ：Ｃ物質のアイランド５５を形成する。また、このプロセスは、基板としてのＢＯＸ層を形成する。熱アニーリング・プロセスは、例えば約１２００℃から１３５０℃で、１時間から１０時間に渡って実行され、１つの実施では、１２００℃で約５時間行われる。
上述のように、また、先の実施と同様に、本発明の方法を用いて、必要なＧｅ％は大きくなく（例えば２５％未満であり、１つの実施では１０から２０％である）、このため、不良の問題を生じない。また、高温熱混合ステップのため、例えば、ＳＴＩ２５は緩和し、ＳｉＧｅアイランド５０およびＳｉ：Ｃアイランド５５の緩和を容易にする。前述のように、ＳｉＧｅおよびＳｉ：Ｃの緩和は、ブランケット（ＳｉＧｅまたはＳｉ：Ｃ）基板に比べ、性能の向上をもたらす。本発明のある実施では、かかる構造の基本は、アイランドと絶縁体上結晶構造との間で、高温安定アモルファス物質、例えばＳｉＯ2を用いることである。
本発明の別の態様では、Ｃを高用量でｐＦＥＴに注入し、これによって、熱アニーリング時に、Ｓｉ：Ｃにおいて１から４％よりもはるかに大きい濃度を得ることができる。用量は、５ｅ１６＃／ｃｍ2等、約１ｅ１６＃／ｃｍ2以上とすることができる。
ここで、図６または図１０の中間構造のいずれかを用いて、図１１に示すように、構造上に伸張性ハードマスクを堆積する。１つの実施では、ハードマスクは窒化物であり、構造上にいずれかの既知の従来の方法で堆積される。例えば、窒化物ハードマスクは、スピン・オン・コーティング、ＣＶＤ、プラズマを用いたＣＶＤ、超高真空化学的気相堆積（ＵＨＶＣＶＤ）、急速熱化学的気相堆積（ＲＴＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、および他の同様の堆積プロセス等、従来の堆積プロセスを用いて形成した窒化物ハードマスクとすることができる。１つの実施では、ハードマスクは、５から５０ナノメートルの範囲、または下部の層の厚さに応じて他の寸法に堆積する。
その後、図１２に示すように、従来の方法で側壁像転写およびエッチングを行って、フィン７５および８０を形成する。例えば、フィンは、側壁像転写リソグラフィによって規定する。これは、描いた矩形（主軸）の周囲にフィンを配置するものである。続いて、トリム・マスクを用いてループの不要な場所を除去し、従来のレジスト・マスクを用いてソースおよびドレイン領域（図示せず）を遮断してフィンを結合する。このプロセスの間、ハードマスク７０は、ｎＦＥＴおよびｐＦＥＴ領域のキャップとして残る。
図１３では、ｎＦＥＴおよびｐＦＥＴの側壁に、Ｓｉエピ層８５を選択的に成長させる。Ｓｉエピ層は非対称に成長する可能性があり、このため、以下で述べる高い圧縮状態のため、ｎＦＥＴに湾曲を含む可能性がある。しかしながら、高い伸張性のハードマスクが、Ｓｉ成長の間にｎＦＥＴ領域上に作用する力を実質的に均一にすることによって、かかる湾曲を安全なものにし、更には防止する。
Ｓｉエピ側壁層の格子定数は、ＳｉＧｅおよびＳｉ：Ｃ「アイランド」またはエッチングしたフィンのものとは異なることは理解されよう。例えば、ある実施において、ＳｉＧｅはａ−Ｓｉ以上の格子定数ａを有し、Ｓｉ：Ｃはａ−Ｓｉ以下の格子定数ａを有する。すなわち、単独で、Ｓｉは通常、ＳｉＧｅ層よりも低い格子定数を有する。すなわち、Ｓｉ物質の格子定数は、ＳｉＧｅ層の格子定数と一致しない。しかしながら、本発明の構造では、Ｓｉ側壁層の格子構造は、ＳｉＧｅの格子構造と一致する傾向がある。このため、ＳｉのＳｉＧｅ層に対する格子一致のため（通常はＳｉの方がＳｉＧｅより小さい）、Ｓｉ層は引張応力のもとに置かれる。この領域は、ｎＦＥＴのための歪みチャネルとして作用する。一実施形態では、ＳｉＧｅ層のＧｅ含有量は、Ｓｉ含有量に対して比率で２５％未満とすることができる。
また、単独で、Ｓｉは通常、Ｓｉ：Ｃよりも大きい格子定数を有する。すなわち、Ｓｉ物質の格子定数はＳｉ：Ｃの格子定数に一致しない。しかしながら、本発明の構造では、Ｓｉ層の格子構造は、ＳｉＧｅの格子構造と一致する傾向がある。ＳｉのＳｉ：Ｃアイランドに対する格子一致のため（通常はＳｉの方がＳｉＧｅより大きい）、Ｓｉ層は圧縮応力のもとに置かれる。すなわち、ＳｉＧｅで起こるのと同様、Ｓｉ：Ｃアイランドの周囲の領域は平衡状態を得ようとし、このため、結果としてＳｉ：Ｃに形成したエピタキシャルＳｉ側壁層の圧縮応力が生じる。この領域は、ｐＦＥＴのための歪みチャネルとして作用する。一実施形態では、堆積した場合、Ｃ含有量は、Ｓｉ含有量に対して比率で４％までとすることができる。
図１３に示すように、形成した構造は、本発明の原理に従ったｐＦＥＴおよびｎＦＥＴ等の半導体デバイスの形成に対応する中間構造である。最終的なデバイスを形成するため、ｆｉｎＦＥＴ技術において周知のように、ＣＭＯＳプロセスを実行して、構造上にｎおよびｐ ｆｉｎＦＥＴデバイスを形成することができる。例えば、デバイスは、歪みＳｉＧｅおよびＳｉ：Ｃの半導体チャネルによって分離させたソースおよびドレイン領域の注入を含むことができる。すなわち、ｎＦＥＴを引張歪みチャネル上に形成し、ｐＦＥＴを圧縮歪みＳｉチャネル上に形成する。歪みチャネルの上にゲート誘電体を設け、ゲート誘電体の上にゲート導電体を設ける。
本発明について、実施形態に関連付けて説明したが、当業者は、本発明を、特許請求の範囲の精神および範囲内で変更して実施可能であることを認めよう。例えば、本発明は、バルク基板に容易に適用可能である。
本発明に従って中間構造を形成するための製造プロセスを示す。 本発明に従って中間構造を形成するための製造プロセスを示す。 本発明に従って中間構造を形成するための製造プロセスを示す。 本発明に従って中間構造を形成するための製造プロセスを示す。 本発明に従って中間構造を形成するための製造プロセスを示す。 本発明に従って中間構造を形成するための製造プロセスを示す。 本発明の別の態様に従って中間構造を形成するための製造プロセスを示す。 本発明の別の態様に従って中間構造を形成するための製造プロセスを示す。 本発明の別の態様に従って中間構造を形成するための製造プロセスを示す。 本発明の別の態様に従って中間構造を形成するための製造プロセスを示す。 本発明に従って図６または図１０の構造のいずれかをベースとして用いて本発明の中間構造を形成するための製造プロセスを示す。 本発明に従って図６または図１０の構造のいずれかをベースとして用いて本発明の中間構造を形成するための製造プロセスを示す。 本発明に従って図６または図１０の構造のいずれかをベースとして用いて本発明の中間構造を形成するための製造プロセスを示す。

Claims (20)

  1. 半導体構造を製造する方法であって、
    第１の格子定数を有する物質の第１のアイランドを形成するステップと、
    第２の格子定数を有する物質の第２のアイランドを形成するステップと、
    前記第１のアイランドおよび前記第２のアイランドの上に、伸張性キャッピング層を形成するために用いるマスクを設けるステップと、
    前記第１のアイランドおよび前記第２のアイランドから少なくとも第１のｆｉｎＦＥＴおよび第２のｆｉｎＦＥＴを形成するステップと、
    を備え、前記伸張性キャッピング層は前記第１および第２のｆｉｎＦＥＴの一方の湾曲を防ぐことを特徴とする、方法。
  2. 前記第１のアイランドはＳｉＧｅ物質から成り、前記第２のアイランドはＳｉ：Ｃ物質から成り、前記マスクは窒化物ハードマスクであることを特徴とする、請求項１に記載の方法。
  3. 前記第１のおよび第２のｆｉｎＦＥＴは側壁像転送およびエッチングによって形成されることを特徴とする、請求項１に記載の方法。
  4. 前記第１のｆｉｎＦＥＴおよび前記第２のｆｉｎＦＥＴの側壁にＳｉエピタキシャル側壁層を選択的に成長させるステップを更に備え、前記伸張性キャッピング層は、前記Ｓｉエピタキシャル側壁層の成長の間、少なくとも前記第２のｆｉｎＦＥＴの湾曲を防ぐことを特徴とする、請求項１に記載の方法。
  5. エッチングによって、前記第１および第２のｆｉｎＦＥＴ上の前記ハードマスクから前記伸張性キャッピング層を形成し、
    前記第１のｆｉｎＦＥＴはＳｉＧｅから成り、引張応力のもとに置かれ、
    前記第２のｆｉｎＦＥＴはＳｉ：Ｃから成り、圧縮応力のもとに置かれることを特徴とする、請求項１に記載の方法。
  6. 前記伸張性キャッピング層は前記Ｓｉ：ＣｆｉｎＦＥＴの崩壊または湾曲を防ぐことを特徴とする、請求項５に記載の方法。
  7. 基板にシャロー・トレンチ・アイソレーション（ＳＴＩ）を形成するステップと、
    ｐＦＥＴ領域およびｎＦＥＴ領域においてそれぞれ熱アニーリング・プロセスによって前記第１のアイランドおよび前記第２のアイランドを形成するために前記基板内に物質を混合するステップと、
    を更に備え、前記ＳＴＩは、前記第１のアイランドおよび前記第２のアイランドを緩和させ、それらの緩和を容易にすることを特徴とする、請求項１に記載の方法。
  8. 前記第１のアイランドは、Ｇｅ物質の堆積又は成長のいずれか一方によって形成され、前記第２のアイランドは、Ｓｉ：ＣまたはＣ物質の堆積又は成長のいずれか一方によって形成され、前記第１のアイランドおよび前記第２のアイランドは、異なる緩和結晶格子を有することを特徴とする、請求項１に記載の方法。
  9. 前記Ｓｉエピタキシャル側壁層は前記第１の物質および前記第２の物質とは異なる格子定数を有し、前記選択的に成長させたＳｉエピタキシャル側壁層が前記第１のアイランドおよび前記第２のアイランドをそれぞれ引張および圧縮により歪ませるようになっていることを特徴とする、請求項４に記載の方法。
  10. 前記第１のｆｉｎＦＥＴはａ−Ｓｉ以上の格子定数を有し、前記第２のｆｉｎＦＥＴはａ−Ｓｉ以下の格子定数を有することを特徴とする、請求項４に記載の方法。
  11. 前記第１のアイランドは実質的にＳｉＧｅから成り、前記第２のアイランドはＳｉ：Ｃから成り、前記ＳｉＧｅアイランドおよび前記Ｓｉ：Ｃアイランドからそれぞれ形成されたエッチングＳｉＧｅｆｉｎＦＥＴおよびＳｉ：ＣｆｉｎＦＥＴ上に側壁層をエピタキシャル成長させ、前記ＳｉＧｅおよびＳｉ：ＣｆｉｎＦＥＴに対して前記エピタキシャル成長側壁層の格子を一致させるために、前記ＳｉＧｅｆｉｎＦＥＴおよび前記Ｓｉ：ＣｆｉｎＦＥＴはそれぞれ引張応力および圧縮応力のもとに置かれることを特徴とする、請求項１に記載の方法。
  12. 半導体構造を製造する方法であって、
    第１の物質によって基板にシャロー・トレンチ・アイソレーション（ＳＴＩ）を形成するステップと、
    ｐＦＥＴ領域に関連した第１のアイランドおよびｎＦＥＴ領域に関連した第２のアイランドを形成するステップと、
    前記ｐＦＥＴ領域および前記ｎＦＥＴ領域上に引張応力のもとでハードマスクを設けるステップと、
    前記ｐＦＥＴ領域および前記ｎＦＥＴ領域においてそれぞれ前記ハードマスクのキャッピング層を用いてｐＦＥＴｆｉｎおよびｎＦＥＴｆｉｎを形成するステップと、
    前記ｐＦＥＴｆｉｎおよび前記ｎＦＥＴｆｉｎ上に側壁を成長させ、前記キャッピング層が側壁成長の間の前記ｎＦＥＴの湾曲を防ぐ、ステップと、
    を備えることを特徴とする方法。
  13. 前記ｐＦＥＴフィンはＳｉＧｅから成る物質から形成され、前記ｎＦＥＴはＳｉ：ＣまたはＣのいずれか一方から成る物質から形成されることを特徴とする、請求項１２に記載の方法。
  14. 前記ＳｉＧｅは引張により歪み、前記Ｓｉ：Ｃは圧縮により歪み、前記ハードマスクは、側壁形成による圧縮応力に逆らうことによって前記ｎＦＥＴの湾曲を防ぐことを特徴とする、請求項１３に記載の方法。
  15. 前記ＳＴＩを緩和するステップを更に備え、前記ＳＴＩは、熱アニーリング・ステップの間に前記第１のアイランドおよび前記第２のアイランドの緩和を容易にすることを特徴とする、請求項１２に記載の方法。
  16. 前記側壁はＳｉから成り、該Ｓｉは、前記ｐＦＥＴおよび前記ｎＦＥＴとは異なる格子定数を有し、前記Ｓｉ側壁が前記ｐＦＥＴおよび前記ｎＦＥＴにそれぞれ引張および圧縮により応力を加えるようになっていることを特徴とする、請求項１２に記載の方法。
  17. 半導体構造であって、
    基板と、
    前記基板内の緩和シャロー・トレンチ・アイソレーション（ＳＴＩ）と、
    第１の格子定数を有する第１の物質から成る第１のｆｉｎＦＥＴおよび高い伸張性の物質のキャップと、
    第２の格子定数を有する第２の物質から成る第２のｆｉｎＦＥＴおよび高い伸張性の物質のキャップと、
    前記第１のｆｉｎＦＥＴおよび前記第２のｆｉｎＦＥＴ上にＳｉのエピタキシャル成長させた側壁と、
    を備え、前記第２のｆｉｎＦＥＴ上の前記高い伸張性の物質のキャップは、前記Ｓｉエピタキシャル側壁が成長する際に前記第２のｆｉｎＦＥＴの横方向の湾曲を防ぐことを特徴とする、半導体構造。
  18. 前記第１の物質は緩和ＳｉＧｅであり、前記第２の物質は緩和Ｓｉ：Ｃであることを特徴とする、請求項１７に記載の半導体構造。
  19. 前記キャップは窒化物から成ることを特徴とする、請求項１７に記載の半導体構造。
  20. 前記ＳＴＩは緩和されており、前記第１のｆｉｎＦＥＴは引張応力のもとにあり、前記第２のｆｉｎＦＥＴは圧縮応力のもとにあることを特徴とする、請求項１７に記載の半導体構造。
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