JP4592837B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4592837B2 JP4592837B2 JP21683198A JP21683198A JP4592837B2 JP 4592837 B2 JP4592837 B2 JP 4592837B2 JP 21683198 A JP21683198 A JP 21683198A JP 21683198 A JP21683198 A JP 21683198A JP 4592837 B2 JP4592837 B2 JP 4592837B2
- Authority
- JP
- Japan
- Prior art keywords
- pad oxide
- oxide film
- semiconductor substrate
- film
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/05—Etch and refill
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【0002】
【従来の技術】
半導体基板上で隣接したトランジスタ等の素子間を電気的に絶縁分離する構造としてSGI(Shallow Groove Isolation)構造がある。このSGI構造は、図12に示すように、シリコン基板1(図12(a))に浅溝を形成し、パット酸化膜2及び酸化防止膜3を形成し、その後、選択的に(図12の(b))、その溝に素子分離熱酸化膜5、絶縁膜6を埋め込んだものであり(図12の(c)、(d))、これに、ゲート酸化膜7、ゲート電極膜8、絶縁膜9、配線10、層間絶縁膜11が形成され、半導体装置が製造される。
【0003】
このSGI構造は、加工寸法精度が、従来まで用いられてきたLOCOS構造に比べ高いことから、0.25μmプロセス以降のデバイスに好適な構造となっている。
【0004】
しかしながら、このSGI構造は図12の(c)の熱酸化の工程に示したように、熱酸化時に溝上端部のシリコン形状が鋭角化(図12の(c)工程の4}してしまう場合がある。このような基板鋭角部4が基板表面に残留すると、例えば、A.Bryant等が「Technical Digest of IEDM‘94、pp.671-674」に公表しているように、回路動作中に、この基板鋭角部分に電界集中が発生し、回路を構成するトランジスタ特性や容量の耐圧特性を劣化させる場合がある。
【0005】
このような耐圧劣化現象は、溝上端部近傍の基板角度が90度以上でも溝上端部近傍の基板側の曲率半径が3nm以下では同様に生じることが経験的に知られている。
【0006】
これらの問題点の解決方法としては、特開平2−260660号に示されるように、図12の(b)工程のパット酸化膜2を0.1μm程度、溝上端部の側壁から後退させ(図12の(b’)参照)、水蒸気を含む1000℃前後の温度で酸化することにより、溝上端部の曲率半径が3nmを超える形状とする方法が記載されている。
【0007】
【発明が解決しようとする課題】
しかしながら、上記従来方法で作製した半導体装置の形状では、3nmを超える曲率半径は確保されるものの、溝上端部近傍のシリコン基板上面で基板段差14(図12の(C’))が発生する場合があった。この基板段差14は、パット酸化膜2を後退させたことによって、シリコン基板1が露出し、この露出させた領域では後退しない領域に比べ酸化が早く進行するため、この境界部分で発生するものである。
【0008】
このような段差部分14にゲート酸化膜7を形成すると、酸化膜厚が不均一となり、電気的なウィークスポットを形成してしまう。また、応力も集中しやすくなるため、段差部分14上に形成したトランジスタの電気的信頼性の低下を招く場合がある。
【0009】
本発明は、溝上端部近傍のシリコン基板上面で基板段差を形成せず、しかも溝上端部に所定以上の曲率半径を確保させることができる半導体装置の製造方法及び半導体装置を実現することである。
【0010】
【課題を解決するための手段】
上記目的は、半導体基板表面の素子分離用溝上端部の角部を予め除去させ、さらに、酸化の際の発生応力を低減させることにより達成される。上記目的を達成するため、本願発明は、基本的に、次の4つの実施形態を含む。
【0011】
(1)半導体装置の製造方法において、(a)半導体基板の回路形成面にパット酸化膜を形成する工程と、(b)上記パット酸化膜の上に酸化防止膜を形成する工程と、(c)所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、(d)上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、(e)上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、(f)上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく20nm以下の範囲で除去させる工程と、(g)前記半導体基板表面のエッチング後に、前記(e)工程と合わせて5nmから40nmの範囲で、上記パット酸化膜を後退させる工程と、(h)前記パット酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分を酸化する工程と、(i)上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、(j)上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、(k)上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、(l)上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、を備える。
実施形態(1)によれば、パット酸化膜の後退量を5nmから40nmの範囲に設定しており、溝分離構造の基板側近傍に段差を発生することがない。又、実施形態の具体的工程として後述するように、パッド酸化膜の後退の工程の追加を行うことによっても、パット酸化膜の後退量を制御することが出来る。
【0012】
(2)また、半導体装置の製造方法において、(a)半導体基板の回路形成面にパット酸化膜を形成する工程と、(b)上記パット酸化膜の上に酸化防止膜を形成する工程と、(c)所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、(d)上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、(e)上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、(f)上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく20nm以下の範囲で除去させる工程と、(g)前記半導体基板表面のエッチング後に、前記(e)工程と合わせて5nmから40nmの範囲で、上記パット酸化膜を後退させる工程と、(h)前記パッド酸化膜を素子分離用溝上端から後退させた状態で、
上記半導体基板に形成した素子分離用溝部分をH2/O2のガス比が1.8以下の酸化雰囲気中で酸化する工程と、(h)上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、(i)上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、(j)上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、(k)上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、を備える。
実施形態(2)によれば、H 2 /O 2 ガス比を小さくすることで、半導体基板の素子分離用溝上端においては酸化がより低応力の状態で進行することになり、結果として基板の溝上端近傍の曲率化が図られている。又、本形態においても、実施形態の具体的工程として後述するように、パッド酸化膜の後退の工程の追加を行うことによっても、パット酸化膜の後退量を制御することが出来る。
【0013】
(3)また、半導体装置の製造方法において、(a)半導体基板の回路形成面にパット酸化膜を形成する工程と、(b)上記パット酸化膜の上に酸化防止膜を形成する工程と、(c)所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、(d)上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、(e)上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、(f)上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく20nm以下の範囲で除去させる工程と、(g)前記半導体基板表面のエッチング後に、前記(e)工程と合わせて5nmから40nmの範囲で、上記パット酸化膜を後退させる工程と、(h)前記パッド酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分を、後退させたパット酸化膜の空間が埋まる範囲内で酸化する工程と、(i)上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、(j)上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、(k)上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、(l)上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、を備える。
実施形態(3)によれば、酸化量を後退させたパット酸化膜の空間が埋まる範囲内とすることにより、反り変形による応力圧縮が発生しなくなるため、半導体基板の溝上端部の酸化が滑らかに進行し、結果として基板の溝上端近傍の曲率化が図られる。又、本形態においても、実施形態の具体的工程として後述するように、パッド酸化膜の後退の工程の追加を行うことによっても、パット酸化膜の後退量を制御することが出来る。
【0014】
(4)また、半導体装置の製造方法において、(a)半導体基板の回路形成面にパット酸化膜を形成する工程と、(b)上記パット酸化膜の上に酸化防止膜を形成する工程と、(c)所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、(d)上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、(e)上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、(f)露出した半導体基板の表面を等方性エッチング法にて、零より大きく20nm以下の範囲で除去させる工程と、(g)前記半導体基板表面のエッチング後に、前記(e)工程と合わせて5nmから40nmの範囲で、上記パット酸化膜を後退させる工程と、(h)前記パッド酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分を、酸化雰囲気がH2/O2のガス比が1.8以下、酸化量は後退させたパット酸化膜の空間が埋まる範囲内の条件で酸化する工程と、(i)上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、(j)上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、(k)上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、(l)上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、を備える。
実施形態(4)は、特に、上述した、H 2 /O 2 ガス比を小さくすること、及び酸化量を後退させたパット酸化膜の空間が埋まる範囲内とすることを合わせ適用するものである。
【0015】
次に、本願発明に係わる2つの参考製法を例示しておく。即ち、(5)半導体装置の製造方法において、(a)半導体基板の回路形成面にパット酸化膜を5nm以上形成する工程と、(b)上記パット酸化膜の上に酸化防止膜を形成する工程と、(c)所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、(d)上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、(e)上記パット酸化膜を5nmから40nmの範囲で、上記素子分離用溝の上端部から後退させる工程と、(f)露出した半導体基板の表面を等方性エッチング法にて、零より大きく20nm以下の範囲で除去させる工程と、(g)上記半導体基板の素子分離用溝上端部の角部を除去し、丸みを設ける工程と、(h)上記半導体基板に形成した素子分離用溝部分を酸化する工程と、(i)上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、(j)上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、(k)上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、(l)上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、を備える。
【0016】
(6)半導体装置において、半導体基板の回路形成面にパット酸化膜を5nm以上形成し、上記パット酸化膜の上に酸化防止膜を形成し、所望の位置の上記酸化防止膜及びパット酸化膜を除去して半導体基板表面を露出し、上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成し、上記パット酸化膜を5nmから40nmの範囲で、上記素子分離用溝の上端部から後退させ、上記露出した半導体基板を等方性エッチング法にて、零より大きく20nm以下の範囲で除去し、上記半導体基板に形成した素子分離用溝部分を酸化し、酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜及び上記パット酸化膜を除去して製造される。
【0017】
上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく20nm以下の範囲で除去させることにより、段差の発生が防止され、素子分離用溝上端部の曲率半径を所定以上の値に確保することができる。シリコンエッチング量が零での曲率半径は約15nm、エッチング量10〜20nmでは約30nmとなっており、エッチング量20nmより大きい領域では素子分離用溝上端部に段差が残留し、曲率半径も20nm以下となっていく傾向にある。素子分離用溝上端部に段差が発生すると、ゲート酸化膜の形成が不均一となり、電気的なウィークスポットとなるので、シリコン基板のエッチング量の上限を20nmとすれば、上記段差の発生を防止することができる。
【0018】
さらに、上記各方法において、前記半導体基板表面のエッチング後に、前記(e)工程と合わせて5nmから40nmの範囲で、パット酸化膜を上記素子分離用溝の上端部から後退させることにより、素子分離用溝上端部における段差の発生を防止するとともに、素子分離用溝上端部の曲率半径を所定以上の値とすることができる。パット酸化膜の後退量を零から大きくするに従い基板上端の曲率半径が大きくなり、後退量5nmでは曲率半径は約15nmとなり、後退量を20nmとすると曲率半径は約25nmまで増加する。しかし、後退量を40nm以上増加させると、曲率半径は小さくなり、素子分離用溝上端部上面に段差が発生する場合がある。したがって、パット酸化膜を5nmから40nmの範囲で、上記素子分離用溝の上端部から後退させれば、素子分離用溝上端部における段差の発生を防止するとともに、素子分離用溝上端部の曲率半径を所定以上の値とすることができる。
【0019】
【発明の実施の形態】
以下、本発明の実施形態を図を参照して説明する。
本発明の第1の実施形態である、溝分離構造を有する半導体装置の製造方法を図1及び図2を用いて説明する。
【0020】
図1は第1の実施形態における製造方法の各工程での半導体装置の断面構造を示す図であり、図2はその製造工程の概略を示すフローチャートである。以下、図2のフローチャートに添って製造工程を図1を参照しながら説明する。
【0021】
(1)シリコン基板1の表面を熱酸化して厚さ約10nmのパット酸化膜2を形成する(図2の工程(101)、(102)、図1の(a)、(b))。
(2)パット酸化膜2の上に窒化珪素膜12を厚さ約200nm程度堆積する。この窒化珪素膜12は、素子分離熱酸化膜5を形成する時の酸化防止膜として使用する(図2の工程(103))。
(3)窒化珪素膜12上にホトレジスト13を形成する(図2の工程(104)、図1の(c))。
(4)通常の露光法を使用して、所望の位置のホトレジスト13を除去した後、窒化珪素膜12、パット酸化膜2を除去し、窒化珪素膜12をマスクとして、シリコン基板1の表面の側壁がシリコン基板1に対して所定の角度(例えば、図中A部の角度が90〜110度)を有する浅溝を形成する(図2の工程(105)〜(107)、図1の(d))。
(5)ホトレジスト13を除去した後、パット酸化膜2を5〜40nmの範囲でエッチング除去して後退させる(図2の工程(108)〜(109)、図1の(e))。
(6)等方性エッチング法(ウエット若しくはドライエッチング法)を用いて露出したシリコン基板1を、基板1表面から零より大きく20nm以下の範囲で除去する(図2の工程(110)、図1の(f))。
(7)その後、例えば900〜1100℃のドライ酸化雰囲気中でシリコン基板1表面を約30nm熱酸化し、溝部分に素子分離熱酸化膜5を形成する(図2の工程(111)、図1の(g))。
(8)化学気相蒸着(CVD)法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む(以下、埋め込み絶縁膜6)。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に密度が粗な膜であることから、埋め込み絶縁膜6の堆積後、緻密化を目的として,1100℃前後のアニールまたは酸化雰囲気中でシリコン基板1を酸化させてもよい(図2の工程(112)、図1の(h))。
(9)埋め込み絶縁膜6を化学機械研磨法(CMP)法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜12はエッチングストッパーとなり、窒化珪素膜12下のシリコン基板1がエッチングされることを防止する働きを持つ(図2の工程(113)、図1の(i))。
【0022】
(10)そして、窒化珪素膜12及びパット酸化膜2を除去することで溝埋め込み構造は完了する(図2の工程(114)、図1の(j))。その後、トランジスタ構造製造に必要な,例えばゲート酸化膜、ゲート電極の形成、不純物の導入、配線、層間絶縁膜等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する。
【0023】
次に、第1の実施形態の作用効果を図3及び図4を用いて説明する。この第1の実施形態で従来技術と異なる点は、上記製造工程(6)(図2の工程(110)、図1の(f))の等方性エッチング法によりシリコン基板1を、零より大きく20nm以下の範囲で除去している点、及び上記工程(5)(図2の工程(109)、図1の(e))工程のパット酸化膜2の後退量を限定させている点にある。
【0024】
図3は、第1の実施形態の説明で述べた製造工程(5)〜(7)において、酸化量30nm、シリコン基板1のエッチング量を5nmとし、パッド酸化膜2の後退量を変化させて溝上端近傍の基板1側の曲率半径の変化を解析した結果であり、横軸はパット酸化膜2の後退量、縦軸はシリコン基板1の溝上端部の曲率半径をそれぞれ示している。また、図3中には従来方法のシリコンエッチング量ゼロの場合の結果を合わせて示した。
【0025】
図3から、第1の実施形態によるものでは、パット酸化膜2の後退量を零から大きくするに従い基板の溝上端の曲率半径が大きくなり、後退量5nmでは曲率半径は約15nmとなり、後退量を20nmとすると曲率半径は約25nmまで増加する。しかし、後退量を40nm以上増加させると、曲率半径は小さくなり、後退量60nmでは約12nmとなる。さらに、後退量40nm以上では図3中に示したような、溝上端部上面に段差が発生していた。
【0026】
これに対して、従来方法のシリコンエッチング量ゼロの場合は、本発明の第1の実施形態よりパット酸化膜2の後退量に係わらず、ほぼ10nm曲率半径が小さくなっており、さらに後退量40nm以上においては段差が発生しており、曲率半径は小さくなった。
【0027】
ここで、図3の曲率半径のパット酸化膜2の後退量に対する依存性について説明する。
溝内の酸化時、酸化膜は窒化珪素膜12とシリコン基板1との間に約2倍の体積膨張をしながら成長していく(図4の(a)参照)。パット酸化膜2の後退量が零の場合、この体積膨張により窒化珪素膜12の端部は持ち上げられ,結果として凹状に反る。
【0028】
この窒化硅素膜12の反り変形の反力が生じる結果、窒化珪素膜12下の酸化膜(パット酸化膜2の一部を含む)とシリコン基板1とには圧縮応力が発生する(図4の(a))。圧縮応力が酸化膜中に発生すると、酸化種の拡散、すなわち酸化反応の進行が抑制されるため、溝上端部では酸化速度が著しく低下する。
【0029】
一方、溝側壁においては、酸化膜の成長方向(側面法線方向)には拘束が無いこと、および成長する酸化膜の体積膨張の阻害因子がないことから、側壁面では酸化が相対的に抑制されずに進行する。このため、シリコン基板1の溝上端部近傍では、図4の(a)中に破線で示したように酸化の進行に伴い基板形状が先鋭化していく。
【0030】
しかし、パット酸化膜2を後退させると、シリコン基板1の溝上端部の一部が露出する(図4の(b)参照)。この露出した部分においては、酸化初期には成長した酸化膜と上部窒化硅素膜12とが接触しないため、また、図4の(a)を用いて説明したような窒化珪素膜12の反り変形による圧縮応力の発生もほとんどないことから、酸化は抑制することなく進行する。
【0031】
その結果として溝上端部が丸まり、曲率半径が大きくなる。また、パット酸化膜2を後退させると、後退させたパット酸化膜2の端部近傍ではシリコンが露出する領域とそうでない領域が形成される。露出した領域では酸素の拡散が速いため、酸化が速く進行するが、露出していない領域ではこれに比べ遅くなるため、パット酸化膜2の端部では段差が発生する。
【0032】
また、シリコン溝の上端部では2面で酸素と接しているため、酸化が速く進行する。パット酸化膜2の後退量が40nm未満では、パット酸化膜2の端部とシリコン溝の上端部とが接近しているため、上記影響が重なり合い、段差は発生しないが、パット酸化膜2の後退量が40nm以上ではシリコン溝上端部から遠ざかるため、段差が発生し、そのため、曲率半径は小さくなっていく。
【0033】
さらに、初期シリコン形状として、角部を等方性エッチング法により除去してあるので、従来方法よりも曲率半径は大きくなった。
【0034】
次に、詳細なシリコン基板エッチング量依存性について説明する。
図5に酸化量30nm、パット酸化膜2の後退量20nmにおけるシリコン基板1の溝上端部曲率半径のシリコンエッチング量依存性を示す。図5より、シリコンエッチング量が零での曲率半径は約15nm、エッチング量10〜20nmでは約30nmとなっており、エッチング量20nmより大きい領域では段差が発生し、曲率半径も20nm以下となっていく傾向にあった。
【0035】
上述したように、段差が発生すると、ゲート酸化膜の形成が不均一となり、電気的なウィークスポットとなるので、シリコン基板1のエッチング量はこれらの理由により20nmが上限となる。
【0036】
なお、上記製造工程(7)で酸化をさらに継続すると、露出部分で成長した酸化膜が窒化硅素膜12と接触してしまい、その後は先に述べたように圧縮応力が急激に発生するので、溝上端部の曲率半径は再び減少してしまうので注意を要する。
【0037】
上述した本発明の第1の実施形態においては、パット酸化膜2の後退量を5〜40nmの範囲に設定しているため、溝分離構造の基板側上端近傍に段差を発生させることなく、さらに曲率半径を3nmよりも十分大きくすることができるので、ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。
【0038】
なお、図2に示した製造工程において、工程107と工程109との間にホトレジスト除去工程108が設定されているが、この工程108は、工程107と工程109との間ではなく、工程105と工程106との間に設定することもできる。
さらに、パット酸化膜の後退量を制御するため、工程109を図6に示すように工程110と工程111に追加してもかまわない。
この場合は工程109を2回行うことになるが、工程109を2回行うことによる溝の上端部からのパッド酸化膜の後退量の合計が、5nmから40nmの範囲となることが望ましい。
【0039】
次に、本発明の第2の実施形態である、溝分離構造を有する半導体装置の製造方法を図1及び図7を使用して説明する。
図7に示した第2の実施形態による製造方法(フローチャート)は、第1の実施形態の製造工程の(7)を変更したものである。この第2の実施形態は、第1の実施形態と比較して形状等は大きくは変わらないので、この第2の実施形態における半導体装置の断面図は、図1を使用して説明する。
以下、図7のフローチャートに添って、この第2の実施形態における製造工程を説明する。
【0040】
(1)シリコン基板1の表面を熱酸化して厚さ約10nmのパット酸化膜2を形成する(図7の工程(201)、(202)、図1の(b))。
(2)パット酸化膜2の上に窒化珪素膜12を厚さ200nm程度堆積する。この窒化珪素膜12は、素子分離熱酸化膜5を形成する時の酸化防止膜として使用する(図7の工程(203)、図1の(c))。
(3)窒化珪素膜12上にホトレジスト13を形成する(図7の工程(204))。
(4)通常の露光法を使用して、所望の位置のホトレジスト13を除去した後、窒化珪素膜12、パット酸化膜2を除去し、窒化珪素膜12をマスクとして、シリコン基板1の表面の側壁がシリコン基板1に対して所定の角度(例えば、図中A部の角度が90〜110度)を有する浅溝を形成する(図7の工程(205)〜(207)、図1の(d))。
(5)ホトレジスト13を除去した後、パット酸化膜2を5〜40nm程度エッチング除去して後退させる(図7の工程(208)〜(209)、図1の(e))。
(6)等方性エッチング法(ウェット、もしくはドライエッチング法)を用いて露出したシリコン基板1を、基板1表面から零より大きく20nm以下の範囲で除去する(図7の工程(210)、図1の(f))。
(7)シリコン基板1に形成した溝部分をH2/O2ガス混合酸化雰囲気で(ガス流量比をrとすると、0≦r≦1.8好ましくは0≦r≦0.5の範囲)、30nm程度熱酸化し、素子分離熱酸化膜5を形成する(図7の工程(211)、図1の(g))。
(8)化学気相蒸着(CVD)法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む(以下、埋め込み絶縁膜6)。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に密度が粗な膜であることから、埋め込み絶縁膜6堆積後、緻密化を目的として、1100℃前後のアニールまたは酸化雰囲気中でシリコン基板1を酸化させてもよい(図7の工程(212)、図1の(h))。
(9)埋め込み絶縁膜6を化学機械研磨法(CMP)法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜12はエッチングストッパーとなり、窒化珪素膜12下のシリコン基板1がエッチングされることを防止する働きを持つ(図7の工程(213)、図1の(i))。
【0041】
(10)そして、窒化珪素膜12及びパット酸化膜2を除去することで溝埋め込み構造は完了する(図7の工程(214)、図1の(j))。その後、トランジスタ構造製造に必要な、例えばゲート酸化膜、ゲート電極の形成、不純物の導入、配線、層間絶縁膜等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する。
【0042】
次に、図8を参照して本発明の第2の実施形態の作用効果を説明する。
酸化雰囲気のH2/O2ガス比rは、0≦r≦2まで変化することができる。ガス比rが2に達すると爆発的に反応が進行するので、安全を考慮すると、実質的にはr=1.8程度が上限となる。
【0043】
一般に、ガス比rが上記範囲内においては、酸化温度を一定と仮定すると、この比が大きくなるに伴い、酸化速度が速くなり、小さいと酸化速度は遅くなる。そこで、この酸化速度の半導体基板1の溝上端部の形状に及ぼす影響を解析した。パット酸化膜2の後退量が5nmにおける解析結果を図8に示す。図8において、横軸にはH2/O2ガス比、縦軸は半導体基板1の溝上端部の曲率半径を示す。
【0044】
図8より、酸化雰囲気の水素(H2)流量比が大きくなるほど、形成される曲率半径が急激に減少することがわかる。ガス比rが0.5に達すると、曲率半径は約3nmにまで減少する。ガス比rをこれ以上大きくすると、曲率半径はわずかずつではあるがさらに減少する。
【0045】
この原因は、以下のように説明できる。
酸化は、既に述べたように、シリコンとシリコン酸化膜の界面近傍でひずみ(応力)を発生させる。一方、シリコン酸化膜は高温(900℃以上)で顕著な粘性挙動を示すため、高温では時間と共に発生した応力が緩和されていく。
【0046】
したがって、酸化膜厚を一定と仮定すると、発生歪み(応力)の値は一定であるが、酸化速度が速い(H2/O2ガス比が大きい)ほど発生した応力が緩和される時間が短くなるので、結果的に残留応力が高くなる。
【0047】
酸化速度が遅い(H2/O2ガス比rが小さい)場合には、シリコン酸化膜の粘性効果が働き、酸化膜厚一定条件で比較すると、相対的に応力の緩和が進む。酸化誘起応力が高くなるほど、その近傍での酸化が抑制される。したがって、シリコン基板1の溝上端部近傍は、上面と側面とからの酸化膜の成長で応力が集中する場所であることから、残留応力が高くなると、この近傍の酸化が抑制され、結果的に先端が尖る形状になっていく。
【0048】
以上のことから、H2/O2ガス比rを小さくすることで、半導体基板1の溝上端においては酸化がより低応力の状態で進行することになり、結果としてシリコン基板1の基板の溝上端近傍の曲率化が図られたものである。
【0049】
また、H2/O2ガス比rを1.8のままで、ArガスやN2ガスを炉内に注入し、約0.6倍の希釈を行なうと、酸化レートはガス比rが0.5とほぼ同じになる。このため、H2/O2ガス比1.8の条件でも曲率半径3nmを達成することが可能となる。
【0050】
上記理由により、本発明の第2の実施形態によれば、溝分離構造の基板側上端近傍の曲率半径を3nmよりも十分大きくすることができ、また、パット酸化膜の後退量を第1の実施形態で示した5〜40nmの範囲としている。このため、溝上端部上面で段差発生を防止することができ、 ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。
さらに、パット酸化膜の後退量を制御するため、工程209を図9に示すように工程210と工程211に追加してもかまわない。
この場合は工程209を2回行うことになるが、工程209を2回行うことによる溝の上端部からのパッド酸化膜の後退量の合計が、5nmから40nmの範囲となることが望ましい。
【0051】
なお、図7に示した製造工程において、工程207と工程209との間にホトレジスト除去工程208が設定されているが、この工程208は、工程207と工程209との間ではなく、工程205と工程206との間に設定することもできる。
【0052】
次に、本発明の第3の実施形態である、溝分離構造を有する半導体装置の製造方法を図1及び図10を使用して説明する。
図10に示した第3の実施形態による製造方法(フローチャート)は、第1の実施形態の製造工程の(7)を変更したものである。この第3の実施形態は、第1の実施形態と比較して形状等は大きくは変わらないので、この第3の実施形態における半導体装置の断面図は、図1を使用して説明する。
以下、図10のフローチャートに添って、この第3の実施形態における製造工程を説明する。
【0053】
(1)シリコン基板1の表面を熱酸化して厚さ約10nmのパット酸化膜2を形成する(図10の工程(301)、(302)、図1の(b))。
(2)パット酸化膜2の上に窒化珪素膜12を厚さ約200nm程度堆積する。この窒化珪素膜12は、素子分離熱酸化膜5を形成する時の酸化防止膜として使用する(図10の工程(303)、図1の(c))。
(3)窒化珪素膜12上にホトレジスト13を形成する(図10の工程(304))。
(4)通常の露光法を使用して、所望の位置のホトレジスト13を除去した後、窒化珪素膜12、パット酸化膜2を除去し、窒化珪素膜12をマスクとして、シリコン基板1の表面の側壁がシリコン基板1に対して所定の角度(例えば、図中A部の角度が90〜110度)を有する浅溝を形成する(図10の工程(305)〜(307)、図1の(d))。
(5)ホトレジスト13を除去した後、パット酸化膜2を5〜40nm程度エッチング除去して後退させる(図10の工程(308)、(309)、図1の(e))。
(6)等方性エッチング法(ウェットもしくは、ドライエッチング法)を用いて露出したシリコン基板1を、0より大きく、20μm以下の範囲で除去する(図10の工程(310)、図1の(f))。
(7)シリコン基板1に形成した溝部分をH2/O2ガス混合酸化雰囲気で(ガス流量比をrとあると、0≦r≦0.5の範囲)、熱酸化し、半導体基板1に形成した溝部分を、後退させたパット酸化膜2の空間が埋まる範囲内で酸化させる(図10の工程(311)、図1の(g))。
(8)化学気相蒸着(CVD)法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む(以下、埋め込み絶縁膜6)。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に密度が粗な膜であることから、埋め込み絶縁膜6堆積後、緻密化を目的として、1100℃前後のアニールまたは酸化雰囲気中でシリコン基板1を酸化させてもよい(図10の工程(312)、図1の(h))。
(9)埋め込み絶縁膜6を化学機械研磨法(CMP)法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜12はエッチングストッパーとなり、窒化珪素膜12下のシリコン基板1がエッチングされることを防止する働きを持つ(図10の工程(313)、図1の(i))。
(10)そして、窒化珪素膜12及びパット酸化膜2を除去することで溝埋め込み構造は完了する(図10の工程(314)、図1の(j))。その後、トランジスタ構造製造に必要な、例えばゲート酸化膜、ゲート電極の形成、不純物の導入、配線、層間絶縁膜等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する。
【0054】
次に、図を参照して本発明の第3の実施形態の作用効果を説明する。
この第3実施形態の作用効果は、上述した第1の実施形態でも説明したように(図4参照)、後退させたパット酸化膜2の空間が埋まった後では、窒化珪素膜12に反り変形が発生し、この膜の曲げによる力によって窒化珪素膜12下のパット酸化膜2及びシリコン基板1には圧縮応力が発生するため、この応力により酸化が抑制され、結果として、溝上端部近傍のシリコン基板1の形状が尖ったものとなる。
【0055】
上述したように、酸化量を後退させたパット酸化膜2の空間が埋まる範囲内とすることにより、反り変形による圧縮応力が発生しなくなるため、シリコン基板1の基板の溝上端部の酸化が滑らかに進行し、結果としてシリコン基板1の上端近傍の曲率化が図られることになる。さらに、パット酸化膜2の後退量を第1の実施形態で示したように、5〜40nmの範囲としているため、溝上端部上面で段差の発生を防止できる。さらに、パット酸化膜の後退量を制御するため、工程309を図11に示すように工程310と工程311に追加してもかまわない。この場合は工程309を2回行うことになるが、工程309を2回行うことによる溝の上端部からのパッド酸化膜の後退量の合計が、5nmから40nmの範囲となることが望ましい。
【0056】
上記理由により、本発明の第3の実施形態によれば、溝分離構造の基板側上端近傍の曲率半径を3nmよりも十分大きくすることができ、また、段差発生を防止できるため、ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。
【0057】
なお、図10に示した製造工程において、工程307と工程309との間にホトレジスト除去工程308が設定されているが、この工程308は、工程307と工程309との間ではなく、工程305と工程306との間に設定することもできる。
【0058】
【発明の効果】
本発明は、以上説明したように構成されているため、次のような効果がある。溝上端部近傍のシリコン基板上面で基板段差を形成せず、しかも溝上端部に所定以上の曲率半径を確保させることができる半導体装置の製造方法及び半導体装置を実現することができる。
【0059】
したがって、溝分離構造を有する半導体装置において、回路を構成するトランジスタや容量の耐圧特性を向上することができる。
【図面の簡単な説明】
【図1】本願に係る第1の実施形態の溝分離構造の製造工程の模式図である。
【図2】本願に係る第1の実施形態の製造工程を示すフローチャートである。
【図3】本願に係る第1の実施形態の作用効果を説明する図である。
【図4】本願に係る第1の実施形態の作用効果を説明する図である。
【図5】本願に係る第1の実施形態の作用効果を説明する図である。
【図6】本願に係る第1の実施形態の他の製造工程を示すフローチャートである。
【図7】本願に係る第2の実施形態の製造工程を示すフローチャートである。
【図8】本願に係る第2の実施形態の作用効果を説明する図である。
【図9】本願に係る第2の実施形態の他の製造工程を示すフローチャートである。
【図10】本願に係る第3の実施形態の製造工程を示すフローチャートである。
【図11】本願に係る第3の実施形態の他の製造工程を示すフローチャートである。
【図12】従来の溝分離構造の製造工程の模式図である。
【符号の説明】
1…シリコン基板、2 …パット酸化膜、3…酸化防止膜、4…基板鋭角部、5…素子分離熱酸化膜、6…埋め込み絶縁膜、7…ゲート酸化膜、8…ゲート電極膜、9…絶縁膜、10…配線、11…層間絶縁膜、12…窒化珪素膜、13…ホトレジスト、14…基板段差。
Claims (4)
- 半導体装置の製造方法において、
(a)半導体基板の回路形成面にパット酸化膜を形成する工程と、
(b)上記パット酸化膜の上に酸化防止膜を形成する工程と、
(c)所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、
(d)上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、
(e)上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、
(f)上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく20nm以下の範囲で除去させる工程と、
(g)前記半導体基板表面のエッチング後に、前記(e)工程と合わせて5nmから40nmの範囲で、上記パット酸化膜を後退させる工程と、
(h)前記パット酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分を酸化する工程と、
(i)上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、
(j)上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と
、
(k)上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
(l)上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 半導体装置の製造方法において、
(a)半導体基板の回路形成面にパット酸化膜を形成する工程と、
(b)上記パット酸化膜の上に酸化防止膜を形成する工程と、
(c)所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、
(d)上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、
(e)上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、
(f)上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく20nm以下の範囲で除去させる工程と、
(g)前記半導体基板表面のエッチング後に、前記(e)工程と合わせて5nmから40nmの範囲で、上記パット酸化膜を後退させる工程と、
(h)前記パット酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分をH2/O2のガス比が1.8以下の酸化雰囲気中で酸化する工程と、
(i)上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、
(j)上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と
、
(k)上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
(l)上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 半導体装置の製造方法において、
(a)半導体基板の回路形成面にパット酸化膜を形成する工程と、
(b)上記パット酸化膜の上に酸化防止膜を形成する工程と、
(c)所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、
(d)上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、
(e)上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、
(f)上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく20nm以下の範囲で除去させる工程と、
(g)前記半導体基板表面のエッチング後に、前記(e)工程と合わせて5nmから40nmの範囲で、上記パット酸化膜を後退させる工程と、
(h)前記パット酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分を、後退させたパット酸化膜の空間が埋まる範囲内で酸化する工程と、
(i)上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、
(j)上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と
、
(k)上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
(l)上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 半導体装置の製造方法において、
(a)半導体基板の回路形成面にパット酸化膜を形成する工程と、
(b)上記パット酸化膜の上に酸化防止膜を形成する工程と、
(c)所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、
(d)上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、
(e)上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、
(f)上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく20nm以下の範囲で除去させる工程と、
(g)前記半導体基板表面のエッチング後に、前記(e)工程と合わせて5nmから40nmの範囲で、上記パット酸化膜を後退させる工程と、
(h)前記パット酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分を、酸化雰囲気がH2/O2のガス比が1.8以下、酸化量は後退させたパット酸化膜の空間が埋まる範囲内の条件で酸化する工程と、
(i)上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、
(j)上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と
、
(k)上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
(l)上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21683198A JP4592837B2 (ja) | 1998-07-31 | 1998-07-31 | 半導体装置の製造方法 |
US09/363,184 US6090684A (en) | 1998-07-31 | 1999-07-29 | Method for manufacturing semiconductor device |
US09/536,447 US6403446B1 (en) | 1998-07-31 | 2000-03-28 | Method for manufacturing semiconductor device |
US10/141,422 US20030119276A1 (en) | 1998-07-31 | 2002-05-06 | Semiconductor device and process for producing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21683198A JP4592837B2 (ja) | 1998-07-31 | 1998-07-31 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000049222A JP2000049222A (ja) | 2000-02-18 |
JP4592837B2 true JP4592837B2 (ja) | 2010-12-08 |
Family
ID=16694586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21683198A Expired - Fee Related JP4592837B2 (ja) | 1998-07-31 | 1998-07-31 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (3) | US6090684A (ja) |
JP (1) | JP4592837B2 (ja) |
Families Citing this family (105)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11284060A (ja) * | 1998-03-27 | 1999-10-15 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP4592837B2 (ja) * | 1998-07-31 | 2010-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR20000013397A (ko) * | 1998-08-07 | 2000-03-06 | 윤종용 | 트렌치 격리 형성 방법 |
US6274498B1 (en) * | 1998-09-03 | 2001-08-14 | Micron Technology, Inc. | Methods of forming materials within openings, and method of forming isolation regions |
US6372601B1 (en) | 1998-09-03 | 2002-04-16 | Micron Technology, Inc. | Isolation region forming methods |
KR100292616B1 (ko) * | 1998-10-09 | 2001-07-12 | 윤종용 | 트렌치격리의제조방법 |
JP3571236B2 (ja) * | 1998-11-09 | 2004-09-29 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JP3955404B2 (ja) * | 1998-12-28 | 2007-08-08 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
JP4649006B2 (ja) * | 1999-07-16 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR100338767B1 (ko) | 1999-10-12 | 2002-05-30 | 윤종용 | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 |
WO2002023624A2 (en) * | 2000-09-14 | 2002-03-21 | Infineon Technologies North America Corp. | Field effect transistor and method of fabrication |
US6355538B1 (en) * | 2000-09-18 | 2002-03-12 | Vanguard International Semiconductor Corporation | Method of forming isolation material with edge extension structure |
US6406976B1 (en) * | 2000-09-18 | 2002-06-18 | Motorola, Inc. | Semiconductor device and process for forming the same |
JP3702162B2 (ja) * | 2000-09-25 | 2005-10-05 | 三洋電機株式会社 | 半導体装置の製造方法 |
US6368941B1 (en) * | 2000-11-08 | 2002-04-09 | United Microelectronics Corp. | Fabrication of a shallow trench isolation by plasma oxidation |
KR100392894B1 (ko) * | 2000-12-27 | 2003-07-28 | 동부전자 주식회사 | 반도체 소자의 트렌치 형성 방법 |
US6613635B2 (en) * | 2000-12-28 | 2003-09-02 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device having element isolation trench |
JP2003017556A (ja) * | 2001-06-29 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2003017595A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 半導体装置 |
US6890859B1 (en) | 2001-08-10 | 2005-05-10 | Cypress Semiconductor Corporation | Methods of forming semiconductor structures having reduced defects, and articles and devices formed thereby |
JP2004095886A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US7388259B2 (en) * | 2002-11-25 | 2008-06-17 | International Business Machines Corporation | Strained finFET CMOS device structures |
KR100474863B1 (ko) * | 2002-12-10 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자 분리막 형성 방법 |
JP2004260102A (ja) * | 2003-02-27 | 2004-09-16 | Rohm Co Ltd | 半導体装置の製造方法 |
US6887798B2 (en) * | 2003-05-30 | 2005-05-03 | International Business Machines Corporation | STI stress modification by nitrogen plasma treatment for improving performance in small width devices |
US7329923B2 (en) * | 2003-06-17 | 2008-02-12 | International Business Machines Corporation | High-performance CMOS devices on hybrid crystal oriented substrates |
US7279746B2 (en) * | 2003-06-30 | 2007-10-09 | International Business Machines Corporation | High performance CMOS device structures and method of manufacture |
US7410846B2 (en) * | 2003-09-09 | 2008-08-12 | International Business Machines Corporation | Method for reduced N+ diffusion in strained Si on SiGe substrate |
US6890808B2 (en) * | 2003-09-10 | 2005-05-10 | International Business Machines Corporation | Method and structure for improved MOSFETs using poly/silicide gate height control |
US6887751B2 (en) * | 2003-09-12 | 2005-05-03 | International Business Machines Corporation | MOSFET performance improvement using deformation in SOI structure |
US7170126B2 (en) * | 2003-09-16 | 2007-01-30 | International Business Machines Corporation | Structure of vertical strained silicon devices |
US6869866B1 (en) | 2003-09-22 | 2005-03-22 | International Business Machines Corporation | Silicide proximity structures for CMOS device performance improvements |
US6872641B1 (en) * | 2003-09-23 | 2005-03-29 | International Business Machines Corporation | Strained silicon on relaxed sige film with uniform misfit dislocation density |
US7144767B2 (en) * | 2003-09-23 | 2006-12-05 | International Business Machines Corporation | NFETs using gate induced stress modulation |
US7119403B2 (en) | 2003-10-16 | 2006-10-10 | International Business Machines Corporation | High performance strained CMOS devices |
US7303949B2 (en) * | 2003-10-20 | 2007-12-04 | International Business Machines Corporation | High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture |
US7037770B2 (en) * | 2003-10-20 | 2006-05-02 | International Business Machines Corporation | Method of manufacturing strained dislocation-free channels for CMOS |
US7129126B2 (en) * | 2003-11-05 | 2006-10-31 | International Business Machines Corporation | Method and structure for forming strained Si for CMOS devices |
US7015082B2 (en) * | 2003-11-06 | 2006-03-21 | International Business Machines Corporation | High mobility CMOS circuits |
US7029964B2 (en) * | 2003-11-13 | 2006-04-18 | International Business Machines Corporation | Method of manufacturing a strained silicon on a SiGe on SOI substrate |
US7122849B2 (en) * | 2003-11-14 | 2006-10-17 | International Business Machines Corporation | Stressed semiconductor device structures having granular semiconductor material |
US7247534B2 (en) | 2003-11-19 | 2007-07-24 | International Business Machines Corporation | Silicon device on Si:C-OI and SGOI and method of manufacture |
US7198995B2 (en) * | 2003-12-12 | 2007-04-03 | International Business Machines Corporation | Strained finFETs and method of manufacture |
US7247912B2 (en) * | 2004-01-05 | 2007-07-24 | International Business Machines Corporation | Structures and methods for making strained MOSFETs |
US7202132B2 (en) | 2004-01-16 | 2007-04-10 | International Business Machines Corporation | Protecting silicon germanium sidewall with silicon for strained silicon/silicon germanium MOSFETs |
US7118999B2 (en) | 2004-01-16 | 2006-10-10 | International Business Machines Corporation | Method and apparatus to increase strain effect in a transistor channel |
US7381609B2 (en) | 2004-01-16 | 2008-06-03 | International Business Machines Corporation | Method and structure for controlling stress in a transistor channel |
US7923782B2 (en) * | 2004-02-27 | 2011-04-12 | International Business Machines Corporation | Hybrid SOI/bulk semiconductor transistors |
US7205206B2 (en) * | 2004-03-03 | 2007-04-17 | International Business Machines Corporation | Method of fabricating mobility enhanced CMOS devices |
US7504693B2 (en) * | 2004-04-23 | 2009-03-17 | International Business Machines Corporation | Dislocation free stressed channels in bulk silicon and SOI CMOS devices by gate stress engineering |
US7223994B2 (en) * | 2004-06-03 | 2007-05-29 | International Business Machines Corporation | Strained Si on multiple materials for bulk or SOI substrates |
US7037794B2 (en) * | 2004-06-09 | 2006-05-02 | International Business Machines Corporation | Raised STI process for multiple gate ox and sidewall protection on strained Si/SGOI structure with elevated source/drain |
TWI463526B (zh) * | 2004-06-24 | 2014-12-01 | Ibm | 改良具應力矽之cmos元件的方法及以該方法製備而成的元件 |
US7227205B2 (en) * | 2004-06-24 | 2007-06-05 | International Business Machines Corporation | Strained-silicon CMOS device and method |
US7288443B2 (en) * | 2004-06-29 | 2007-10-30 | International Business Machines Corporation | Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension |
US7217949B2 (en) * | 2004-07-01 | 2007-05-15 | International Business Machines Corporation | Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI) |
US6991998B2 (en) * | 2004-07-02 | 2006-01-31 | International Business Machines Corporation | Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer |
US7384829B2 (en) | 2004-07-23 | 2008-06-10 | International Business Machines Corporation | Patterned strained semiconductor substrate and device |
US7193254B2 (en) * | 2004-11-30 | 2007-03-20 | International Business Machines Corporation | Structure and method of applying stresses to PFET and NFET transistor channels for improved performance |
US7238565B2 (en) | 2004-12-08 | 2007-07-03 | International Business Machines Corporation | Methodology for recovery of hot carrier induced degradation in bipolar devices |
US7262087B2 (en) * | 2004-12-14 | 2007-08-28 | International Business Machines Corporation | Dual stressed SOI substrates |
US7173312B2 (en) * | 2004-12-15 | 2007-02-06 | International Business Machines Corporation | Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification |
US7274084B2 (en) * | 2005-01-12 | 2007-09-25 | International Business Machines Corporation | Enhanced PFET using shear stress |
US20060160317A1 (en) * | 2005-01-18 | 2006-07-20 | International Business Machines Corporation | Structure and method to enhance stress in a channel of cmos devices using a thin gate |
US7432553B2 (en) * | 2005-01-19 | 2008-10-07 | International Business Machines Corporation | Structure and method to optimize strain in CMOSFETs |
US7220626B2 (en) * | 2005-01-28 | 2007-05-22 | International Business Machines Corporation | Structure and method for manufacturing planar strained Si/SiGe substrate with multiple orientations and different stress levels |
US7256081B2 (en) * | 2005-02-01 | 2007-08-14 | International Business Machines Corporation | Structure and method to induce strain in a semiconductor device channel with stressed film under the gate |
US7224033B2 (en) * | 2005-02-15 | 2007-05-29 | International Business Machines Corporation | Structure and method for manufacturing strained FINFET |
US7545004B2 (en) * | 2005-04-12 | 2009-06-09 | International Business Machines Corporation | Method and structure for forming strained devices |
JP2006332404A (ja) * | 2005-05-27 | 2006-12-07 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
US7544577B2 (en) * | 2005-08-26 | 2009-06-09 | International Business Machines Corporation | Mobility enhancement in SiGe heterojunction bipolar transistors |
US7202513B1 (en) * | 2005-09-29 | 2007-04-10 | International Business Machines Corporation | Stress engineering using dual pad nitride with selective SOI device architecture |
US20070096170A1 (en) * | 2005-11-02 | 2007-05-03 | International Business Machines Corporation | Low modulus spacers for channel stress enhancement |
US20070099360A1 (en) * | 2005-11-03 | 2007-05-03 | International Business Machines Corporation | Integrated circuits having strained channel field effect transistors and methods of making |
US7655511B2 (en) | 2005-11-03 | 2010-02-02 | International Business Machines Corporation | Gate electrode stress control for finFET performance enhancement |
US7785950B2 (en) * | 2005-11-10 | 2010-08-31 | International Business Machines Corporation | Dual stress memory technique method and related structure |
US7348638B2 (en) * | 2005-11-14 | 2008-03-25 | International Business Machines Corporation | Rotational shear stress for charge carrier mobility modification |
US7709317B2 (en) * | 2005-11-14 | 2010-05-04 | International Business Machines Corporation | Method to increase strain enhancement with spacerless FET and dual liner process |
US7564081B2 (en) * | 2005-11-30 | 2009-07-21 | International Business Machines Corporation | finFET structure with multiply stressed gate electrode |
US7863197B2 (en) * | 2006-01-09 | 2011-01-04 | International Business Machines Corporation | Method of forming a cross-section hourglass shaped channel region for charge carrier mobility modification |
US7776695B2 (en) * | 2006-01-09 | 2010-08-17 | International Business Machines Corporation | Semiconductor device structure having low and high performance devices of same conductive type on same substrate |
US7635620B2 (en) * | 2006-01-10 | 2009-12-22 | International Business Machines Corporation | Semiconductor device structure having enhanced performance FET device |
US20070158743A1 (en) * | 2006-01-11 | 2007-07-12 | International Business Machines Corporation | Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners |
EP2005467B1 (en) | 2006-02-01 | 2018-07-11 | Silex Microsystems AB | Methods for making a starting substrate wafer for semiconductor engineering having wafer through connections |
US7691698B2 (en) * | 2006-02-21 | 2010-04-06 | International Business Machines Corporation | Pseudomorphic Si/SiGe/Si body device with embedded SiGe source/drain |
US8461009B2 (en) * | 2006-02-28 | 2013-06-11 | International Business Machines Corporation | Spacer and process to enhance the strain in the channel with stress liner |
US7615418B2 (en) * | 2006-04-28 | 2009-11-10 | International Business Machines Corporation | High performance stress-enhance MOSFET and method of manufacture |
US7608489B2 (en) * | 2006-04-28 | 2009-10-27 | International Business Machines Corporation | High performance stress-enhance MOSFET and method of manufacture |
US7521307B2 (en) | 2006-04-28 | 2009-04-21 | International Business Machines Corporation | CMOS structures and methods using self-aligned dual stressed layers |
US7803690B2 (en) * | 2006-06-23 | 2010-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Epitaxy silicon on insulator (ESOI) |
US8853746B2 (en) * | 2006-06-29 | 2014-10-07 | International Business Machines Corporation | CMOS devices with stressed channel regions, and methods for fabricating the same |
US7790540B2 (en) | 2006-08-25 | 2010-09-07 | International Business Machines Corporation | Structure and method to use low k stress liner to reduce parasitic capacitance |
US8754446B2 (en) * | 2006-08-30 | 2014-06-17 | International Business Machines Corporation | Semiconductor structure having undercut-gate-oxide gate stack enclosed by protective barrier material |
US7462522B2 (en) * | 2006-08-30 | 2008-12-09 | International Business Machines Corporation | Method and structure for improving device performance variation in dual stress liner technology |
US8115254B2 (en) | 2007-09-25 | 2012-02-14 | International Business Machines Corporation | Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same |
US8492846B2 (en) * | 2007-11-15 | 2013-07-23 | International Business Machines Corporation | Stress-generating shallow trench isolation structure having dual composition |
JP4920631B2 (ja) * | 2008-04-28 | 2012-04-18 | シャープ株式会社 | 半導体装置の製造方法 |
CN101640182B (zh) * | 2008-07-31 | 2011-05-04 | 中芯国际集成电路制造(北京)有限公司 | 形成浅沟槽隔离结构的方法及半导体器件的制造方法 |
US8598006B2 (en) | 2010-03-16 | 2013-12-03 | International Business Machines Corporation | Strain preserving ion implantation methods |
CN102386132B (zh) * | 2010-08-27 | 2013-10-30 | 中芯国际集成电路制造(上海)有限公司 | 减少对准容差的方法及其在热处理工艺中的专用设备 |
CN102437084A (zh) * | 2011-08-17 | 2012-05-02 | 上海华力微电子有限公司 | 一种调节浅槽隔离垫层氧化膜厚度的方法 |
JP7156620B2 (ja) * | 2018-10-15 | 2022-10-19 | 東京エレクトロン株式会社 | 微細パターンを有する基板にシリコン膜を形成する方法 |
US11569368B2 (en) * | 2020-06-11 | 2023-01-31 | Atomera Incorporated | Method for making semiconductor device including a superlattice and providing reduced gate leakage |
US11469302B2 (en) | 2020-06-11 | 2022-10-11 | Atomera Incorporated | Semiconductor device including a superlattice and providing reduced gate leakage |
CN112366205B (zh) * | 2020-11-09 | 2021-10-22 | 长江存储科技有限责任公司 | 一种半导体器件及其制备方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4580330A (en) * | 1984-06-15 | 1986-04-08 | Texas Instruments Incorporated | Integrated circuit isolation |
US5258332A (en) * | 1987-08-28 | 1993-11-02 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices including rounding of corner portions by etching |
JPH02260660A (ja) * | 1989-03-31 | 1990-10-23 | Toshiba Corp | Mos型半導体装置の製造方法 |
JPH0774164A (ja) * | 1993-07-02 | 1995-03-17 | Hitachi Ltd | 半導体メモリ装置及びその製造方法 |
JP2955459B2 (ja) * | 1993-12-20 | 1999-10-04 | 株式会社東芝 | 半導体装置の製造方法 |
US5719085A (en) * | 1995-09-29 | 1998-02-17 | Intel Corporation | Shallow trench isolation technique |
US5780346A (en) * | 1996-12-31 | 1998-07-14 | Intel Corporation | N2 O nitrided-oxide trench sidewalls and method of making isolation structure |
JPH10303289A (ja) * | 1997-04-30 | 1998-11-13 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
TW388100B (en) * | 1997-02-18 | 2000-04-21 | Hitachi Ulsi Eng Corp | Semiconductor deivce and process for producing the same |
US5863827A (en) * | 1997-06-03 | 1999-01-26 | Texas Instruments Incorporated | Oxide deglaze before sidewall oxidation of mesa or trench |
TW501230B (en) * | 1997-10-04 | 2002-09-01 | United Microelectronics Corp | Manufacture method shallow trench isolation |
JPH11214499A (ja) * | 1998-01-27 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
TW444333B (en) * | 1998-07-02 | 2001-07-01 | United Microelectronics Corp | Method for forming corner rounding of shallow trench isolation |
JP4592837B2 (ja) * | 1998-07-31 | 2010-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-07-31 JP JP21683198A patent/JP4592837B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-29 US US09/363,184 patent/US6090684A/en not_active Expired - Fee Related
-
2000
- 2000-03-28 US US09/536,447 patent/US6403446B1/en not_active Expired - Fee Related
-
2002
- 2002-05-06 US US10/141,422 patent/US20030119276A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US6403446B1 (en) | 2002-06-11 |
JP2000049222A (ja) | 2000-02-18 |
US20030119276A1 (en) | 2003-06-26 |
US6090684A (en) | 2000-07-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4592837B2 (ja) | 半導体装置の製造方法 | |
US6881646B2 (en) | Semiconductor device and process for producing the same | |
US6995447B2 (en) | Silicon on insulator device having trench isolation layer and method for manufacturing the same | |
JP2008544573A (ja) | 半導体処理方法、および半導体構造 | |
JP3917327B2 (ja) | 半導体装置の製造方法及び装置 | |
KR100407567B1 (ko) | 덴트 없는 트렌치 격리 형성 방법 | |
JP4834304B2 (ja) | 半導体素子の製造方法 | |
KR100244847B1 (ko) | 디봇 형성을 최소화하는 방법 및 집적 회로 칩 | |
JP3547279B2 (ja) | 半導体装置の製造方法 | |
JP3523048B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
US6503815B1 (en) | Method for reducing stress and encroachment of sidewall oxide layer of shallow trench isolation | |
KR100425064B1 (ko) | 반도체장치 및 그 제조방법 | |
JP3571236B2 (ja) | 半導体装置の製造方法 | |
US20080242045A1 (en) | Method for fabricating trench dielectric layer in semiconductor device | |
KR100475050B1 (ko) | 스페이서로보호되는박막의질화막라이너를갖는트렌치소자분리방법및구조 | |
KR20020005358A (ko) | 트렌치 소자분리 방법 | |
KR100344765B1 (ko) | 반도체장치의 소자격리방법 | |
KR19990086279A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
KR0147487B1 (ko) | 소자분리막 형성방법 | |
JP3609660B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
KR100474588B1 (ko) | 반도체장치의소자격리방법 | |
KR100269623B1 (ko) | 반도체장치의 소자격리방법 | |
JP2004146849A (ja) | 半導体装置及びその製造方法 | |
KR100333363B1 (ko) | 반도체소자분리방법 | |
KR19990062507A (ko) | 반도체소자의 격리막 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041105 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060501 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060718 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060718 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070612 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100510 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100805 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100915 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |