JPS61194739A - マスタ−スライス型半導体装置 - Google Patents
マスタ−スライス型半導体装置Info
- Publication number
- JPS61194739A JPS61194739A JP3395285A JP3395285A JPS61194739A JP S61194739 A JPS61194739 A JP S61194739A JP 3395285 A JP3395285 A JP 3395285A JP 3395285 A JP3395285 A JP 3395285A JP S61194739 A JPS61194739 A JP S61194739A
- Authority
- JP
- Japan
- Prior art keywords
- power line
- power supply
- supply line
- virgin
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は同一半導体チップ上に複数個の論理セル列と配
線領域が配置されてなるマスタースライス型半導体装置
に関する。
線領域が配置されてなるマスタースライス型半導体装置
に関する。
従来この種の半導体装置では、ＬＳＩ（大規模集積回路
）内部の論理素子のスイッチングによって誘因される電
源ラインの電位変動を低減させる之めには、電源ライン
の形状を大きくしてそのインピーダンスを下げるか、或
いは電源ラインの下層部分の構造を変えて、電源ライン
自体に容量を持たせるかのいずれかの方法で実現してい
た。
）内部の論理素子のスイッチングによって誘因される電
源ラインの電位変動を低減させる之めには、電源ライン
の形状を大きくしてそのインピーダンスを下げるか、或
いは電源ラインの下層部分の構造を変えて、電源ライン
自体に容量を持たせるかのいずれかの方法で実現してい
た。
このように従来技術では、電源ラインの電圧変動の抑制
は電源ラインの寸法を大きくすることにあった。ところ
が？−）アレイにおいては、計算機によるグリッド系設
計（座標による設計）であるので、電源ラインはグリッ
ド上を走ることになり、寸法はむやみに大きくすること
は不可能であった。ま次電源ライン自体に静電容量をも
たせることは、電源ラインの下層部分の構造を変えるこ
とで、例えばフィールド領域上の電源ラインを拡散領域
上に形成する等して実施されるが、配線工程を変えるの
みで所望の論理を得ようとするマスタースライス構成に
おいては、電源ラインの位置は予め定められた場所を通
過することは極めてまれである。このように電源ライン
の下層部分を所望の論理回路に従って変えることは、事
実上盤しかった。
は電源ラインの寸法を大きくすることにあった。ところ
が？−）アレイにおいては、計算機によるグリッド系設
計（座標による設計）であるので、電源ラインはグリッ
ド上を走ることになり、寸法はむやみに大きくすること
は不可能であった。ま次電源ライン自体に静電容量をも
たせることは、電源ラインの下層部分の構造を変えるこ
とで、例えばフィールド領域上の電源ラインを拡散領域
上に形成する等して実施されるが、配線工程を変えるの
みで所望の論理を得ようとするマスタースライス構成に
おいては、電源ラインの位置は予め定められた場所を通
過することは極めてまれである。このように電源ライン
の下層部分を所望の論理回路に従って変えることは、事
実上盤しかった。
本発明は上記実情に鑑みてなされたもので、マスタース
ライス型のｒ−ドアレイに適用され、電源ラインの電位
のゆらぎを低減しかつ安定化することができるマスター
スライス型半導体装置を提供しようとするものである。
ライス型のｒ−ドアレイに適用され、電源ラインの電位
のゆらぎを低減しかつ安定化することができるマスター
スライス型半導体装置を提供しようとするものである。
本発明は、ｆ−）アレイで論理セル列（基本セル列）上
の未使用セルのＰＮ接合によって生じる静電容！（コン
デンサ）を電源ラインに接続することにより、電源ライ
ンのインピーダンスを低減し、電位の変動を吸収して電
源ラインの安定化を図ろうとするものである。
の未使用セルのＰＮ接合によって生じる静電容！（コン
デンサ）を電源ラインに接続することにより、電源ライ
ンのインピーダンスを低減し、電位の変動を吸収して電
源ラインの安定化を図ろうとするものである。
以下図面を参照して本発明の一実施例を説明する。第１
図は基本セルを電源ラインの容量として使用し九場合を
示し、第２図はその基本セルの一例を示す１図中１はＰ
チャネル型トランジスタ、２はＮｊヤネル型トランジス
タ、３゜４はＰチャネル型トランジスタ１のドレイン、
ソース、５，６はＮチャネル型トランジスタ２のドレイ
ン、ソースである０図示されるようにＰチャネル、Ｎチ
ャネル各々のトランジスタのドレイン、ソースを結線し
、それぞれＶＤＤ 。
図は基本セルを電源ラインの容量として使用し九場合を
示し、第２図はその基本セルの一例を示す１図中１はＰ
チャネル型トランジスタ、２はＮｊヤネル型トランジス
タ、３゜４はＰチャネル型トランジスタ１のドレイン、
ソース、５，６はＮチャネル型トランジスタ２のドレイ
ン、ソースである０図示されるようにＰチャネル、Ｎチ
ャネル各々のトランジスタのドレイン、ソースを結線し
、それぞれＶＤＤ 。
Ｖｅ８電源へ接続している。この時ドレイン、ソースの
拡散領域は、基板との間のＰＮ接合により、電源ライン
へ並列に介挿された容量として働き、電源ラインの電位
の変動を吸収するものである。
拡散領域は、基板との間のＰＮ接合により、電源ライン
へ並列に介挿された容量として働き、電源ラインの電位
の変動を吸収するものである。
第３図は、本発明を論理セル列上で実施した例を模式的
に表している。図中７は基本セル、８はマクロセル、９
，１０はＶＤＤ 、 ｖｓｓ Ｏ電源ラインを示す、ま
た１１は未使用基本セルと電源ラインを接続するコンタ
クトホール、１２は金属（アルミニウム）配線どうしを
接続するコンタクト（ピア）ホール、１３は設計用配線
グリッドのメッシユ（配線はこのメッシュ上しか走れな
い）である、このようにして、アルミニウム配線の際に
電源ラインに未使用基本セルを接続するものである。
に表している。図中７は基本セル、８はマクロセル、９
，１０はＶＤＤ 、 ｖｓｓ Ｏ電源ラインを示す、ま
た１１は未使用基本セルと電源ラインを接続するコンタ
クトホール、１２は金属（アルミニウム）配線どうしを
接続するコンタクト（ピア）ホール、１３は設計用配線
グリッドのメッシユ（配線はこのメッシュ上しか走れな
い）である、このようにして、アルミニウム配線の際に
電源ラインに未使用基本セルを接続するものである。
以上説明し念如く（本発明によれば、Ｌ８Ｉ内部の電源
線の電圧変動の低減化が、従来のようにマスターウェハ
の構造を変えることなく、また電源ラインの寸法を変え
ることなく、マスタースライス構造の配線工程のみで容
易に対応できる。ま比容量をつくるセルをマクロセルと
して用意しておけば、計算機を使用し次自動配置、自動
配線、ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓ
ｉｇｎ）にも容易に対処できる。このように本発明をマ
スタースライス型のＬＳＩに応用することによって、極
めて簡単に電源電圧の変動を低くおさえることができ、
高速でスイッチングすも論理回路の安定な動作が保証さ
れるものである。
線の電圧変動の低減化が、従来のようにマスターウェハ
の構造を変えることなく、また電源ラインの寸法を変え
ることなく、マスタースライス構造の配線工程のみで容
易に対応できる。ま比容量をつくるセルをマクロセルと
して用意しておけば、計算機を使用し次自動配置、自動
配線、ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓ
ｉｇｎ）にも容易に対処できる。このように本発明をマ
スタースライス型のＬＳＩに応用することによって、極
めて簡単に電源電圧の変動を低くおさえることができ、
高速でスイッチングすも論理回路の安定な動作が保証さ
れるものである。
第１図は本発明の一実施例の回路図、第２図は基本セル
の構成図、第３図は本発明を論理セル列上で実施した場
合の例を示す構成図である。 １・・・Ｐチャネルトランジスタ、２・・・Ｎチャネル
トランジスタ、３，４・−Ｐチャネルトランジスタのソ
ース、ドレイン、５，６・・・Ｎチャネルトランジスタ
のソース、ドレイン、７・・・基本セル、８・・・マク
ロセル、９・−・ｖｎｎ電源ライン、１６ｍ、ｍｖｔｓ
ｔｒ電源ライン、１１・・・拡散と電源ラインを接続す
るコンダクト孔、１２・・・多層金属配線を接続するコ
ンタクト孔（ビア）。 出願人代理人 弁理士 鈴 江 武 彦第１１！１ 第２図 ！’！３閃
の構成図、第３図は本発明を論理セル列上で実施した場
合の例を示す構成図である。 １・・・Ｐチャネルトランジスタ、２・・・Ｎチャネル
トランジスタ、３，４・−Ｐチャネルトランジスタのソ
ース、ドレイン、５，６・・・Ｎチャネルトランジスタ
のソース、ドレイン、７・・・基本セル、８・・・マク
ロセル、９・−・ｖｎｎ電源ライン、１６ｍ、ｍｖｔｓ
ｔｒ電源ライン、１１・・・拡散と電源ラインを接続す
るコンダクト孔、１２・・・多層金属配線を接続するコ
ンタクト孔（ビア）。 出願人代理人 弁理士 鈴 江 武 彦第１１！１ 第２図 ！’！３閃
Claims (1)
- 同一チップ上に複数個の論理セル列と配線領域が配置
されてなるマスタースライス型半導体装置において、前
記論理セル列の未使用の基本セルを、接合容量として電
源ラインに接続したことを特徴とするマスタースライス
型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3395285A JPS61194739A (ja) | 1985-02-22 | 1985-02-22 | マスタ−スライス型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3395285A JPS61194739A (ja) | 1985-02-22 | 1985-02-22 | マスタ−スライス型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61194739A true JPS61194739A (ja) | 1986-08-29 |
Family
ID=12400831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3395285A Pending JPS61194739A (ja) | 1985-02-22 | 1985-02-22 | マスタ−スライス型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194739A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02306649A (ja) * | 1989-05-22 | 1990-12-20 | Nec Corp | 半導体集積回路装置 |
| US5008728A (en) * | 1988-09-19 | 1991-04-16 | Fujitsu Limited | Semiconductor integrated circuit device having an improved arrangement of power source lines |
| US5060045A (en) * | 1988-10-17 | 1991-10-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| JPH04147664A (ja) * | 1990-10-09 | 1992-05-21 | Nec Ic Microcomput Syst Ltd | 大規模集積回路装置 |
| JPH05275661A (ja) * | 1992-03-30 | 1993-10-22 | Nec Corp | 半導体装置 |
-
1985
- 1985-02-22 JP JP3395285A patent/JPS61194739A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008728A (en) * | 1988-09-19 | 1991-04-16 | Fujitsu Limited | Semiconductor integrated circuit device having an improved arrangement of power source lines |
| US5060045A (en) * | 1988-10-17 | 1991-10-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| JPH02306649A (ja) * | 1989-05-22 | 1990-12-20 | Nec Corp | 半導体集積回路装置 |
| JPH04147664A (ja) * | 1990-10-09 | 1992-05-21 | Nec Ic Microcomput Syst Ltd | 大規模集積回路装置 |
| JPH05275661A (ja) * | 1992-03-30 | 1993-10-22 | Nec Corp | 半導体装置 |
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