JP2947222B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2947222B2 JP2947222B2 JP15005297A JP15005297A JP2947222B2 JP 2947222 B2 JP2947222 B2 JP 2947222B2 JP 15005297 A JP15005297 A JP 15005297A JP 15005297 A JP15005297 A JP 15005297A JP 2947222 B2 JP2947222 B2 JP 2947222B2
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- Japan
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にスタンダードセル方式の半導体集積回路にお
ける、電源ノイズの低減技術に関する。
関し、特にスタンダードセル方式の半導体集積回路にお
ける、電源ノイズの低減技術に関する。
【０００２】
【従来の技術】近年、半導体集積回路においては、回路
設計技術、微細加工技術の発達により、回路の高速化、
高集積化がなされてきており、これに伴い、チップ内の
回路動作によって発生する電源ノイズによる回路の誤動
作の問題が顕在化してきている。
設計技術、微細加工技術の発達により、回路の高速化、
高集積化がなされてきており、これに伴い、チップ内の
回路動作によって発生する電源ノイズによる回路の誤動
作の問題が顕在化してきている。
【０００３】この問題を解決するために、例えばマスタ
ースライス方式のゲートアレイでは、図４（ａ）に断面
図、及び図４（ｂ）に平面図として示すように、未使用
ゲートのＭＯＳトランジスタを構成する、ソースおよび
ドレインとなるＮ+拡散層１を、配線８でＧＮＤ配線５
に接続することで、Ｎ+拡散層１とＰウェル２間にＰＮ
接合容量を構成し、ＧＮＤ配線５とＶＤＤ配線６の間
に、コンデンサとして接続し、電源ノイズを低減化する
方法等が知られている。
ースライス方式のゲートアレイでは、図４（ａ）に断面
図、及び図４（ｂ）に平面図として示すように、未使用
ゲートのＭＯＳトランジスタを構成する、ソースおよび
ドレインとなるＮ+拡散層１を、配線８でＧＮＤ配線５
に接続することで、Ｎ+拡散層１とＰウェル２間にＰＮ
接合容量を構成し、ＧＮＤ配線５とＶＤＤ配線６の間
に、コンデンサとして接続し、電源ノイズを低減化する
方法等が知られている。
【０００４】このように、ゲートアレイ方式の半導体集
積回路装置において未使用回路要素がもつ浮遊容量によ
って半導体集積回路装置内部にバイパスコンデンサを構
成するようにしたものとして、例えば特開昭６２−１２
３７３９号公報等の記載が参照される。
積回路装置において未使用回路要素がもつ浮遊容量によ
って半導体集積回路装置内部にバイパスコンデンサを構
成するようにしたものとして、例えば特開昭６２−１２
３７３９号公報等の記載が参照される。
【０００５】また、Ｎ+拡散層とＰウェル間のＰＮ接合
を例に挙げたが、逆の構成の、Ｐ+拡散層とＮウェル間
のＰＮ接合を構成することも、当然可能である。
を例に挙げたが、逆の構成の、Ｐ+拡散層とＮウェル間
のＰＮ接合を構成することも、当然可能である。
【０００６】
【発明が解決しようとする課題】電源ノイズ吸収用のＰ
Ｎ接合容量を構成するために、未使用ゲート内の配線チ
ャネル領域で、ゲートアレイセル内を配線する必要があ
るために、チップレベルでルータによる自動配置配線を
行うためには、予め、チップ内に配置場所を決めて配置
しておくか、自動配置配線を行うネットリスト内に回路
として記述して、普通の回路を構成するブロックと同等
に配置配線を行う必要が生じ、設計作業の煩雑化、作業
量の増大、設計ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉ
ｍｅ）の増大という問題点がある。
Ｎ接合容量を構成するために、未使用ゲート内の配線チ
ャネル領域で、ゲートアレイセル内を配線する必要があ
るために、チップレベルでルータによる自動配置配線を
行うためには、予め、チップ内に配置場所を決めて配置
しておくか、自動配置配線を行うネットリスト内に回路
として記述して、普通の回路を構成するブロックと同等
に配置配線を行う必要が生じ、設計作業の煩雑化、作業
量の増大、設計ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉ
ｍｅ）の増大という問題点がある。
【０００７】また、セル内のＰＮ接合を構成する金属配
線により、信号配線チャネルが減少するために、多くの
容量ブロックを使用すると、チップ内で所望の回路を構
成するブロック間の信号配線に影響を及ぼして、配線性
が悪くなり、ブロック間配線長の増大および配線遅延時
間の増大、ルータによる自動配置配線時間の増大、およ
びそれに伴う設計コストの増大等の問題点もある。
線により、信号配線チャネルが減少するために、多くの
容量ブロックを使用すると、チップ内で所望の回路を構
成するブロック間の信号配線に影響を及ぼして、配線性
が悪くなり、ブロック間配線長の増大および配線遅延時
間の増大、ルータによる自動配置配線時間の増大、およ
びそれに伴う設計コストの増大等の問題点もある。
【０００８】したがって、本発明の目的は、上記従来技
術の問題点を解消し、スタンダード・セル方式の半導体
集積回路において、電源ノイズ吸収のための、容量を構
成するブロックを、自動配置配線終了後の未配置領域に
配置するチップ内に配置する、半導体集積回路を提供す
ることを目的とする。
術の問題点を解消し、スタンダード・セル方式の半導体
集積回路において、電源ノイズ吸収のための、容量を構
成するブロックを、自動配置配線終了後の未配置領域に
配置するチップ内に配置する、半導体集積回路を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明のスタンダードセル方式の半導体集積回路
は、配線チャネル領域で専用の配線を使わずに、Ｐウェ
ルコンタクトを形成するＰ+拡散層をＮウェル領域まで
伸張し、Ｐ+拡散層とＮウェル間に、ＰＮ接合容量を構
成してなる容量のブロックを、所望の機能を構成する回
路のチップレベルでの自動配置配線終了後に、未使用セ
ル領域の少なくとも一部に配置してなる、ことを特徴と
する。
め、本発明のスタンダードセル方式の半導体集積回路
は、配線チャネル領域で専用の配線を使わずに、Ｐウェ
ルコンタクトを形成するＰ+拡散層をＮウェル領域まで
伸張し、Ｐ+拡散層とＮウェル間に、ＰＮ接合容量を構
成してなる容量のブロックを、所望の機能を構成する回
路のチップレベルでの自動配置配線終了後に、未使用セ
ル領域の少なくとも一部に配置してなる、ことを特徴と
する。
【００１０】また、本発明は、配線チャネル領域で専用
の配線を使わずに、Ｎウェルコンタクトを形成するＮ+
拡散層を、Ｐウェル領域まで伸張し、ＰウェルとＮ+拡
散層間に、ＰＮ接合容量を構成してなる容量ブロックを
備える。
の配線を使わずに、Ｎウェルコンタクトを形成するＮ+
拡散層を、Ｐウェル領域まで伸張し、ＰウェルとＮ+拡
散層間に、ＰＮ接合容量を構成してなる容量ブロックを
備える。
【００１１】本発明においては、予め未配置セル領域に
配置されたフィードスルーセルの少なくとも一部のセル
を、上記容量を構成するブロックで置き換えるようにし
てもよい。
配置されたフィードスルーセルの少なくとも一部のセル
を、上記容量を構成するブロックで置き換えるようにし
てもよい。
【００１２】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、スタンダードセル方式の半導体集積回路は、ブロッ
ク内の配線チャネル領域で、専用の配線を使わずに、Ｐ
ウェルコンタクトを形成するＰ+拡散層を、Ｎウェル領
域まで伸張することにより、Ｐ+拡散層とＮウェル間
に、ＰＮ接合容量を構成した容量ブロックを、自動配置
配線後に、未使用セル領域に配置する、もしくはフィー
ドスルー・セルを、ＰＮ接合容量を構成したブロックに
置き換える構成を備える。
に説明する。本発明は、その好ましい実施の形態におい
て、スタンダードセル方式の半導体集積回路は、ブロッ
ク内の配線チャネル領域で、専用の配線を使わずに、Ｐ
ウェルコンタクトを形成するＰ+拡散層を、Ｎウェル領
域まで伸張することにより、Ｐ+拡散層とＮウェル間
に、ＰＮ接合容量を構成した容量ブロックを、自動配置
配線後に、未使用セル領域に配置する、もしくはフィー
ドスルー・セルを、ＰＮ接合容量を構成したブロックに
置き換える構成を備える。
【００１３】チップ内で所望の回路を構成するブロック
の配置およびブロック間配線を、チップレベルで行った
後で、ブロック内の配線チャネル領域に、配線を持たな
い容量のブロックを、回線を構成するブロックの未配置
領域に配置したとしても、すでに配線されている配線に
は一切影響を及ぼさないので、電源ノイズ吸収用の容量
ブロックを特に意識することなしに、チップの自動配置
配線を行うことができる。またノイズの発生源すなわち
動作をするブロックの直近に、未配置セル領域があれ
ば、その直近に前記容量のブロックを配置することによ
り、より大きなノイズ低減効果を得ることができる。
の配置およびブロック間配線を、チップレベルで行った
後で、ブロック内の配線チャネル領域に、配線を持たな
い容量のブロックを、回線を構成するブロックの未配置
領域に配置したとしても、すでに配線されている配線に
は一切影響を及ぼさないので、電源ノイズ吸収用の容量
ブロックを特に意識することなしに、チップの自動配置
配線を行うことができる。またノイズの発生源すなわち
動作をするブロックの直近に、未配置セル領域があれ
ば、その直近に前記容量のブロックを配置することによ
り、より大きなノイズ低減効果を得ることができる。
【００１４】
【実施例】本発明の実施例について図面を参照して以下
に説明する。
に説明する。
【００１５】［実施例１］図１は、本発明の第１の実施
例の構成を説明するための図であり、図１（ａ）は容量
ブロック内で、容量を構成するＰＮ接合容量のレイアウ
ト断面図、図１（ｂ）はレイアウト平面図である。
例の構成を説明するための図であり、図１（ａ）は容量
ブロック内で、容量を構成するＰＮ接合容量のレイアウ
ト断面図、図１（ｂ）はレイアウト平面図である。
【００１６】容量ブロック９の内部で、ＧＮＤ配線５に
コンタクト７で構成した、Ｐウェル３のウェルコンタク
トとなるＰ+拡散層１を、Ｎウェル２の領域にまで伸張
することにより、Ｎウェル２とＰ+拡散層１との間にＰ
Ｎ接合が形成され、ＰＮ接合容量が得られる。またＮウ
ェル２は、ウェルコンタクトとなるＮ+拡散層４、コン
タクト７を介して、ＶＤＤ配線６に接続する。
コンタクト７で構成した、Ｐウェル３のウェルコンタク
トとなるＰ+拡散層１を、Ｎウェル２の領域にまで伸張
することにより、Ｎウェル２とＰ+拡散層１との間にＰ
Ｎ接合が形成され、ＰＮ接合容量が得られる。またＮウ
ェル２は、ウェルコンタクトとなるＮ+拡散層４、コン
タクト７を介して、ＶＤＤ配線６に接続する。
【００１７】以上のセル構成により、容量ブロック内
で、ＧＮＤ、ＶＤＤ配線以外の信号配線チャネルを使用
することなしに、ＰＮ接合容量を構成できる。
で、ＧＮＤ、ＶＤＤ配線以外の信号配線チャネルを使用
することなしに、ＰＮ接合容量を構成できる。
【００１８】容量ブロック自体では、ＧＮＤとＶＤＤ間
の第１層の信号配線チャネル領域に配線を持たないため
に、チップで所望の回路を構成するための信号配線は、
このブロックの内部を何の障害もなく通過することがで
きる。
の第１層の信号配線チャネル領域に配線を持たないため
に、チップで所望の回路を構成するための信号配線は、
このブロックの内部を何の障害もなく通過することがで
きる。
【００１９】また本実施例では、Ｐ型基板上に、Ｐウェ
ルおよびＮウェルを形成するプロセスで、Ｎウェル２と
Ｐ+拡散層１の間で、ＰＮ接合容量を構成した場合を例
として挙げているが、逆の構成、すなわちＰウェルとＮ
+拡散層の間で同様の構成が可能なことや、Ｐ型基板上
にＮウェルのみを形成するプロセス、Ｎ型基板上にそれ
ぞれのウェルを形成するプロセスにおいても、同様の効
果が得られることは、勿論である。
ルおよびＮウェルを形成するプロセスで、Ｎウェル２と
Ｐ+拡散層１の間で、ＰＮ接合容量を構成した場合を例
として挙げているが、逆の構成、すなわちＰウェルとＮ
+拡散層の間で同様の構成が可能なことや、Ｐ型基板上
にＮウェルのみを形成するプロセス、Ｎ型基板上にそれ
ぞれのウェルを形成するプロセスにおいても、同様の効
果が得られることは、勿論である。
【００２０】図２は、上記した実施例１の、ＰＮ接合容
量を構成したブロックを、チップ内に配置した状態を示
す、レイアウト平面図である。
量を構成したブロックを、チップ内に配置した状態を示
す、レイアウト平面図である。
【００２１】図２において、１１、１２はチップ内で所
望の回路を構成する回路の基本ブロック、１３は回路ブ
ロック１１、１２内の回路を構成する１層の信号配線、
１０、１４はチップの回路を構成する１層のブロック間
信号配線、１５、１６はチップの回路を構成する２層の
信号配線、１７は１層配線１４と２層配線１６を接続す
るための第１スルーホール、５はＧＮＤの１層配線、６
はＶＤＤの１層配線、９は上記実施例１の容量ブロック
を表す。
望の回路を構成する回路の基本ブロック、１３は回路ブ
ロック１１、１２内の回路を構成する１層の信号配線、
１０、１４はチップの回路を構成する１層のブロック間
信号配線、１５、１６はチップの回路を構成する２層の
信号配線、１７は１層配線１４と２層配線１６を接続す
るための第１スルーホール、５はＧＮＤの１層配線、６
はＶＤＤの１層配線、９は上記実施例１の容量ブロック
を表す。
【００２２】チップレベルの回路の自動レイアウトを行
う際には、まず回路を構成する基本ブロック１１、１２
等の自動配置を行い、次に、１０、１４、１５、１６等
のブロック間信号配線を行う。ここで、ブロックの配置
が終了した段階、もしくは信号配線が終了した段階で、
ブロックが配置されていない領域に、必要に応じて前記
容量ブロック９の配置を行う。
う際には、まず回路を構成する基本ブロック１１、１２
等の自動配置を行い、次に、１０、１４、１５、１６等
のブロック間信号配線を行う。ここで、ブロックの配置
が終了した段階、もしくは信号配線が終了した段階で、
ブロックが配置されていない領域に、必要に応じて前記
容量ブロック９の配置を行う。
【００２３】また、容量ブロック９は、ブロック内の配
線チャネルに配線を有さないために、チップの回路を構
成するブロック１１、１２の配置後、もしくは信号配線
の配線後に、所望の回路を構成するブロックの未配置領
域に配置を行っても、容量ブロック９の上を通過する１
層配線１０、２層配線１５には何ら影響を及ぼすことが
無く、チップレベルの配置配線では容量ブロック９を特
に意識することなく配置配線を行い、その後必要に応じ
て、ブロックの未配置領域に、容量ブロック９を配置す
ることが可能となる。
線チャネルに配線を有さないために、チップの回路を構
成するブロック１１、１２の配置後、もしくは信号配線
の配線後に、所望の回路を構成するブロックの未配置領
域に配置を行っても、容量ブロック９の上を通過する１
層配線１０、２層配線１５には何ら影響を及ぼすことが
無く、チップレベルの配置配線では容量ブロック９を特
に意識することなく配置配線を行い、その後必要に応じ
て、ブロックの未配置領域に、容量ブロック９を配置す
ることが可能となる。
【００２４】さらに回路の直近に容量を構成する容量ブ
ロック９を配置することにより、回路動作時の電源ノイ
ズを、発生源から近いところで吸収することができ、よ
り大きな電源ノイズの低減効果も得られる。
ロック９を配置することにより、回路動作時の電源ノイ
ズを、発生源から近いところで吸収することができ、よ
り大きな電源ノイズの低減効果も得られる。
【００２５】［実施例２］次に本発明の第２の実施例に
ついて、図面を参照して説明する。
ついて、図面を参照して説明する。
【００２６】図３（ａ）は、本発明の第２の実施例の容
量ブロック内で、容量を構成するＰＮ接合容量の断面
図、図３（ｂ）はレイアウト平面図である。
量ブロック内で、容量を構成するＰＮ接合容量の断面
図、図３（ｂ）はレイアウト平面図である。
【００２７】一般的なスタンダードセル方式のブロック
は、図１（ｂ）に示したように、Ｐウェル領域３、Ｎウ
ェル領域２は、同一のセル列では同じ幅で形成すること
が、一般的である。本実施例の容量ブロック１８では、
容量を構成する基本的な構成は、前記実施例１のＰＮ接
合容量と同じである。本実施例の容量ブロック１８は、
ブロックの内部で、Ｐウェル３の領域の幅を狭め、Ｎウ
ェル２の領域をＧＮＤ配線５側に広げることにより、Ｎ
ウェル２とＰ+拡散層１の間に形成されるＰＮ接合の面
積を、より大きくとることができ、前記実施例１よりも
大きなＰＮ接合容量が得られることになり、より大きな
電源ノイズの吸収効果が得られる。
は、図１（ｂ）に示したように、Ｐウェル領域３、Ｎウ
ェル領域２は、同一のセル列では同じ幅で形成すること
が、一般的である。本実施例の容量ブロック１８では、
容量を構成する基本的な構成は、前記実施例１のＰＮ接
合容量と同じである。本実施例の容量ブロック１８は、
ブロックの内部で、Ｐウェル３の領域の幅を狭め、Ｎウ
ェル２の領域をＧＮＤ配線５側に広げることにより、Ｎ
ウェル２とＰ+拡散層１の間に形成されるＰＮ接合の面
積を、より大きくとることができ、前記実施例１よりも
大きなＰＮ接合容量が得られることになり、より大きな
電源ノイズの吸収効果が得られる。
【００２８】また前記実施例１と同様に、ウェルと拡散
層が逆の構成、すなわちＰウェルとＮ+拡散層間のＰＮ
接合を構成した場合であっても、同様の効果が得られる
ことは、いうまでもない。
層が逆の構成、すなわちＰウェルとＮ+拡散層間のＰＮ
接合を構成した場合であっても、同様の効果が得られる
ことは、いうまでもない。
【００２９】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、電源ノイズ吸収用の容量ブロックを、
ブロック内の配線チャネル領域で配線を使わずに、ＰＮ
接合容量を構成したことにより、チップを構成するブロ
ックの配置およびブロック間配線を、チップレベルで行
った後で、回路を構成するブロックの未配置領域に、自
由にこの容量ブロックを配置することが可能となり、容
量ブロックを特に意識することなしに、チップの自動配
置配線を行うことができるという効果を奏する。また、
本発明によれば、ノイズ発生源のブロックの直近への容
量配置によるノイズ低減化、設計の容易化、設計ＴＡＴ
の短縮等の効果を奏する。
積回路によれば、電源ノイズ吸収用の容量ブロックを、
ブロック内の配線チャネル領域で配線を使わずに、ＰＮ
接合容量を構成したことにより、チップを構成するブロ
ックの配置およびブロック間配線を、チップレベルで行
った後で、回路を構成するブロックの未配置領域に、自
由にこの容量ブロックを配置することが可能となり、容
量ブロックを特に意識することなしに、チップの自動配
置配線を行うことができるという効果を奏する。また、
本発明によれば、ノイズ発生源のブロックの直近への容
量配置によるノイズ低減化、設計の容易化、設計ＴＡＴ
の短縮等の効果を奏する。
【図１】本発明の第１の実施例の構成を示す図であり、
（ａ）は断面図、（ｂ）はレイアウトの平面図である。
（ａ）は断面図、（ｂ）はレイアウトの平面図である。
【図２】本発明の第１の実施例の、チップレイアウト平
面図である。
面図である。
【図３】本発明の第２の実施例の構成を示す図であり、
（ａ）は断面図、（ｂ）はレイアウト平面図である。
（ａ）は断面図、（ｂ）はレイアウト平面図である。
【図４】従来技術の構成を示す図であり、（ａ）は断面
図、（ｂ）はレイアウト平面図である。
図、（ｂ）はレイアウト平面図である。
１ Ｐ+拡散層 ２ Ｎウェル ３ Ｐウェル ４ Ｎ+拡散層 ５ ＧＮＤ配線 ６ ＶＤＤ配線 ７ コンタクト ８ 配線チャネル内１層配線 ９ 実施形態１の容量ブロック １０、１４ ブロック間１層信号配線 １１、１２ 回路を構成する基本ブロック １３ 基本ブロック内の１層配線 １５、１６ ブロック間２層配線 １７ １−２層間スルーホール １８ 実施形態２の容量ブロック
Claims (4)
- 【請求項１】スタンダードセル方式の半導体集積回路に
おいて、 配線チャネル領域で専用の配線を使わずに、Ｐウェルコ
ンタクトを形成するＰ+拡散層をＮウェル領域にまで伸
張し、Ｐ+拡散層とＮウェル間に、ＰＮ接合容量を構成
した容量ブロックを、所望の機能を構成する回路のチッ
プレベルでの自動配置配線終了後に、未使用セル領域の
少なくとも一部に配置してなる、ことを特徴とする半導
体集積回路。 - 【請求項２】スタンダードセル方式の半導体集積回路に
おいて、 配線チャネル領域で専用の配線を使わずに、Ｎウェルコ
ンタクトを形成するＮ+拡散層を、Ｐウェル領域にまで
伸張し、ＰウェルとＮ+拡散層間に、ＰＮ接合容量を構
成した容量ブロックを、所望の機能を構成する回路のチ
ップレベルでの自動配置配線終了後に、未使用セル領域
の少なくとも一部に配置してなる、ことを特徴とする半
導体集積回路。 - 【請求項３】前記容量ブロックにおいて、Ｐウェル領域
を狭め、Ｎウェル領域をグランド配線側に拡げたことを
特徴とする請求項１記載の半導体集積回路。 - 【請求項４】前記容量ブロックにおいて、Ｎウェル領域
を狭め、Ｐウェル領域を電源配線側に拡げたことを特徴
とする請求項２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15005297A JP2947222B2 (ja) | 1997-05-23 | 1997-05-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15005297A JP2947222B2 (ja) | 1997-05-23 | 1997-05-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326833A JPH10326833A (ja) | 1998-12-08 |
| JP2947222B2 true JP2947222B2 (ja) | 1999-09-13 |
Family
ID=15488461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15005297A Expired - Fee Related JP2947222B2 (ja) | 1997-05-23 | 1997-05-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947222B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3450739B2 (ja) * | 1999-03-24 | 2003-09-29 | 松下電器産業株式会社 | Ｌｓｉ配置方法 |
| DE102004032708A1 (de) * | 2004-07-07 | 2006-02-09 | Robert Bosch Gmbh | Vorrichtung für eine passive Stabilisierung von Versorgungsspannungen eines Halbleiterbauelements |
-
1997
- 1997-05-23 JP JP15005297A patent/JP2947222B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10326833A (ja) | 1998-12-08 |
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