KR970063679A - 집적회로내에 금속 상호 접속선을 배선하는 방법 및 이에 의해 제조된 집적회로 - Google Patents

집적회로내에 금속 상호 접속선을 배선하는 방법 및 이에 의해 제조된 집적회로 Download PDF

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Abstract

단일 반도체 기판위에 게이트 어레이를 메모리와 결합한 집적회로에서, 다중 금속화충내에 상호 접속선이 배선된다. 메모리와 게이트 어레이 상호 접속선을 가진 각각의 층에서, 메모리 상호 접속선은 메모리 영역위에 배선되고, 게이트 어레이 상호 접속선은 게이트 어레이 영역위에 다른 방향으로 배선된다. 게이트 어레이 상호 접속선만을 기진 층에서, 이 선들중 몇몇은 메모리 영역위를 지나가고, 전원선 또는 바로 아래층에 제공된 차폐선위에 직접 배선된다.

Description

집적회로내에 금속 상호 접속선을 배선하는 방법 및 이에 의해 제조된 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 실시예 1의 금속 상호 접속선의 제3층을 도시한 평면도.

Claims (13)

  1. 게이트 어레이(2)와 메모리(3)가 단일 반도체 기판위에 집적되어 있는 집적 회로에 있어서, 상기 메모리(3) 위에 제1방향으로 배선된 메모리 전원선(M2a)과, 상기 제1방향과 다른 제2방향으로 상기 게이트 어레이(2)위에 배선된 게이트 어레이 상호 접속선(G2a)을 가진 제1층의 금속 상호 접속선, 상기 제1방향으로 배선된 게이트 어레이 신호선(G3a)을 가지고 그중 하나이상의 게이트 어레이 신호(G3a)이 상기 제1층의 금속 상호 접속선내의 메모리 전원선들(M2a)중 하나위에 직접 배선되며, 상기 제1층의 금속 상호 접속선위에 위치된 제2층의 금속 상호 접속선을 포함하는 것을 특징으로 하는 집적회로.
  2. 제1항에 있어서, 상기 제1방향은 상기 제2방향과 수직인 것을 특징으로 하는 집적회로.
  3. 제1항에 있어서, 상기 메모리(3)위에 배선된 메모리(3) 상호 접속선과 상기 게이트 어레이(2) 위에 배선된 게이트 어레이 상호 접속선을 가지며, 상기 제1층의 금속 상호 접속선아래에 위치된 하나이상의 부가적인 층의 금속 상호 접속선을 포함하는 것을 특징으로 하는 집적회로.
  4. 제1항에 있어서, 상기 제2층의 금속 상호 접속선은 상기 메모리(3) 위에 제3방향으로 배선된 차폐선(S3a)를 더 포함하는 것을 특징으로 하는 집적회로.
  5. 제4항에 있어서, 상기 제3방향은 상기 제2방향과 같은 것을 특징으로 하는 집적회로.
  6. 제4항에 있어서, 상기 제3방향으로 배선된 게이트 어레이 신호 접속선(G4a)을 가지며, 그중 하나이상의 게이트 어레이 신호선(G4a)이 상기 차폐선들(S3a)중의 하나 위에 직접 배선되며, 상기 제2층의 금속 상호 접속선위에 위치된 제3층의 금속 상호 접속선을 더 포함하는 것을 특징으로 하는 집적회로.
  7. 제4항에 있어서, 상기 차폐선(S3a)은 상기 제1층의 금속상호 접속선내의 하나이상의 전원선에 접속되는 것을 특징으로 하는 집적회로.
  8. 단일 반도체 기판위에 게이트 어레이(2)와 메모리(3)을 조합한 집적회로내에 금속 상호 접속선을 배선하는 방법에 있어서, 제1층의 금속 상호 접속선내의 상기 메모리(3) 위에 제1방향으로 메모리 전원선(M2a)를 배선하는 단계와, 상기 제1층의 금속 상호 접속선내의 상기 게이트 어레이(2) 위에, 상기 제1방향과 다른 제2방향으로 게이트 어레이 상호 접속선(G2a)을 배선하는 단계 및, 상기 제1층의 금속 상호 접속선의 위에 위치된 제2층의 금속 상호 접속선내에 상기 제1방향으로 게이트 어레이 상호 접속선(G3a)을 배선하는 단계를 포함하며, 상기 제2층의 금속 상호 접속선내의 게이트 어레이 상호 접속선들중 하나이상의 게이트 어레이 신호선(G3a)이 상기 제1층의 금속 상호 접속 선내의 상기 메모리 전원선(M2a)중 하나위에 직접 배선되는 것을 특징으로 하는 배선방법.
  9. 제8항에 있어서, 상기 제1방향은 상기 제2방향과 직각인 것을 특징으로 하는 배선방법.
  10. 제8항에 있어서, 상기 제2층의 금속 상호 접속선내의 상기 메모리(3)위에 제3방향으로 차폐선(S3a)를 배선하는 단계와, 상기 제2층의 금속 상호 접속선위에 위치된 제3층의 금속 상호 접속선에 상기 제3방향으로 게이트 어레이 상호 접속선(G4a)을 배선하는 단계를 추가로 포함하며, 상기 제3층의 금속 상호 접속선내의 게이트 어레이 상호 접속선들중, 하나이상의 게이트 어레이 신호선(G4a)이 상기 제2층의 금속 상호 접속선내의 상기 차폐선들(S3a)중 하나위에 직접 배선되는 것을 특징으로 하는 배선방법.
  11. 제10항에 있어서, 상기 제3방향은 상기 제2방향과 같은 것을 특징으로 하는 배선방법.
  12. 제10항에 있어서, 상기 차폐선(S3a)은 상기 제1층의 금속상호 접속선내의 하나이상의 전원선에 접속되는 것을 특징으로 하는 배선방법.
  13. 제10항에 있어서, 상기 제1층의 금속 상호 접속선아래에 위치된 금속 상호 접속선의 부가적인 층내의 상기 메모리(3) 위에 상기 제2방향으로 메모리 상호 접속선을 배선하는 단계와, 상기 부가적인 층의 금속 상호 접속선내의 상기 게이트 어레이(2) 위에 게이트 어레이 상호 접속선을 배선하는 단계를 추가로 포함하는 것을 특징으로 하는 배선방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6786420B1 (en) 1997-07-15 2004-09-07 Silverbrook Research Pty. Ltd. Data distribution mechanism in the form of ink dots on cards
TW399319B (en) * 1997-03-19 2000-07-21 Hitachi Ltd Semiconductor device
US6547364B2 (en) * 1997-07-12 2003-04-15 Silverbrook Research Pty Ltd Printing cartridge with an integrated circuit device
US6618117B2 (en) 1997-07-12 2003-09-09 Silverbrook Research Pty Ltd Image sensing apparatus including a microcontroller
US6985207B2 (en) 1997-07-15 2006-01-10 Silverbrook Research Pty Ltd Photographic prints having magnetically recordable media
AUPO802797A0 (en) 1997-07-15 1997-08-07 Silverbrook Research Pty Ltd Image processing method and apparatus (ART54)
US7110024B1 (en) 1997-07-15 2006-09-19 Silverbrook Research Pty Ltd Digital camera system having motion deblurring means
US6624848B1 (en) 1997-07-15 2003-09-23 Silverbrook Research Pty Ltd Cascading image modification using multiple digital cameras incorporating image processing
US6879341B1 (en) 1997-07-15 2005-04-12 Silverbrook Research Pty Ltd Digital camera system containing a VLIW vector processor
AUPO850597A0 (en) 1997-08-11 1997-09-04 Silverbrook Research Pty Ltd Image processing method and apparatus (art01a)
US6690419B1 (en) 1997-07-15 2004-02-10 Silverbrook Research Pty Ltd Utilising eye detection methods for image processing in a digital image camera
US6948794B2 (en) 1997-07-15 2005-09-27 Silverbrook Reserach Pty Ltd Printhead re-capping assembly for a print and demand digital camera system
US6166403A (en) * 1997-11-12 2000-12-26 Lsi Logic Corporation Integrated circuit having embedded memory with electromagnetic shield
AUPP702098A0 (en) 1998-11-09 1998-12-03 Silverbrook Research Pty Ltd Image creation method and apparatus (ART73)
AUPQ056099A0 (en) 1999-05-25 1999-06-17 Silverbrook Research Pty Ltd A method and apparatus (pprint01)
US6492736B1 (en) * 2001-03-14 2002-12-10 Lsi Logic Corporation Power mesh bridge
JP2003273231A (ja) 2002-03-19 2003-09-26 Fujitsu Ltd 半導体集積回路のシールド構造
JP2004031389A (ja) * 2002-06-21 2004-01-29 Fujitsu Ltd 半導体回路設計方法、半導体回路設計装置、プログラム及び半導体装置
JP4521611B2 (ja) * 2004-04-09 2010-08-11 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
CN101687896B (zh) * 2007-04-09 2013-03-27 哈佛学院院长等 用于铜互连的氮化钴层及它们的形成方法
US8530880B2 (en) * 2009-07-27 2013-09-10 Hewlett-Packard Development Company, L.P. Reconfigurable multilayer circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6197849A (ja) * 1984-10-18 1986-05-16 Fujitsu Ltd ゲ−トアレイlsi装置
KR920005863B1 (ko) * 1988-08-12 1992-07-23 산요덴끼 가부시끼가이샤 반도체 집적회로
JPH02106968A (ja) * 1988-10-17 1990-04-19 Hitachi Ltd 半導体集積回路装置及びその形成方法
US5321280A (en) * 1990-09-13 1994-06-14 Nec Corporation Composite semiconductor integrated circuit device

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TW354420B (en) 1999-03-11
EP0791963A1 (en) 1997-08-27
US5886371A (en) 1999-03-23
CN1085410C (zh) 2002-05-22
JPH09232435A (ja) 1997-09-05

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