CN1169035A - 具有在存储器区域上定线的门阵列互连的集成电路 - Google Patents

Abstract

在门阵列和存储器组合在一个单独的半导体基底的集成电路内，在多个金属化层内布线互连线。在具有存储器和门阵列互连线的每层内，存储器互连线在存储器区域上方布线，而门阵列互连在门阵列区域上方以不同的方向布线。在只具有门阵列互连线的层中，一些线越过存储器区域，直接在电源供线上面或屏蔽线的布线正好提供在层的下面。

Description

具有在存储器区域上定线 的门阵列互连的集成电路

本发明涉及集成电路，其中门阵列和存储器组合在同一个半导体基底，尤其涉及这种集成电路的金属镀膜互连模式。

集成具有门阵列的存储器是一种公知技术。该存储器可以是只读存储器(ROM)，随机存取存储器(RAM)，或其他类型的存储器，它们一般被大量门阵列包围，门阵列为无沟道门阵列。在一个单位的部件根据用户的说明的要求互连这些门来与存储器一起提供特殊的逻辑功能。

通过制作多个金属层形成互连线路来互连这些门。一般使用至少三层金属互连线路用于门互连。层中的前两层一般也用于该部件的存储器部分内的互连。

在传统的这种部件中，以相同的方向定线每层内的金属互连线路，一般与下一层的互连线路成直角，并且布线门阵列的金属互连线路使其不越过存储器区域。门阵列互连不越过存储器电路定线的一个原因是避免可能会由门阵列信号线路的串音引起的存储器故障。另一个原因是避免由于重叠门阵列互连线路造成线路平行而增加存储器信号线路要求的电容所导致的存储器操作速度降低。

然而，这种传统的方法大大限制了在门阵列内互连线路的定线，因为全部门阵列互连必须避开存储器上的禁止区。由此造成的一个后果是布线处理变得困难，要额外的时间和资源(人力资源，计算机资源)，这样就增加部件的设计成本。另一个后果是减少能使用的门的百分比。这可能使用户或者减少在该部件实现的逻辑功能，或者选择一个具有较多门的较大并且较昂贵的部件。

因此，本发明的一个目的是在组合门阵列和存储器的集成电路内简化金属互连线路的定线。

本发明的另一个目的是改进这种部件中门的使用。

本发明的集成电路包括集成在单独的半导体基底上的门阵列和存储器。门阵列和存储器内的电路元件通过多层金属信号线路和金属电源供给线路互连。

在第一层金属信号线和电源供给线的中，其中信号线路和电源供给线路不必为最下面的层，存储器电源供给线路，和可能的存储器信号线路在存储器区域上方以第一方向布线，而门阵列信号线路和/或电源供给线路在门阵列区域上方以第二方向布线。

在第二层的金属信号线和电源供给线中，该层沉积于第一层上面，门阵列信号和/或电源供给线路以第一方向布线。至少一个门阵列信号线路在第一层的一个存储器电源供给线路上方直接布线。存储器电源供给线路从下方的存储器屏蔽门阵列信号线。

第二层也包括在存储区域上方以第二方向布线的屏蔽线路，该屏蔽线路允许在其上方布线第三层内的附加门阵列信号线路，第三层沉积于第二层上面。

附图中：

图1是本发明的第一实施例中的存储器和门阵列区域的平面图；

图2是图1中沿线A-A的截面图；

图3是说明第一实施例中的第一层金属互连线路的平面图；

图4是说明第一实施例中的第二层金属互连线路的平面图；

图5是说明第一实施例中的第三层金属互连线路的平面图；

图6是说明本发明的第二实施例的在存储器区域上方的第三层金属互连线路的平面图；和

图7是说明第二实施例中的第四层金属互连线路的平面图；

参考附图，下面将描述本发明的实施例。在不同附图中的相同元件将用相同的参考数字来表示。

下面将用‘互连线路’作为表示信号线路和电源供给线路的通用术语。电源供给线路包括地线，和用于分配与地电位不同的固定电源供给电位的线路。下面涉及的全部互连线路通过一金属化处理形成，其中诸如铝这样的多个金属层沉积在集成电路上并通过照相排版成型。第一实施例

第一实施例有三层金属互连线路。在前两层布线存储器互连线路。在全部三层布线门阵列互连线路。

存储器互连线路限制到前两层不是一个特别的设计约束。一般使用两层互连用于存储器线路。由于存储器电路的高度有规则结构，第三层互连常常是不必要的，并且即使使用第三层也不能导致存储器电路尺寸的大大减少。

通过金属化处理中的下面的主要步骤描述第一实施例的结构。

参考图1，金属化处理从硅片这样的半导体基底1开始。一般在同一硅片同时形成多个集成电路；图1表示其中一个这样的集成电路。集成电路包括围绕存储器区域3的大量的门阵列2。晶体管和其他电路元件通过公知处理已形成在基底1，在这里对此将不作描述。存储器区域3可以包括任何适用类型的存储器单元，例如ROM或RAM，或者这两种类型。

硅片表面覆盖一绝缘层4，如图2所示。在该绝缘层4形成接触孔5来提供到大量的门2和存储器区域3中的门和存储器单元的通路。

通过溅射铝将第一层金属沉积到如图1和2所示的集成电路，并通过光刻技术将金属构图形成互连线路。作为这些互连线路的实例，图3表示三个存储器互连线路M1a，M1b，和M1c以及三个门阵列互连线路G1a，G1b ，和G1c。这些互连线路通过图2所示的接触孔5与下面的电路元件电器连接。

在第一层金属互连线路中，以一个方向(图中的垂直方向)在存储器区域上方布线存储器互连线路，并且沿正交方向(图中的水平方向)在大量的门2上方布线门阵列互连线路。在存储器区域3上方未布线门阵列互连线路。

在图3所示的集成电路和互连线路上方形成另一个绝缘层(未示出)，如果沉积金属并成型产生第二层互连线路那么在该绝缘层和第二层开接触孔。图4表示第二层金属互连线路内的存储器电源供给线路M2a和M2b，存储器信号线路M2c，和门阵列互连线路G2a，G2b，和G2c。黑点表示在插入的绝缘层中的接触孔产生的，在互连线路的第一和第二层之间的互连6。

第二层的门阵列和存储器互连线路的方向与第一层相反：存储器互连线路(M2a，M2b，M2c)在存储器区域3上方水平布线，并且门阵列互连线路(G2a，G2b，G2c)在大量的门2上方水平布线。在存储器区域3上方未布线门阵列互连线路。

在图4所示的电路上形成另一个绝缘层(未示出)。在该绝缘层开接触孔，并且沉积第三层金属以及成型来形成第三层互连线路。图5表示在该层金属互连线路内的门阵列互连G3a和G3b的实例。G3a是信号线路。在该层设有存储器互连线路。白点表示在插入的绝缘层的接触孔产生的，在互连线路的第二和第三层之间的互连7。

该层上的门阵列互连线路(例如G3a和G3b)全部沿水平方向布线。并且，至少一个门阵列信号线路(在这种情况下信号线路G3a)直接在第二层中的存储器电源供给线路中的一条线路上方布线，这样越过存储器区域3。只要它们以这种方式在存储器电源供给线路上方直接布线，任何数目的门阵列信号线路可以在存储器区域3上方布线。例如，门阵列信号线路也可以在电源供给线M2b上方布线。

为实现该设备，图5所示的电路仍覆盖另一个绝缘层或钝化层，其中形成附加的接触孔用于到外部电路的连接。

尽管门阵列信号线路G3a越过存储器区域3，通过电源供给线路M2a将其与存储器区域3屏蔽开，线路M2a保持在固定电位。因此来自门阵列信号线路G3a的串音不影响存储器电路的操作，并且因为互连线路M2a是电源供给线路，由于信号线路G3a仅位于互连线路M2a上方的布线增加的电容不减慢存储器的操作。

通过允许门阵列信号线路在存储器上方布线，第一实施例简化处理中的布线步骤，并且使大量门中的较多的门被使用。在某些情况下，可以使要求的逻辑功能在一个较小并且较经济的部件内实现，否则将是不可能的。

该实施例的一个更进一步的优点是诸如G3a这样的第三层信号线路在诸如M2a这样的第二层互连线路上方的布线简化第三层信号线路的电容的估定，这样在设计处理中的验证步骤期间当模拟电路操作时能使用准确地电容值。第二实施例

第二实施例具有四层金属互连线路。在前两层再次布线存储器互连线路。在全部四层内布线门阵列互连线路。

前两层金属互连线路以与第一实施例相同的方式布线，因此省略对其的描述。

与第一实施例一样布线第三层金属互连线路，但是第三层也包括屏蔽线，该屏蔽线在存储器区域上方沿垂直方向布线。图6表示具有屏蔽线S3a到S3f的存储器区域3。这些屏蔽线布线为与第三层的G3a这样的互连线路成直角，并且不与任何第三层互连线路接触。然而，每个屏敝线通过一接触孔(未示出)可以与第二层的金属互连线路中的电源供给线路进行电接触。

在图6所示的电路形成一绝缘层(未示出)，开接触孔，然后沉积第四层金属并成型并形成第四层互连线路。图7表示第四层中的一个门阵列信号线路G4a。第四层互连线路沿垂直方向布线。

如该图所示，只要它们在第三层的屏蔽线(例如S3a和S3d)上方布线，第四层门阵列信号线路(例如G4a)可以越过存储器区3。以这种方式可以布线任何数目的第四层信号线路。例如，在屏蔽线路S3b和S3e上方能够布线第二个门阵列信号线路，并且在屏蔽线路S3c和S3f上方能够布线第三个门阵列信号线。

因为通过屏蔽线第四层信号线路与存储器区域3屏敞开，所以来自第四层信号线的串音不影响存储器操作。因为与第二层中的存储器信号线成直角布线屏蔽线路，屏蔽线未大大增加存储器信号线的电容，并且存储器的操作速度并未显著降低。

第二实施例向四层金属化部件提供与第一实施例向三层部件提供的相同的优点：简化的布线，增加门使用，尽可能较小的部件尺寸，和较准确的模拟。

用于存储器互连线路的金属互连线路不限于两个。一般可以有N层存储器互连线路，其中N+1层中的门阵列信号线路在N层中的存储器电源供给线路上方布线。如果门阵列具有多于N+1层的互连线路，在存储器区域上方N+1层内可以形成屏蔽层，并且与第二实施例中描述的一样N+2层中的信号线路可以在屏蔽线上方布线。

如果门阵列具有多于N+2层的互连线，通过仅在该层下面提供屏蔽线，位于N+2层上面的每层中的信号线路可以在存储器区域上方布线。例如，在N+2层可以提供屏蔽线来允许N+3层中的信号线路越过存储器区域。

用于本发明的存储器的类型，门阵列的类型，或者半导体基底的类型没有限制。

本领域的技术人员可以认识到在后面的权利要求范围内对于本发明的进一步修改是可能的。

Claims (13)

1  一种集成电路，其中门阵列和存储器集成在一个单独的半导体基底上，包括：

第一层金属互连线路，具有在所述存储器上方以第一方向布线的存储器电源供给线路，和在所述门阵列上方，以与所述第一方向不同的第二方向布线的门阵列互连线路；

第二层金属互连线沉积在所述第一层金属互连线上方，具有以所述第一方向布线的门阵列信号线，其中至少一个门阵列信号线直接在所述第一层金属互连线内的存储器电源供给线路中的一条线上方布线。

2  根据权利要求1的集成电路，其中所述的第一方向与所述的第二方向垂直。

3  根据权利要求1的集成电路，包括至少一个沉积到所述第一层金属互连线的附加层金属互连线，具有在所述存储器上方布线的存储器互连线和在所述门阵列上方布线的门阵列互连线。

4  根据权利要求1的集成电路，其中所述的第二层金属互连线路还包括在所述存储器上方以第三方向布线的屏蔽线。

5  根据权利要求4的集成电路，其中所述的第三方向与所述的第二方向一致。

6  根据权利要求4的集成电路，还包括沉积到所述第二层金属互连线路上方的第三层金属互连线，具有以所述第三方向布线的门阵列互连线，其中至少一个门阵列信号线直接在所述屏蔽线上方布线。

7  根据权利要求4的集成电路，其中所述屏蔽线与所述第一层金属互连线内的至少一条电源供给线路耦合。

8  一种在单独的半导体基底组合门阵列和存储器的集成电路上布线金属互连线的方法，包括步骤：

在第一层金属互连线路内以第一方向在所述存储器上方布线存储器电源供给线；

在所述第一层金属互连线内以与所述第一方向不同的第二方向在所述门阵列上方布线门阵列互连线：和

在沉积到所述第一层金属互连线上面的第二层金属互连线内以所述第一方向布线门阵列互连线；其中

在所述第二层金属互连线内的门阵列互连线之间，存在至少一个在所述第一层金属互连线内的所述存储器电源供给线路中的一条线路上方直接布线的门阵列信号线。

9  根据权利要求8的方法，其中所述第一方向与所述第二方向垂直。

10  根据权利要求8的方法，包括附加步骤：

在所述第二层金属互连线内以第三方向在所述存储器上方布线屏蔽线；和

在沉积到所述第二层金属互连线路上面的第三层金属互连线路内以所述第三方向布线门阵列互连线路；其中

在所述第三层金属互连线内的门阵列互连线之间，存在至少一个在所述第二层金属互连线内的所述屏蔽线中的一条线路上方直接布线的门阵列信号线。

11  根据权利要10的方法，其中所述第三方向与所述第二方向一致。

12  根据权利要求10的方法，其中所述屏蔽线连接所述第一层金属互连线内的至少一条电源供给线。

13  根据权利要求10的方法，还包括步骤：

在沉积到所述第一层金属互连线路下面的附加层金属互连线路内以所述第二方向在所述存储器上方布线存储器互连线路；和

在所述附加层金属互连线内在所述门阵列上方布线门阵列互连线。

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