CN1131564C - 集成电路的布线系统和实施半导体集成电路工程改变的方法 - Google Patents

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Abstract

一种集成电路的分布布线系统，该布线系统包括：多个与所述半导体器件连接的互连布线层；与周边的基础导线连接的导电干线，用于通过所述互连布线向所述半导体器件提供电源；和与所述导电干线和基础导线相连、并平行于上述导电干线的导电条，用于提供与上述半导体器件的连接，其中，所述导电条可与所述导电干线及所述基础导线分离，且在分离时与所述导电干线和所述基础导线隔离，用于提供与所述多个互连布线层的预选部分的连接，从而完成工程改变。

Description

集成电路的布线系统和 实施半导体集成电路工程改变的方法
本发明一般地涉及集成电路(IC)的布线系统，而更详细地涉及便于下列功能的工程改变的布线系统：电特性鉴定、诊断测试和用于修复或估价的电路修整。在下文可以把这些功能统称为工程改变(Engineering Changs)即EC。
大家知道根据不同的工艺规程形成集成电路芯片已多年了。对复杂性增大的内有这样的集成电路的电子装置的需求导致这样的IC芯片的布线变换和修复的技术的发展。
IC多层结构类似于多层电路板。使布线能够在平行于任何二层绝缘层之间界面的表面的方向上伸展。能够使布线垂直于该表面而在布线层之间借助在绝缘层中用导电材料选择装填的穿透孔或“通道”延伸。用包括多层互相烧结的陶瓷、硅基座薄片结构、陶瓷基座薄片结构和这些工艺方法的组合的各种工艺实现多层布线和组件。
然而，由于在多层结构中不易于接触除在多层结构表面上的布线外的布线，所以不能容易地进行工程改变。
相当重要的尚属疑问的事情是在电子组件相对于装有的芯片是非常大时，电子组件常常非常复杂而外形尺寸又是非常小的实际情况。所以电子组件容易发生和安装在电子组件上的芯片同样的形式的接头和导线故障而因此还必须考虑多层结构的生产效率。因为为了使一个芯片的每个输出终端与其他的芯片上的许多其他的输入终端连接，必须形成复杂的布线金属化，所以导线的长度是非常长的。另外，在为芯片的接头间隔特有的精细的布线图形和在多芯片组件(MCM)上相当多的不精细的布线图形之间的界面常常形成所谓的扇出布线。用于形成多层结构的生产工艺使电路故障问题更为严重，电路故障难以说明、诊断，也就难以实现修复。
由于这种结构是复杂的并且对每一层来说需要许多工艺步骤，所以在制作多层结构中占用相当大的费用。因此能够修复多层组件在经济意义上是重大的。为了确保使用在IC制作中修正的掩模是有效的，进行诊断、能实现设计变换或者在IC中能实现电路修复同样是重要的。这在过去是通过通称为IC过程即工程改变的执行过程来实施，EC过程要求在顶表面上从I/O焊盘到EC焊盘形成一层或较多层的重新分布布线层。但是，这些重新分布布线层也容易发生和其他布线层同样的潜在的故障，而且是不能修复的。进一步，象这样重新分布布线的图形是互相紧靠着，要求很高的条(例如布线图形)精度，并会有引起信号延迟的寄生电容、降低的噪声容限和其他的影响，因此提出在布线设计规则方面的严格限制。另外，为了便于下列功能的工程改变：电特性鉴定、诊断测试和修复或测定的电路变换，需要大量产品和工艺组合。按惯例，这种功能也需要用于重新分布布线和EC焊盘的额外面积，因而限制了最大可能的布线密度。
在个别的IC芯片内，由于必须极小规模地达到与内部电路节点电接触，所以使问题陷入错综复杂。然而，为了表征节点的电学性能、电激励节点，或者为了在节点和一些其他的电路节点或作EC用的接触点之间形成连接，象这样的与集成电路接触常常是不可避免的。为了满足商业需要，在故障分析、特征鉴定和设计调整环境中进行这些习惯做法。
在所关心的节点和焊盘、测试点或者相当远的电路节点之间建立连锁的必要性增大。这常常是由于需要使所关心的节点引出到不受封装、探测装置或者其他芯片表面环境妨碍的作特性鉴定用的测定部位所引起的。另外，用于工程改变的线路网的改线可能在被连接的节点之间需要相当长的布线长度。
在过去通过用大面积去层、局部去层或者聚焦离子束(FIB)铣的技术、使用FIB的导电焊盘和导线的选择沉积、激光化学气相沉积或通常的IC工艺使接触点与所关心的电路节点接通并紧随着使用接触探针方法或者电子束探针方法探测露出的节点或沉积的焊盘，访问用于初始设计检验/调整或故障分析的内部电路节点的工程改变(EC)。
电接触内部节点的早期方法包括在实验室中使用的配合以用来确定能向下蚀刻到所关心的电路节点的孔道部位的图形构成的掩模的光刻技术。在芯片的这种预先处理以后，用机械式探针接触露出的电路节点。随后，用电子束探针来进行这些节点的询问或激励；例如，电压对比和电子束感应电流方法。这样的方法适合用于以最多二层布线平面的图形化的器件，而该器件的输入/输出焊盘被设置在芯片的周边附近，其余大部分芯片电路即使在由探针卡电激励时也是暴露的。
当把另外的布线平面加到集成电路结构时，由于上面提到的方法所蚀刻的孔的长度与直径之比较差，所以在把孔蚀刻到底层的电路节点时就失去了效用。FIB方法提供所需求的大长度/直径比，故目前被广泛应用于形成到电路节点的路径。另外，许多电路设计师在他们的初始硬件设计中把上面一层布线上的关键电路节点一直设计到测试点，以便减少到这些节点的路径。
现在FIB方法也被广泛用于工程改变的电路变换，有关这方面内容是参考由S.X.Li等人在20届国际会议测试和故障分析论文集13-18，1994，11中发表的题名“FIB可调性的设计指南以及高性能SOSI芯片与定时问题的情况研究”(Design Guidelines for FIB Modifiability and aCase Study of High Performance SCSI Chip With Timing Problems)的论文引用在本说明书中。但是，这种方法局限于备用金属线的部位。FIB沉积线含有很高的杂质浓度(例如碳)而对于典型的线宽来说，长度超过50微米可能产生由于高电阻(一般大约500毫欧/□)引起的问题。长的FIB沉积线还需要漫长的时间。目前解决这个问题的通常作法是除较少部分的FIB沉积线外还用LCVD沉积法沉积大部分的线段来完成电路网。另外，半导体制造商正在对可能将来作电路变换用的上层金属上的备用布线进行设计。
过去使用的各种方法有许多缺点，即：
1.在设计电路布局阶段期间必须配置布线(人工或者通过某种自动“装填”工具)；
2.如果使备用布线浮置，则备用布线容易受带静电的困扰；
3.备用布线不规则的布局造成分析人员查找困难，特别是如果使用柱式通路方法，则失去可以区别备用布线和功能线的一些特征；和
4.象这样的布线没有作用，除非用于电路变化。
5.给通过芯片焊盘外部与用于作特性鉴定和诊断用的内部电路节点的电接触带来不便。
在Chance等人的4,489,364号美国专利中描述了能达到一定程度的修复和进行工程改变的在先技术的组件布线方案的一个实例，该实例说明一种电子线路组件，在电子线路组件中，到与芯片连接的焊盘的连接线被埋在多层结构中而且被定期地带到组件的表面并被所谓“卡箍骨架”形状的EC焊盘连锁。通过分开卡箍骨架的狭小部分可以切断这些连接线的连锁而且或是在分开或是在没有分开原有的连接线的情况下，EC连接线可以连接到该处，但是，如果故障出现在C4焊盘和EC焊盘内或者之间，则修复是不可能的，那就必须抛弃组件。通过通道孔的布线特别容易损坏，以致出现可能或者不可能修复的中断。而且在任何情况下，修复可能需要经过相当长的距离的点对点的布线，进一步增大总布线网的附加阻抗。也很容易意识到在这种方案中使用的包括重复通过通道的多层结构的垂直截线的布线长度是很长的而且具有很大的集总电容。
另外，Bhatia等人的4,746,815号美国专利提供了在组件内能使EC焊盘共用于接收和驱动电路的开关电路。Chance等人的4,453,176号美国专利说明了埋在多层结构内的布线的电容。Kinbara的4,840,924号美国专利说明了卡箍骨架EC焊盘的一种特殊结构。Ho的4,254,44号美国专利说明了一种使潜在的布线交叉减至最少而使能够装有的EC焊盘数量增至最多的组件内大量芯片的交错的芯片位置排列。Ecker等人的4,549,200号美国专利说明一种采用重新分布的可修复的多平面重叠方法。Feinbrg等人的4,546,413号说明一种在多层结构的主表面上配置EC焊盘的组件。Takenaka等人的4,706,165号美国专利说明使组件连接针脚的连接线通过通道到在组件的上表面上的EC焊盘以增加能够进行的工程改变和修复的类型的一种多层结构。Chance等人的5,155,577号美国专利说明了在IC载波的终端和EC焊盘之间的连接矩阵。Bhatia等人的5,243,140号美国专利说明了在多芯片组件的顶表面上包括重新分布层的布线法。Wheeter的5,508,938号美国专利说明为了改进使用通常EC法的多芯片组件封装，采用偏置图形布局的特殊互连层。Cayson等人的5,214，号250美国专利说明一种能够使密封替换线一条覆盖在另一条的顶面的修改电路底板的方法。
本发明的目的是提供工程改变(EC)的方法，也就是说，便于下列功能：电特性鉴定；诊断测试；和用于修复或测定的电路变换。
本发明的另一个目的是提供一种使用多用途导电条的诊断或者改变IC功能度的布线分布，可以使布线分布合并到IC设计中。
本发明的进一步的目的是提供在芯片表面周围划定IC导线或条的路线的能力或者EC导线或条跨越其他EC导线或条的能力。
本发明更进一步的目的是提供在不受I/O互连线路、封装或用于与IC芯片面接的探针装置妨碍的部位上通向特性鉴定节点的通路。
为了达到本发明的上述和其他的目的，提供了一种集成电路的分布布线系统，所述集成电路具有形成在半导体衬底上的许多半导体器件，该布线系统包括：多个与所述半导体器件连接的互连布线层；与周边的基础导线连接的导电干线，用于通过所述互连布线向所述半导体器件提供电源；和与所述导电干线和基础导线相连、并平行于上述导电干线的导电条，用于提供与上述半导体器件的连接，其中，所述导电条可与所述导电干线及所述基础导线分离，且在分离时与所述导电干线和所述基础导线隔离，用于提供与所述多个互连布线层的预选部分的连接，从而完成工程改变。
本发明的另一种集成电路的分布布线系统包括：多个与所述半导体器件连接的互连布线层；导电干线，用于传输信号、并与所述互连布线层相连；和平行于上述导电干线、并可与其分离的导电条，当所述导电条与所述导电干线分离时，使所述隔离的导电条与某些预选的所述互连布线层电学连接，从而完成工程改变。
下面结合附图描述本发明，其特点和优点将会显而易见。
图1是本发明说明第一和第二布线平面的平面图；
图2是本发明说明图1布线细部的另一平面图；和
图3是本发明说明图1和图2布线的进一步的细节的另一平面图。
现在参阅附图，更详细地参阅图1，表示在集成电路中一部分布线或互连层的平面图。在构成半导体器件或元件的衬底上方的任何平面上可以包含这样的布线或互连层。最好是能够在集成电路的最上面的平面附近敷设本发明的导电或互连平面以便与芯片的外部接触。进一步，如将在下文作更充分地说明的那样，这些平面也用于向半导体元件或器件配给电源或信号。
众所周知，在半导体领域中为了连接埋入或者装在半导体衬底上的各种器件或向其供电，可以使布线层构成在衬底内或衬底上形成的导电材料例如铜或铝的各种布线图形。图1表示可以处在半导体衬底(未示出)上的二个不同的位置或电压平面(V44和接地)上的二个最上面的布线分布网格或网络11和12的一部分。每个网格包括连接周边基底导线15和16并从周边基底导线15和16伸出的平行干线13和14。另一层布线分布网格包括显著地表示在紧接在最上面层下面的第二平面或第二层的干线21和22。干线21和22类似于干线13和14。现在很明显，在这二层下面的辅助层也可以被包括在半导体集成电路内。用在位置17和18上的通路或其他的电路可以使这二层互相电连接。在这样的条件下，现在我们在下文的讨论将集中在可以用于在衬底上以通常的方式向半导体电路传导信号或配给电源的最上面的布线分布网络。
现在参阅图1、2和3，使狭条23和24安置成平行干线13和14并与干线13和14互相留有间隔。条和干线之间的间隔将取决于包括用于制作半导体器件的工艺以及由布线传输的电压或信号和寄生电容抑制的诸多因素。为了作电压或电能配置用，也使条与基底导线15和16连接。为了作信号或电能配给用，也可以使条与干线13和14连接并用旁路28附加连接。构成条23和24，并通过断开在沿条23的适当部位上的条的少部分，即部分31或断开其他区域，例如直接紧靠基底导线的区域和去除附加旁路28，可以使条23与干线或基底导线分离。当然，只要使条和/或干线在电学上保持平行，可以使用其他几何形状的布线排列。
在图1中，为了提供便于对测试所选择的半导体元件的接触，也可以使附加的测试点33附装在狭窄的条23和24上。如果要求更宽或更牢固的连接，则可以加入焊盘34并与条23电连接。然后可以使条23在区域36和31上断开以分开干线，留下附装在焊盘34的条，如图3所示。此外，以后使用FIB或激光LCVD可以使这些焊盘和分离的条，或者测试点搭接到内部电路。
现在可以用通用的工艺例如FIB或LCVD来使这些附加装有焊盘34或测试点33的分离的条35与内部电路节点连接，如图3所示。通过沉积的连接线42可以使内部电路节点通向原有的探测点40或者用通用的FIB技术可以使内部电路节点接通在位置40上埋入的节点。另一个实施例在条23和24与干线15和16接合的位置上能够使用电学上可变的连接元件。电学上可变的连接元件可以是熔丝，或者是SRAM控制开关，或者是在扫描回路中的平型锁存器。
通用的蚀刻、铣削和包括聚焦离子束(FIB)方法或LCVD的线沉积工艺互相配合可以用来完成所描绘的布线图形。这些通用的工艺用于前述的条分割段、测试点和实现接通内部电路节点的焊盘。实际上，通用的工艺可以组合使用，例如：
-为了获得到节点的通路，对所关心的电路网铣削或蚀刻孔道。同样，各种条23和24可以被接通。
-为了形成二个电路节点，切断内部电路网。以类似的方式，可以使条23和24以及一些旁路28脱离干线13和14或者基底导线15和16；或
-对电路节点或条分割段沉积横过铣削的孔口并沿着IC的表面到芯片上某个另外的位置的导线。
-用前述的工艺来组合在一些不同平面上的条分割段，组合的条是有用的，可以用来建立新的跨越芯片的宽阔区域的导线。
任何一个精通技术具有通用的FIB实践的人能够知道完成上述工作的导电体和绝缘体的铣削和沉积的各种工艺。
为了配合本发明使用上述的通用的工艺在IC中进行工程改变，许多其他的分类研究法也是有用的。这些改变可以包括通过作电特性鉴定用的测试点或芯片焊盘建立通向内部电路节点的通路、进行电路诊断测试，或者变换和修复。
这种分类研究法较之没有本发明的电路布线的在先的方法具有若干优点，例如：
-长的低电阻条用来远距离偏离跨越芯片，由于一些例如用LCVD沉积法沉积低电阻引线的需要减少或消失，所以能够减少成套分析方法，以最小的尺寸提供最优良的导电特性。
-过去，对于这种工程改变线在IC表面上的交叉是需要有介电隔离物的，而现在，可以利用不同平面上的条来达到工程改变线的互相跨越。
-使用埋入的条可以更容易地避开在芯片表面上的障碍物例如焊盘和熔丝孔道。
-对于要求通路通过传统的焊盘探测器或通过IC组件封装的特性鉴定或工程改变，布线可以用来使原有的焊盘改向。
-这种布线可以用来使测试点处于能够与芯片上任何内部电路网连接的关键的部位。这样可以用来形成不受用于与芯片的焊盘的面接的探测装置妨碍的测试点通路。
-这种布线使在线结构中设计所需要的芯片面积减少到最小而且在最佳实施例中由于条是一种电源分布网络的衍生线所以为分析人员辨别条提供一种简便的方法。
因为为了大部分使用一定的总分布图，网络常常被固定，所以从电源分布网络衍生备用导线对特殊的集成电路应用特别有利。因此，辅助操作设计虽然极少但是分散在总分布图中所有的制造部分上。存储部分可以利用已经横过显著展开的单元阵列的电源、数据或工作选择线(取决于布局方法)。制造在里面有微处理机、控制器和专用部件的定制和半定制的设备，可以利用电源和信号分布的组合，得出重定线路的条。由于任何平行的条线路增大电容，所以最理想的是在信号线的范围内不设电源干线。
虽然在本文中参照本发明的最佳实施例详细描述本发明，但是不用说，这种描述仅仅是用举例的方式而不是造成一种限制的感觉。更不用说，本发明的实施例在细节部分上的许多变化和有关本发明的另外一些实施例对于查阅本描述后的一般精通技术的人来说，将是显而易见的，并且他们可以作这些变化和进行这些另外的实施例。根据在下文所要求的权利仔细考虑这样的变化和另外的实施例是在本发明的精神和合法的范围内。

Claims (9)

1.一种集成电路的分布布线系统，所述集成电路具有形成在半导体衬底上的许多半导体器件，该布线系统包括：
多个与所述半导体器件连接的互连布线层；
与周边的基础导线连接的导电干线，用于通过所述互连布线向所述半导体器件提供电源；和
与所述导电干线和基础导线相连、并平行于上述导电干线的导电条，用于提供与上述半导体器件的连接，其中，所述导电条可与所述导电干线及所述基础导线分离，且在分离时与所述导电干线和所述基础导线隔离，用于提供与所述多个互连布线层的预选部分的连接，从而完成工程改变。
2.如权利要求1所述的布线系统，其特征在于：包括许多互相平行排列的导电干线和许多导电条。
3.如权利要求1或2所述的布线系统，其特征在于：所述导电条通过连接在所述导电干线和导电条之间的可以被去除的旁路与所述导电干线相连。
4.如权利要求1或2所述的布线系统，其特征在于：包括固定在所述导电条上的测试点，该测试点可以用来便于与所述半导体器件的互连布线电连接。
5.如权利要求1或2所述的布线系统，其特征在于：包括固定在所述导电条上的焊盘，该焊盘可以用来便于与半导体器件的电连接。
6.如权利要求1或2所述的布线系统，其特征在于：包括使所述导电干线与导电条互连的电学上可变的连接元件。
7.如权利要求1或2所述的布线系统，其特征在于：所述多个互连布线层位于所述半导体衬底的一个主表面和所述分布布线系统的最下层之间。
8.一种集成电路的分布布线系统，所述集成电路具有形成在半导体衬底上的许多半导器件，该系统包括：
多个与所述半导体器件连接的互连布线层；
导电干线，用于传输信号、并与所述互连布线层相连；和
平行于上述导电干线、并可与其分离的导电条，当所述导电条与所述导电干线分离时，使所述隔离的导电条与某些预选的所述互连布线层电学连接，从而完成工程改变。
9.一种对半导体集成电路实施工程改变的方法，该集成电路具有多个互连的布线层，所述布线层与形成在半导体衬底上的多个半导体器件相连，该方法包括下列步骤：
形成具有测试焊盘或测试点的、与多条导电干线平行并电连接的导电条；
将所述导电条与所述导电干线上切开，以使所述导电条和所述导电干线分离；
使分离的导电条与所述多个互连布线层的预选的部分相连接；以及
对所述集成电路进行工程改变。
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