CN1249538A - 可修改的半导体电路元件 - Google Patents
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Abstract
一种集成电路芯片(10),具有带几个叠置金属层(M3、M4)的衬底(36)。下金属层(M3)紧邻衬底,上层(M4)设置在下层上并与下层隔开。芯片具有电路,电路包括多个电路元件(16)和多个存取元件(20),每个都关联并电连接到一个电路元件。每个存取元件包括下层中的第一和第二端子(32、34)和上层中的细长的跨接元件(30)。跨接元件具有叠置并电连接到第一端子的第一端,叠置并电连接到第二端子的第二端。连接一个端子提供到电源或到相关电路元件的输入或输出的连接。然后通过切断跨接元件或将跨接元件连接到芯片上的其它电路使电路元件的操作无效或使能由此修改芯片。
Description
本发明涉及半导体电路，特别涉及具有多导电层的电路。
在半导体集成电路芯片的设计和开发中，通常需要多次重复直到达到理想的设计。在每次重复时，测量和分析性能特性，进行调节调整到需要的性能。此外，当设计要求改变时，还需要进一步的改变。这些结果对于必须由标准的元件设计用于每个新产品或应用的专用集成电路(ASIC)芯片特别重要。
要避免每次重复时消耗大量的成本和时间延迟再生多层芯片需要的多层掩模，ASIC芯片通常提供有额外的单元、或栅块或其它标准功能的电路元件。这些单元可以包括复杂的块或可以为简单的电子元件。当一个新的重复需要修改设计时，根据现有主电路的需要操作地连接或断开备用单元，对现有芯片进行经验修改。这样能迅速地测试设计修改方案，同时不必为新掩模工件组(work set)花费大量的成本。可以通过切断现有的金属条，或淀积导电的“跨线”连接已有导电路径的聚焦离子束(FIB)技术进行修改。由于这可用于向备用的单元提供电源，和/或将这种单元的输入或输出连接到主电路，由此将其插在电路中。
此外，使用电路元件的备用单元对于在设计原型中执行FIB修改证实的经验修改同样很有用，因为所需的电路元件已存在于多掩模层上，通常仅需要修改一个金属掩模层将单元连接到主电路内。由此，不必改变大多数现有的掩模，并且不必使用对于有效和可靠地制造不实用的FIB技术就可以制造修改的电路。
虽然使用电路元件的备用单元和FIB修改对于一些现有集成电路的开发很有效，但通常不适合在许多较新的芯片上，特别是金属层数不断增加的那些芯片上的越来越精细和稠密的金属图形。这是由于可能需要访问的金属条在其它金属层下将不能访问。如果需要切断条或连接跨线条，同时不损坏必须保持不受影响的叠置电路，这样做是不现实的。
本发明通过向具有衬底的集成电路芯片提供几个叠置的金属层克服了现有技术的局限。下金属层与衬底相邻，上层设置在下层上并与下层隔开。芯片具有包括多个电路元件和多个存取元件的电路，每个存取元件关联并电连接到一个电路元件。每个存取元件包括下层中的第一和第二端子，以及上层中细长的跨接元件。跨接元件有叠置并电连接到第一端子的第一端，以及叠置并电连接到第二端子的第二端。可以连接一个端子以提供电源或到相关电路元件的输入或输出的连接。然后通过切断跨接元件、或通过将跨接元件连接到芯片上其它的电路使电路元件的操作失效或使能来修改芯片。
图1为根据本发明的优选实施例集成电路芯片的简化平面图。
图2为根据图1的实施例电路元件的放大图。
图3为根据图1的实施例一对存取元件的放大图。
图4为沿图3的线4-4截取的存取元件的剖面图。
图5为在修改的情况中根据图1的实施例的一对存取元件的放大图。
图1示出了具有多个互连电路元件或单元12的专用集成电路(ASIC)芯片10，每个通常具有一个标准化的功能，设置这些元件或单元提供定制的芯片功能。虽然为清楚起见示出了有限数量的大单元，实际的芯片通常含有成千上万个单元，并正在继续增加。芯片电路包括几个备用电路元件或额外的单元14。选择的备用元件或单元具有当芯片设计细化时，例如在开发和原型设计期间可能需要的功能。一些备用单元通常与主电路元件12断开，为了测试设计变化，其它的可以电连接，可以可选地断开。
如图2所示，每个备用单元14包括一个功能电路块16和一个或多个存取元件20，在示出的例子中优选两个。在通常的情况中，电路块16有一个逻辑电路，包括一组互连栅，具有逻辑输入线22和输出线24。输入和输出线连接到各存取元件，如下所述。存取元件20有从单元14延伸出的各外连接线26，如果需要可以连接到其它电路。在另一实施例中，电路块可以包括在集成电路上使用的任何电路或部件，带有提供到包括的电路上任何电节点的连接的一个或多个存取元件。电路不必为数字逻辑电路，但可以包括任何电子部件或包含有源模拟元件或无源部件的部件。存取元件不必连接到输入或输出线，但可以附加地或替换地连接到任何电源、地、时钟、控制、信号或其它电路元件可能使用的线，对于使能、失效或修改电路功能很有用。
示出的单元14为通常与其它电路断开的备用单元，以便连接26终止在存储元件。然而，对于包括在芯片的主电路内的电路元件，即根据初始的制造可选地连接的电路可以使用相同布局。此时，连接26连接到其它电路元件以提供电路的集成。当存取元件如此用在主(非备用)元件中时，存取元件为向相关线提供电连接的唯一通路。
图3示出了存取元件20的详细图。每个元件有一个细长的导电跨接元件30，提供分离设置的第一和第二端子32、34之间的电连接。来自电路元件16的线22、24连接到各第一端子，连接26可选地连接到其它电路块。
图4示出了存取元件20的结构剖面图。芯片10有一个硅衬底36，具有多个交替叠置的绝缘和金属层。从衬底的上表面40开始的层是：绝缘层I01、金属层M1、绝缘层I12、金属层M2、绝缘层I23、金属层M3、绝缘层I34、金属层M4，M4为距衬底最远的最上层。如图所示，金属层不完全是金属，但已限制了金属的构图区域，层的相邻部分填充有绝缘材料，以提供平坦、平行的层。类似地，绝缘层没有完全绝缘，但可以包括导电栓塞或通孔，提供相邻金属层之间的导电连接。
如图所示，跨接元件30形成在上金属层M4中，每个存取元件20的端子32、34直接形成在下金属层M3内，在每个跨接元件的各端下面。实际上，上跨接元件的端部功能与端子相同，通过可以制到上层的后来添加的导电条作为到其它的电路的连接。相关的导电通路提供跨接端和端子之间的连接。金属层M2在示出的标准存取元件中未使用。在金属层M1中，接地线42叠置在衬底内的p岛44上，并通过绝缘层I01中的通孔46连接。Vdd线50叠置在衬底内n岛52和环绕的n阱53上，并类似地通过绝缘层I01内的通孔54连接。Vdd和地线垂直于图示延伸，作为所有的标准单元中使用的简单的分流器以提供到线性地相邻的单元的通讯。这些对上层中的存取元件20不重要。
在没有使用在相邻单元之间传输电源和地之间优选方式的另一实施例中，下层和衬底提供有另一功能电路，以与存取元件的功能无关的方式有效地利用空间。例如，下层可以包括相关电路元件16的电路，以便存取元件基本上局部地叠置在相关的电路元件上以节省芯片面积。地和Vdd线42、50可以认为是相邻电路元件的延伸的功能部分。通常，上金属层M3和M4用于单元之间的连接，下金属层M1和M2用做单元内的连接。
如图5所示，存取元件20可以通过聚焦离子束(FIB)方法或通过其它方法修改。在图示中，通过FIB已切断了一个跨接，提供防止端子之间电流流动的间隙56。其它的跨接未变动，导电条60已通过FIB淀积，从跨接元件30延伸到芯片上别处的电路。在通常的操作中，两者可能会接受相同的处理，都被切断、或都连接到各电路。备用的未使用单元通过条淀积连接，主单元通过切断失效。在一些操作中，可以切断一个跨接，且其一边或两边通过淀积的条连接，由此电路元件与一个电路部分断开，并重新连接到另一个。
开发过程重复地进行。建立并实现初始设计，包括由可能的设计修改确定的备用单元。制造、测试并分析初始设计。提出修改使用FIB或类似的技术通过连接和/或断开适当电路单元的存取元件进行修改。测试并评估修改的芯片，并进行进一步的FIB修改。当不需要进一步的修改时，通过仅修改最上面的金属层完成修改，同时需要的存取元件在布线图内“切断”，需要的额外的条包括在上层的布线图中。由此，未使用的额外的单元留在芯片上，布线图的成本减少。这特别适合于较小批量地生产定制的芯片。对于大批量，掩模成本已有效地分摊，对制造成本影响很小，通过取消额外的未使用的单元，修改所有的布线图层使芯片尺寸最小化。
在优选实施例中，端子为1.0微米(10-6m)宽，跨接元件为1.2微米宽，6.0微米长。虽然以上结合优选的实施例和另一实施例进行了介绍，本发明并非如此限定，例如，金属层的数量可以宽范围地改变。跨接元件必须留在单元内使用的最上层上，以便其它金属图形不叠置跨接之上。然而，这可以在少到2个金属层的设计中实现。在其它实施例中，只要在存取元件的区域内没有金属图形叠置在跨接上，金属层就可以层叠在含有跨接的层上。
Claims (10)
1.一种集成电路芯片(10)，包括
衬底(36)；
叠置在衬底上的多个金属层(M3、M4)；
包括与衬底相邻的下层(M3)和在下层上设置且与下层隔开的上层(M4)的金属层；
包括衬底上多个电路元件(16)的电路；
多个存取元件(20)，每个关联并电连接到一个电路元件；
每个存取元件包括下层中的端子(32)、上层中的细长的跨接元件(30)，跨接元件具有叠置并电连接到第一端子的第一端，以及叠置并电连接到第二端子的第二端(34)。
2.根据权利要求1的集成电路芯片，其中对至少一个电路元件，一个端子(34)连接到电路元件，由此切断跨接元件可以将电路元件与其它的端子和任何连接的电路断开。
3.根据权利要求1或2的集成电路芯片，其中电路元件具有输入节点(22)和输出节点(24)，其中存取元件连接到至少一个输入和输出节点，由此切断跨接元件可以功能地断开电路元件。
4.根据权利要求1到3中任意一个的集成电路芯片，其中电路元件具有多个界面节点(22、24)，所有的界面节点必须连接到电路的其它部分，用于电路元件的操作，其中至少一个节点与电路的其它部分电隔离，并连接到存取元件的一个端子。
5.根据权利要求1到4中任意一个的集成电路芯片，包括在跨接元件和施加在上层上的电路之间的电连接(26)。
6.根据权利要求1到5中任意一个的集成电路芯片，其中芯片包括在下层下面并紧邻衬底的附加金属层(M1)。
7.根据权利要求1到6中任意一个的集成电路芯片，包括上和下金属层之间的绝缘层(I34)，其中绝缘层限定了跨接元件端部的通孔(40)。
8.一种集成电路芯片(10)的制造方法，包括步骤：
提供衬底(36)；
在衬底上生成电路(12、14)，包括：
施加多个包括与衬底相邻的下层(M3)和在下层上设置且与下层隔开的上层(M4)的金属层；
在衬底上形成多个电路元件(16)；以及
形成多个存取元件(20)，每个相关并电连接到选择的一个电路元件，每个存取元件包括下层内的第一和第二端子(32、34)，上层内细长的跨接元件(30)具有叠置并电连接到第一端子的第一端以及叠置并电连接到第二端子的第二端。
9.根据权利要求8的集成电路的制造方法，包括操作电路(10)、分析该操作、和通过在至少一个跨接元件(30)处切断使芯片重新工作。
10.根据权利要求8或9的集成电路的制造方法，包括操作电路、分析该操作、和通过将至少一个跨接元件连接到另一个电路元件(12)上使芯片重新工作。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C53 | Correction of patent of invention or patent application | ||
| CB02 | Change of applicant information |
Applicant after: Agarlent Technologies Inc. Applicant before: Hewlett-Packard Co. |
|
| COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: HEWLETT-PACKARD DEVELOPMENT COMPANY TO: AGARLENT TECHNOLOGIES INC. |
|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |