KR100380516B1 - 집적회로 칩 및 그 제조 방법 - Google Patents

집적회로 칩 및 그 제조 방법 Download PDF

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KR100380516B1 KR10-1999-0040912A KR19990040912A KR100380516B1 KR 100380516 B1 KR100380516 B1 KR 100380516B1 KR 19990040912 A KR19990040912 A KR 19990040912A KR 100380516 B1 KR100380516 B1 KR 100380516B1
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Abstract

집적 회로 칩(10)은 몇개의 피복한 금속층(M3, M4)을 갖는 기판(36)을 갖는다. 하부 금속층(M3)은 기판에 인접하고 상부 금속층(M4)은 하부 금속층 위에 마련된다. 칩은 회로 소자 중 하나의 회로 소자와 각각 결합되어 전기적으로 접속된, 다수의 회로 소자(16) 및 다수의 액세스 소자(20)를 포함하는 회로를 갖는다. 각각의 액세스 소자는 하부층의 제 1 및 제 2 단자(32, 34)와 상부층의 가늘고 긴 스팬 소자(elongated span element)(30)를 포함한다. 스팬 소자는 제 1 단자를 덮고 전기적으로 접속되는 제 1 단부와 제 2 단자를 덮고 전기적으로 접속되는 제 2 단부를 갖는다. 상기 단자 중 하나의 단자는 전력 또는 결합된 회로 소자 중 입력 또는 출력으로 외부 접속선을 제공하도록 접속될 수 있다. 이 때, 칩은 스팬 소자를 단절함으로써, 또는 칩상의 다른 회로에 스팬 소자를 접속함으로써 회로 소자의 동작을 허가 또는 불허하도록 수정될 수 있다.

Description

집적회로 칩 및 그 제조 방법{INTEGRATED CIRCUIT CHIP AND A METHOD OF MANUFACUTRING}
본 발명은 반도체 회로에 관한 것으로, 특히 다수의 도체층을 갖는 반도체 회로에 관한 것이다.
반도체 집적 회로 칩의 설계 및 개발에 있어서, 이상적인 설계에 도달할 때까지는 흔히 여러차례의 반복에 의한 시행착오는 필수적이다. 매번 시행할 때마다, 성능 특성을 측정하여 분석한 후, 필요한 만큼 성능이 조절되도록 조정한다. 또한, 설계 조건이 변할 수 있어, 변경되는 경우도 있다. 이러한 문제는 각각의 새로운 제품 또는 어플리케이션마다 표준 소자(element)로부터 설계되는 ASIC(Application-Specific Integrated Circuit)에 대해서 특히 중요하다.
매번 시행할 때마다 칩의 여러 층에 대해 요구되는 다수의 마스크를 재생성하기 위한 추가적인 비용 및 시간 지연을 방지하기 위해서, ASIC 칩은 전형적으로 예비셀(extra cell), 즉 게이트의 블럭 또는 다른 표준 기능성의 회로 소자를 구비한다. 이들 셀은 복합적인 블럭을 포함할 수도 있고 단순한 전자 장치 소자일 수 있다. 새로운 시행에 있어 설계의 수정이 요구되는 경우, 기존의 주회로(main circuitry)에 대해 필요한 대로 예비셀을 동작적으로 접속 또는 비접속함으로써 기존의 칩에 실험적인 변화를 가할 수 있다. 이는 새로운 마스크 작업 세트에 대한 추가적인 비용을 발생하는 일없이, 설계의 수정 옵션을 신속하게 테스트한다. 기존의 금속 트레이스를 떼어내거나 또는 전도성 "점퍼(jumper)"를 증착하여 기존의 트레이스를 접속시키는 데 사용되는 FIB(focused ion beam) 기술에 의해 이러한 변화를 만들 수 있다. 여분의 셀(spare cell)에 전력을 공급하기 위해서 및/또는 이러한 셀의 입력 또는 출력을 기본 회로(primary circuit)에 접속하는 데 사용될 수 있으므로, 회로에 이것을 삽입한다.
또한, 요구되는 회로 소자가 다수의 마스크층 상에 이미 존재하고 있고, 일반적으로 셀을 기본 회로(primary circuitry) 내로 접속하기 위해서는 단 하나의 금속 마스크층만을 변화시키면 되기 때문에, 회로 소자의 여분의 셀을 사용하는 것은 원형(prototype)에서 FIB 수정에 의해 증명된 실험적인 변화를 구현하는 데 유용하다. 따라서, 대부분의 기존 마스크를 변화시키지 않으면서, 효과적이고 신뢰할만한 제조를 하기에는 비실용적인 FIB 기술을 사용하지 않고, 수정된 회로를 제조할 수 있다.
회로 소자 및 FIB 수정에 여분의 셀은 몇몇 기존의 집적 회로 개발에는 효율적이지만, 보다 새로운 많은 칩(특히, 금속층의 수가 증가한 칩) 상의 더욱 미세하고 치밀한 금속 패턴에 대해서는 부적절하다. 이것은 액세스하고자 하는 금속 트레이스를 다른 금속층밑으로 액세스하기 어렵기 때문이다. 그 트레이스를 절단하든 아니면 새로운 점퍼 트레이스(jumper trace)로 접속하든, 겹치는 회로에 손상을 입히지 않고 이를 수행하는 것은 불가능하다.
본 발명은 기판을 갖는 집적 회로 칩에 다수의 겹치는 금속층을 제공함으로써 종래기술의 한계를 극복한다. 하부 금속층은 기판에 인접하고, 상부층은 하부층의 위에 위치된다. 칩은 다수의 회로 소자 및 회로 소자 중 하나의 소자에 각각 결합되고 전기적으로 접속된 다수의 액세스 소자를 포함하는 회로를 갖는다. 각각의 액세스 소자는 하부층에는 제 1 및 제 2 단자, 상부층에는 가늘고 긴 스팬(span) 소자를 포함한다. 스팬 소자는 제 1 단자에 겹치고 전기적으로 접속하는 제 1 단부 및 제 2 단자에 겹치고 전기적으로 접속하는 제 2 단부를 갖는다. 단자 중 하나는 전력 또는 결합된 회로 소자의 입력 또는 출력으로의 접속을 제공하도록 접속될 수 있다. 이때 칩은 스팬 소자를 단절하거나 칩 상의 다른 회로에 접속함으로써, 회로 소자의 동작을 허가하거나 불허하도록 수정될 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 집적 회로 칩의 개략적인 평면도,
도 2는 도 1의 실시예에 따른 회로 소자의 확대도,
도 3은 도 1의 실시예에 따른 한쌍의 액세스 소자의 확대도,
도 4는 도 3의 4-4선을 따라 절취한 액세스 소자의 횡단면도,
도 5는 변경된 조건의 도 1의 실시예에 따른 한쌍의 액세스 소자의 확대도.
도면의 주요 부분에 대한 부호의 설명
10 : 집적 회로 칩 12 : 회로 소자 또는 셀
14 : 예비셀 16 : 기능성 회로 블럭
20 : 액세스 소자 22 : 논리 입력선
24 : 논리 출력선 26 : 외부 접속선
30 : 스팬 소자 32 : 제 1 단자
34 : 제 2 단자 40 : 기판 상부면
42 : 접지선 44 : p-아일랜드
46 : 비아 50 : Vdd선
52 : n-아일랜드 53 : n-웰
56 : 갭 60 : 전도성 트레이스
도 1은 통상적으로 각각이 표준화된 기능을 갖고, 주문형 칩 기능을 제공하도록 배열되는 복수의 상호접속된 회로 소자 또는 셀(12)을 갖는 ASIC(application specific integrated circuit) 칩(10)을 도시한다. 제한된 개수의 큰 셀이 명확히 도시되어 있지만, 실제의 칩은 통상 수백·수천의 셀을 포함하고, 계속적인 증가가 예상된다. 칩 회로는 몇개의 여분의 회로 소자 또는 예비셀(14)을 포함한다. 이들은 개발 및 원형화(prototyping)동안에 흔히 발생하는 바와 같은, 칩 설계의 정제(refinement) 문제에서 요구될 수 있는 기능을 갖도록 선택된다. 몇개의 여분의 셀은 통상 기본 회로 소자(12)로부터 비접속되고, 다른 여분의 셀은 전기적으로 접속될 수 있으며, 설계 변화를 테스팅하기 위해 선택적으로 비접속된다.
도 2에 도시된 바와 같이, 각각의 여분의 셀(14)은 기능성 회로 블럭(16)과 하나 이상의 액세스 소자(20)을 포함하는데, 이 예에서는 2 개인 것이 바람직하다. 통상의 경우에 있어서, 회로 블럭(16)은 일련의 상호접속 게이트들을 포함하고, 논리 입력선(22) 및 출력선(24)을 갖는 논리 회로이다. 입력선 및 출력선은 이하에 기술하는 바와 같이, 각각 액세스 소자에 접속된다. 액세스 소자(20)는 셀(14)로부터 연장되는 각각의 외부 접속선(26)을 가지며, 필요에 따라서 다른 회로에 접속할 수 있다. 이와는 다른 실시예에 있어서, 회로 블럭은 집적 회로 상에서 사용되는 임으의 회로 또는 부품을 포함할 수 있으며, 하나 이상의 액세스 소자가 포함된 회로 상의 임의의 전기 노드에 대한 접속을 제공한다. 회로는 디지털 논리 회로일 필요는 없고 임의의 전자 부품 또는 능동(active) 아날로그 소자를 포함하는 부품, 또는 수동(passive) 부품이어도 된다. 액세스 소자는 입력 또는 출력선으로의 접속될 필요는 없고, 임의의 전력선, 접지선, 클럭선, 제어선, 신호선 또는 회로 소자가 채택할 수 있고 회로 기능을 허가(enabling), 불허(disabling), 또는 수정(modifying)하기에 유용한 다른 회선에 부가적으로 또는 대안적으로 접속될 수 있다.
도시한 셀(14)은 전형적으로 다른 회로로부터 비접속된 여분의 셀이기 때문에, 접속선(26)은 액세스 소자에서 마무리된다. 그러나, 칩의 기본 회로, 즉, 초기 제조 시 기능적으로 접속되는 회로에 포함된 회로 소자에 대해서도 동일한 구성이 채택된다. 이러한 경우에 있어서, 접속선(26)은 회로의 집적도를 제공하도록 다른 회로 소자에 접속된다. 그후, 액세스 소자가 (여분의 것이 아닌) 기본셀에 사용되는 경우, 액세스 소자는 결합선에 전기 접속을 제공하는 유일한 경로이다.
도 3은 액세스 소자(20)의 상세한 도면이다. 각각의 소자는 제 1 및 제 2 단자(32, 34)로부터 이격된 사이에 전기 접속을 제공하는 가늘고 긴 전도성 스팬 소자(span element)(30)를 갖는다. 회로 소자(16)로부터의 회선(22, 24)은 각각 제 1 단자에 접속되고, 외부 접속선(26)은 다른 회로 블럭에 선택적으로 접속한다.
도 4는 액세스 소자(20) 구조의 횡단면도이다. 칩(10)은 교변 피복한 복수의 절연층 및 금속층을 갖는 실리콘 기판(36)을 갖는다. 기판 상부면(40)의 선두층은, 절연층 I01, 금속층 M1, 절연층 I12, 금속층 M2, 절연층 I23, 금속층 M3, 절연층 I34, 금속층 M4이며, M4는 기판으로부터 가장 이격된 최상위층이다. 도시한 바와 같이, 금속층은 전적으로 금속이 아니라, 평탄한 병렬층을 제공하는 절연 재료로 채워진 층의 인접한 영역을 갖는 금속으로 패터닝된 한정된 영역일 수 있다. 마찬가지로, 절연층은 전적으로 절연체가 아니라, 인접한 금속층 사이에 전기적인 접속을 제공하는 전도성 플러그(plugs) 또는 비아(vias)를 포함할 수 있다.
도시한 바와 같이, 스팬 소자(30)는 상부 금속층 M4에 형성되고, 각각의 액세스 소자(20)의 단자(32, 34)는 각 스팬의 각각의 단부 하의 하부 금속층 M3에 직접적으로 형성된다. 상부층에 추후에 부가되는 전도체 트레이스에 의해 다른 회로로의 접속이 상부층에서 이루어질 수 있으므로, 실질적으로 상부 스팬의 단부는 단자와 같이 기능할 수 있다. 관련된 전도성 비아는 스팬 단부와 단자 사이의 접속을 제공한다. 금속층 M2는 도시된 표준 액세스 소자에는 사용되지 않는다. 금속층 M1에서, 접지선(42)은 기판의 p-아일랜드(44)를 덮고, 절연층 I01의 비아(46)에 의해 접속된다. Vdd선(50)은 기판의 n-아일랜드(52) 및 이를 둘러싼 n-웰(53)을 덮고, 절연층 I01의 비아(54)에 의해 접속된다. Vdd선 및 접지선은 도면에 수직으로 연장되고, 선형으로 인접한 셀과 통신을 행하도록 모든 표준셀에 채택된 간단한 션트(shunts)이다. 이들은 상부층에서의 액세스 소자(20)의 주요 부분은 아니다.
인접한 셀 사이에서 전력 및 접지를 전송하는 바람직한 수단을 사용하지 않은 다른 실시예에 있어서, 하부층 및 기판은 액세스 소자의 기능과 무관한 방식으로 공간을 효율적으로 사용하여 임의의 대체 기능 회로를 제공할 수 있다. 예를 들어, 하부층은 관련된 회로 소자의 회로(16)를 포함하여, 액세스 소자가 근본적으로 칩 영역을 보존하기 위해 연관된 회로 소자를 부분적으로 덮게 할 수 있다. 접지선 및 Vdd선(42, 50)은 인접한 회로 소자의 확장된 기능부로서 고려될 수 있다. 전형적으로, 상부 금속층 M3 및 M4는 셀 간 접속에 사용되고, 하부 금속층 M1 및 M2는 셀 내의 접속에 사용된다.
도 5에 도시한 바와 같이, 액세스 소자(20)는 FIB(Focused Ion Beam) 방법 또는 다른 방법에 의해 수정될 수 있다. 도시한 바와 같이, 하나의 스팬이 FIB에 의해 절단되어 단자 사이의 전류 흐름을 방지하는 갭(56)을 제공한다. 다른 스팬은 그대로이며, 스팬(30)으로부터 칩 상의 그밖의 회로로 연장하는 전도성 트레이스(60)는 FIB에 의해 증착된다. 통상적인 구현에 있어서, 양쪽 모두는 동일하게 처리되기 쉬운데, 즉, 양쪽 모두 단절되거나, 양쪽 모두 각각의 회로에 접속된다. 미사용 여분의 셀은 트레이스 증착에 의해 접속되고, 기본셀은 단절함으로써 불허된다. 몇몇의 구현에 있어서, 단일 스팬은 단절될 수 있고, 하나 또는 양쪽이 증착된 트레이스에 의해 접속되어, 회로 소자가 하나의 회로부로부터 비접속되고, 다른 회로부에 재결합되도록 할 수 있다.
개발 프로세스는 반복적으로 진행된다. 초기의 설계가 확립되어 구현되고, 가능한 설계 수정에 의해 지시되는 바와 같은 여분의 셀을 포함한다. 초기의 설계는 제조되어 테스트되고 분석된다. 수정 방안이 제안되어, FIB 또는 유사 기술을 이용하여 적절한 회로 셀의 액세스 소자를 접속 및/또는 비접속함으로써 구현된다. 수정된 칩은 테스트되고 평가되며, 또 다른 FIB 수정 보안이 실시될 수도 있다. 더 이상의 수정 보안이 필요하지 않은 경우, 변화는 도판 제작 시 "단절된" 원하는 액세스 소자 및 상위층의 도판 제작에 포함되는 원하는 예비 트레이스를 갖는 최상위 금속층만을 교정함으로써 구현될 수 있다. 따라서, 미사용 예비셀은 칩 상에 잔류하고, 도판 제작 비용은 최소화된다. 이것은 특히 주문형 칩의 보다 작은 제조 공정을 위한 것이다. 마스크 비용이 제품 비용 상 최소한의 영향을 미치는 대량 생산에 있어서, 모든 도판 제작은 사용되지 않은 예비셀을 제거함으로써 칩 사이즈를 최소화하도록 교정될 수 있다.
바람직한 실시예에 있어서, 단자의 폭은 1.0μm(10-6m), 스팬 소자의 폭은 1.2μm이고 길이 6.0μm이다. 앞서 바람직한 실시예 및 대체 실시예에 대해 논의되었지만, 본 발명은 그것에 한정되는 것은 아니다. 예를 들어, 금속층의 수는 폭넓게 변동될 수 있다. 스팬 소자를 셀에서 사용되는 최상위층 상에 잔류시켜, 다른 금속이 스팬을 덮지 않도록 패터닝한다. 그러나, 이것은 최소한 2개의 금속층을 갖는 설계로 구현될 수 있다. 다른 실시예에 있어서, 금속 패턴이 액세스 소자 영역의 스팬을 덮지 않는 한, 금속층은 스팬을 포함하는 층 위에 층을 이룰 수 있다.
본 발명에 따르면, 대부분의 기존 마스크를 변화시키는 일없이, 효과적이고 신뢰할만한 제조 방법에 대해서 비실용적인 FIB 기술을 사용하는 일없이 수정된 회로를 제조할 수 있다.

Claims (10)

  1. 집적 회로 칩(10)에 있어서,
    기판(36)과,
    상기 기판을 덮는 복수의 금속층(M3, M4) - 상기 금속층은 상기 기판에 인접하는 하부층(M3) 및 상기 하부층 위에 이격되어 있는 상부층(M4)을 포함함 - 과,
    상기 기판 상의 복수의 회로 소자(16)를 포함하는 회로와,
    상기 회로 소자 중 선택된 하나의 회로 소자에 각각 결합되어 전기적으로 접속되는 복수의 액세스 소자(20) - 상기 각각의 액세스 소자는 1 단자(32)와 제 2 단자(34)를 상기 하부층에 포함하고, 상기 제 1 단자(32)를 덮고 전기적으로 접속되는 제 1 단부와 상기 제 2 단자(34)를 덮고 전기적으로 접속되는 제 2 단부를 갖는 가늘고 긴 스팬 소자(30)를 상기 상부층에 포함함 -
    를 포함하되,
    각각의 액세스 소자가 상기 회로에 대한 논리선의 유일한 접속부를 제공하는 것을 제외하면 상기 각각의 회로 소자는 상기 회로로부터 기능적으로 분리되어 있는
    집적 회로 칩.
  2. 제 1 항에 있어서,
    상기 회로 소자 중 적어도 하나의 회로 소자에 대해 상기 단자 중 하나의 단자(34)가 접속되어 있고, 상기 스팬 소자를 절단함으로써 상기 회로 소자를 상기 단자 중 다른 단자 및 임의의 접속된 회로로부터 비접속시키도록 하는 집적 회로 칩.
  3. 제 1 항에 있어서,
    상기 회로 소자는 입력 노드(22) 및 출력 노드(24)를 가지며, 상기 액세스 소자는 상기 입력 노드와 상기 출력 노드 중 적어도 하나에 접속되어 있고, 상기 스팬 소자를 절단함으로써 상기 회로 소자를 기능적으로 비접속시키는 집적 회로 칩.
  4. 제 1 항에 있어서,
    상기 회로 소자는, 복수의 인터페이스 노드(22, 24) - 상기 모든 인터페이스 노드는 상기 회로 소자의 동작을 위해 상기 회로의 다른 부분에 접속되어야 함 - 를 가지며, 상기 노드 중 적어도 하나의 노드는 상기 회로의 다른 부분으로부터 전기적으로 분리되어 상기 액세스 소자의 하나의 단자에 접속되는 집적 회로 칩.
  5. 제 1 항에 있어서,
    상기 상부층 위에, 상기 스팬과 회로 사이에 제공되는 전기적 접속부(26)를 포함하는 집적 회로 칩.
  6. 제 1 항에 있어서,
    상기 하부층 아래에, 상기 기판에 보다 인접한 부가적인 금속층(M1)을 포함하는 집적 회로 칩.
  7. 제 1 항에 있어서,
    상기 상부 및 하부 금속층 사이에 절연층(I34)을 포함하고, 상기 절연층 내의 상기 스팬 소자의 단부들에 비아(40)가 형성되는 집적 회로 칩.
  8. 집적 회로(10) 제조 방법에 있어서,
    기판(36)을 제공하는 단계와,
    상기 기판 상에 회로(12, 14)을 생성하는 단계
    를 포함하며,
    상기 생성 단계는
    상기 기판에 인접하는 하부층(M3) 및 상기 하부층 위에 이격되어 있는 상부층(M4)을 포함하는 복수의 금속층을 도포하는 단계와,
    상기 기판 상에 복수의 회로 소자(16)를 형성하는 단계와,
    상기 회로 소자 중 선택된 하나의 회로 소자와 각각 결합하여 전기적으로 접속되는 복수의 액세스 소자(20)를 형성하는 단계 - 상기 액세스 소자 각각은 상기 하부층에 위치하는 제 1 및 제 2 단자(32, 34), 상기 상부층에 위치하며 상기 제 1 단자를 덮고 전기적으로 접속되는 제 1 단부와 상기 제 2 단자를 덮고 전기적으로 접속되는 제 2 단부를 구비하는 가늘고 긴 스팬 소자(30)를 구비함 -
    를 포함하는 집적 회로 제조 방법.
  9. 제 8 항에 있어서,
    상기 회로(10)를 동작시키는 단계와, 상기 동작을 분석하는 단계와, 상기 스팬 소자(30) 중 적어도 하나의 스팬 소자를 단절함으로써 상기 칩을 재가공하는 단계를 포함하는 집적 회로 제조 방법.
  10. 제 8 항에 있어서,
    상기 회로를 동작시키는 단계와, 상기 동작을 분석하는 단계와, 상기 회로 소자(12) 중 다른 하나의 회로 소자에 상기 스팬 소자 중 적어도 하나의 스팬 소자를 접속함으로써 상기 칩을 재가공하는 단계를 포함하는 집적 회로 제조 방법.
KR10-1999-0040912A 1998-09-28 1999-09-22 집적회로 칩 및 그 제조 방법 KR100380516B1 (ko)

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US09/162,629 1998-09-28
US09/162,629 US6252291B1 (en) 1998-09-28 1998-09-28 Modifiable semiconductor circuit element
US9/162,629 1998-09-28

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323534B1 (en) 1999-04-16 2001-11-27 Micron Technology, Inc. Fuse for use in a semiconductor device
US6492205B1 (en) * 2000-12-26 2002-12-10 Taiwan Semiconductor Manufacturing Company Utilization of macro power routing area for buffer insertion
CN103606547B (zh) * 2013-11-29 2016-11-02 深圳市德赛微电子技术有限公司 一种带激光修调工艺的集成电路版图结构及集成芯片

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0020116A1 (en) * 1979-05-24 1980-12-10 Fujitsu Limited Masterslice semiconductor device and method of producing it

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346349A (ja) 1989-07-14 1991-02-27 Hitachi Ltd 半導体装置
US5360988A (en) 1991-06-27 1994-11-01 Hitachi, Ltd. Semiconductor integrated circuit device and methods for production thereof
US5675174A (en) * 1993-01-06 1997-10-07 Rohm Co., Ltd. Method for using fuse structure in semiconductor device
DE4344663A1 (de) * 1993-12-27 1995-06-29 Nuenchritz Chemie Gmbh Flüssige Polysiloxane
IL109491A (en) 1994-05-01 1999-11-30 Quick Tech Ltd Customizable logic array device
JP3375447B2 (ja) * 1995-02-07 2003-02-10 富士通株式会社 半導体装置
US5659201A (en) * 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
US5900668A (en) * 1995-11-30 1999-05-04 Advanced Micro Devices, Inc. Low capacitance interconnection
CN100388499C (zh) * 1996-03-28 2008-05-14 英特尔公司 具有垂直层叠跨接的存储单元设计
US5764563A (en) * 1996-09-30 1998-06-09 Vlsi Technology, Inc. Thin film load structure
JPH11154706A (ja) * 1997-11-20 1999-06-08 Mitsubishi Electric Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0020116A1 (en) * 1979-05-24 1980-12-10 Fujitsu Limited Masterslice semiconductor device and method of producing it

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