KR20010088859A - 집적 회로 및 집적 회로 전력 및 접지 라우팅 방법 - Google Patents

집적 회로 및 집적 회로 전력 및 접지 라우팅 방법 Download PDF

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KR20010088859A
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 다수의 셀 블록, 신호 및 전력 라우팅을 위한 도전체를 가지는 다수의 층을 포함하는 집적 회로에 관한 것이다. 개별적인 셀을 위한 전력 및 접지 연결이 전력 및 접지 도전체에 의해서 셀 레벨에서의 제 1 층내에 제공된다. 블록 레벨에서의 전력 및 접지 도전체는 스택 비아에 의해서 제 1 층 전력 및 접지 도전체에 연결된 층의 최상 레벨에서의 전력 및 접지 도전체에 의해서 제공된다. 도전체의 개입층이 신호 라우팅에 이용될 수 있다. 이러한 라우팅 기술은 블록 레벨 전력 및 접지 도전체가 최상 레벨 대신에 제 2의 보다 낮은 도전체의 레벨에 존재하는 종래의 기술과 비교하였을 때에 회로 밀도를 향상시킨다. 또한 신호 라우팅을 위한 도전체가 블록 레벨 전력 및 접지 도전체의 배치에 의존하여 규정되는 레이아웃 방법이 개시된다.

Description

집적 회로 및 집적 회로 전력 및 접지 라우팅 방법{INTEGRATED CIRCUIT POWER AND GROUND ROUTING}
집적 회로(IC)는 통상적으로 "셀(cell)" 및 셀들의 "블록(block)"의 계층적인 방식으로 구성된 회로를 포함한다. 각각의 셀은 특정한 기본적인 기능을 수행하는 트랜지스터, 저항 및 캐패시터와 같은 다량의 회로 소자를 포함할 것이다. 그런 다음, 셀은 회로 "블록"으로 그룹화되어, IC는 다량의 회로 블록을 가질 것이다. IC는 IC밖으로부터 IC내의 회로 블록으로, 회로 블록간에, 그리고 각각의 회로 블록내의 셀간에 전력 및 신호를 분배하는 다중 레벨의 도전체를 이용한다.
도전체는 도전 물질층의 리소그래픽적 패터닝(lithographically patterning)에 의해서 형성되어 상기 IC 기판으로부터 개관된 바와 같은 도전성 라인(conductive lines)을 형성한다. 도전층에 형성된 도전성 라인을 가지는 도전층은 절연층에 의해서 격리되어 (위에서 보았을 때에)다른 층을 교차하는 한 층의 라인은 물리적으로나 전기적으로 서로 접촉하지 않는다. 한 층에서 형성된 도전체를 다른 층에서 형성된 도전체에 접속하고자 하는 경우에, 도전성 경로가 형성되어 두 도전체 사이의 절연층을 통하여 연장한다. 이러한 도전성 경로는 집적 회로 기술 분야에서 "비아(via)"로 알려져 있다. 이러한 도전층은 통상적으로 금속으로써, 대부분 알루미늄이지만 텅스텐, 구리, 티타늄 및 이들의 다양한 합금 또한 포함한다. 금속 실리사이드(metal silicide), 금속 질화물(metal nitrides) 및 도핑된 폴리실리콘(doped polysilicon)과 같은 다른 물질 또한 알려져 있다. 절연층은 대게 실리콘 이산화물(silicon dioxide)과 같은 유전 물질이 이용된다.
통상적으로 층은 가장 높은 저항을 가지는 가장 낮은 레벨(층 1) 및 가장 낮은 저항을 가지는 가장 높은 레벨의 상이한 저항을 가진다. 이것은 가장 낮은 층에서의 보다 작은 두께와 같은 기술적인 처리 제약에 기인한다. 상이한 저항은 라우팅에 영향을 미치는데, 가장 높은 저항을 가지는 가장 낮은 층은 통상적으로 비교적 밀접한 부분(예를 들면, 셀 또는 블록내의)을 연결하는 데에 이용되며, 보다 높은 레벨인 보다 낮은 저항층은 상이한 블록의 포인터 사이와 같은 보다 긴 연결에 이용된다.
도전체의 레이아웃(the layout of the conductors)은 높은 수준까지 발전하였으며, 다양한 소프트웨어 툴이 레이아웃 엔지니어의 입력 및 지도로 레이아웃 프로세스를 자동화하는 데에 이용가능하다. 레이아웃을 복잡화하며 이에 영향을 미치는 인자는 다양한 셀 및 블록간의 신호 타이밍에 관한 선택된 라우팅 신호 전파의 영향, 회로 밀도에의 라우팅의 영향 및 긴 도전체동안의 바람직하지 않은 전압 강하를 포함한다. 도전층의 수(the number of conductor layers) 또한 신호 라우팅에 영향을 미친다. IC의 기하학적인 배치가 줄어듬에 따라, 이용가능한 층의 수는 3 에서 5로 증가하였으며, 통상적으로 이용되는 층의 수는 더욱 증가될 것으로 예상된다.
도 1 내지 3은 통상적인 접근 방식에 따른 5개의 도전층을 이용하는 집적 회로내의 도전성 라인의 레이아웃을 도시한다. 간단화하기 위하여, 그리고 도전체가 금속으로 한정될 필요가 없으므로, 도전성 라인이 형성된 도전층은 본 명세서에서 "층 1", "층 2", "층 3", "층 4" 및 "층 5"로 언급될 것이다. 층 1은 기판에 가장 밀접해 있으며, 층 1, 2, 및 3은 "낮은 레벨(low level)"로 언급되며, 층 4 및 5는 "높은 레벨 층"으로 언급된다. 개별적인 도전체 라인 또는 간단히 "도전체"는 "XYY"의 형태의 참조 부호를 가질 것인데, 여기서 숫자 X는 상기 도전체가 상주하는 층 레벨에 해당한다. 즉, 도전체 301은 층 3에 존재하며 도전체 501은 층 5에 존재한다. 이에 덧붙여, 비아는 "XZYY"로 언급될 것인데, 여기서 숫자 X 및 Z는 각각 상기 바아가 연결하는 상부 및 하부 도전층을 언급한다.
도 1은 표준 셀(12)의 평면도이다. 셀(12) 내에는 상기된 바와 같은 많은 회로 소자가 존재한다. 셀의 반대편에 존재하는 에지(12a, 12b)를 따라 도전체(101, 103)는 층 1로부터 리소그래픽적으로(lithographically) 형성된다. 본 기술 분야에서 "레일(rails)"로 알려진 이러한 평행하게 연장하는 도전체는 셀(12)을 전위(vdd!)(레일 101) 및 레일(103)에 의해 접지(gnd!)와 같은 보다 낮은전위원(a lower source of potential)에 연결하는 데에 이용된다. 개별적인 회로 소자간의 연결뿐만 아니라 회로 소자와 각각의 레일(101,103)간의 연결 또한 층 1 내에 존재할 수 있다.
도 2는 셀의 "블록"의 일부를 도시한다. 블록(20)은 셀(10,11,12,13)을 포함한다. 실제에 있어서, 셀의 블록은 통상적으로 (천개의 셀과 같은)더 많은 셀들을 포함할 것이다. 통상적으로, 각각의 셀의 블록은 IC상의 다른 블록에 연결된 도전성 패드(conductive pads)("pins") 형태의 입력/출력 컨택트(contacts)를 가져 이들 블록들을 함께 전기적으로 연결한다는 점에서 "자기-포함된" 상태이다. 이에 덧붙여, 상기 블록은 통상적으로 모든 면상에서 서로 인접하여 밀도를 최대화한다. 여기서 셀의 보다 낮은 열(the lower row of cells)(10,11)은 다른 레일(105)에 의해서 경계를 이루는데, 이 경우에 레일은 전력 레일(a power rail)이다. 또한 도전체(202,204,206,208)는 레일(101,103,105)에 수직하게 연장하며 레일(101-105)이 형성된 층 1위에 평행한 평면내에 도전층(2)으로부터 형성됨이 도시되어 있다. 도전체(202,204,206,208)는 본 기술 분야에서 "스트립(stripes)"으로 알려져 있으며, 전력(vdd!) 및 접지(gnd!)로의 연결에 관하여 레일과 유사한 방식으로 변한다. 접지 스트립(ground strip)(204,208)은 각각의 비아(2101,2102)에 의해서 접지 레일(ground rail)(103)에 연결된다. 전력 스트립(202,206)은 각각의 비아(2103,2104,2105,2106)에 의해서 전력 레일(101,103)에 연결된다.
통상적으로, 5 층 시스템에서, 신호 라우팅을 위한 블록들간의 상호연결은 층 5에서 행해진다. 이에 덧붙여, 칩 외부 전위 소스로부터 다양한 셀의 블록으로IC의 전력을 분배하는 전력 및 접지 도전체 또한 층 5내에 존재한다. 블록으로의 전력의 공급, 블록으로의/블록으로부터의 신호의 공급 및 블록간의 신호의 공급은 "최상-레벨(top-level)" 설계로 알려져 있다. 도 2에 도시된 바와 같이, 셀 레벨에서의 전력 및 접지 도전체는 층 1에 존재하며, 블록 레벨에서의 전력 및 접지 연결은 층 2, 3에 존재한다. 블록내의 신호 라우팅은 층3, 4에서 행해진다(도시되지 않음).
IC의 레이아웃 설계는 통상적으로 셀 레벨에서 개시하여 블록 레벨로 이동하여 그런 다음 최상 레벨로 이동하는 계층적인 방식으로 행해진다. 블록은 통상적으로 동일한 소프트웨어 레이아웃 툴을 병렬적으로 이용하여 다수의 설계자에 의해서 설계된다. 블록 레이아웃이 완성되는 때에, 최상 레벨 레이아웃은 이후에 설계된다.
층 2내의 도전체를 블록 레벨에서의 전력 및 접지 전달을 위하여 이용하는 이러한 레이아웃 접근 방식의 한 가지 문제점은 이러한 접근 방식은 층 1로부터만을 위한 각각의 셀의 콘택트 핀(contact pins)으로의 액세스를 가능케한다는 점이다. 매우 짧은 거리 이상으로의 신호 라우팅을 위한 층 1의 이용은 자신의 높은 저항때문에 적절한 신호 타이밍을 획득하는 것을 어렵게 한다. 셀은 도 2의 층 2 스트립(202,204,206,208) 아래에 위치할 수 없는데, 이는 이렇게 하는 것은 신호 라우팅을 위하여 금속(1)의 이용을 요구하기 때문이다. 도 3은 스트립(202,204) 주위의 블록 영역(20)의 개관이다. 도 2에서와 같이 단지 4개의 셀을 도시하는 대신에, 도 3은 열(row)(R1-RN)에 배치된 더 많은 셀들을 도시한다.스트립(202,204) 아래에서, 셀을 포함하지 않는 이러한 스트립아래에 중대한 칩 영역이 존재함은 상당히 자명하다. 따라서, 이러한 낭비된 공간은 IC의 회로 밀도를 감소시켜 비용을 증가시킨다.
통상적으로 비아는 층사이에 단지 수직하게, 즉 스트립 및 레일에 수직하게 연장한다. 이것은 최상 레벨 전력 또는 접지 도전체를 층 2의 전력/접지 레일에 연결하려고 할 때에 "스택" 비아("stacked" vias)의 이용을 요구하기 때문에 문제점을 가진다. "스택" 비아는 다수의 층을 연결하는 비아이다. 층 5로부터 층 2로 연결하는 것은 3개의 비아의 스택, 즉 정렬된 층 5의 도전체로부터 층 4의 도전체로의 제 1 비아, 층 4의 상기 도전체로부터 층 3의 도전체로의 제 2 비아, 층 3의 도전체로부터 층 2 도전체로의 제 3 비아를 요구한다. 그러나, 블록 레벨 신호 라우팅은 층 3, 4에서 행해지기 때문에, 층 3, 4에 개입 신호 도전체가 존재하는 경우에는 스택 비아가 놓여질 수 없다. 이것이 문제가 되는 한 가지 이유는, 상향식 계층 설계 접근 방식(bottom-up hierarchical design approach)때문에 층 3, 4내의 신호 라우팅이 최상 레벨 설계자가 최상 레벨 전력 및 접지 도전체에 대한 라우팅을 개시하기 전에 이미 위치한다는 것이다. 다른 이유는 층 3 및 4내의 신호 라우팅 도전체의 전체 수가 스택 비아(stacked vias)를 위한 층 5를 층 2에 연결하는 데에 필요한 많은 액세스 영역을 남기지 않는다는 점이다. 이리하여, 층 3, 4내의 많은 수의 신호 도전체는 이들 층 5와 층 2 사이의 이들 두 층내에 이전부터 존재하는 단단히 채워진(tightly packed) 신호 도전체의 미로(maze of signal conductors)를 생성하여 최상 레벨에서의 전력 또는 접지 도전체로부터 블록 레벨에서의 층 2내의 관련된 전력 또는 접지 도전체로의 뒤이은 연결을 불가능하게 한다.
이러한 문제점에 대한 한 가지 해결 방안은 각기 블록의 주변(periphery of a block)에서 형성된 "링(rings)"의 이용이었다. 도 4는 각기 각각의 전력 링(40,41,42,43)을 가지는 많은 블록(20,21,22,23)을 나타내는 집적 회로의 일부의 평면도를 도시한다. 링(40)은 층 2내의 도전체(210,212) 및 층 3내의 도전체(311,313)를 포함한다. 블록(21)의 링(41)은 층 2내의 도전체(214,216), 도전체(313) 및 도전체(315)를 포함한다. 전력 레일(501,503)은 도시된 네 블록의 상부 및 하부 면에서 블록과 경계를 이룬다. 층 4 스트립(402,404,406)은 전력 레일(501,503)사이로 연장한다. 비아는 레일(501,503)을 스트립(402,404,406)에 연결한다. 이들 레벨 4 스트립은 비아에 의해서 레일(311,313,315)에 연결되는데, 레벨 3 레일은 또한 비아로 도전체(210,212)에 연결된다. 이러한 방식으로, 전력 링(40)은 도전체(201,212) 및 도전체(210,212) 사이의 도전체(311,313)의 일부에 의해서 블록(20)을 위하여 형성되며, 이러한 링은 레일(501,503) 및 도전체(402,404)에 의해서 vdd!에 연결된다. 다른 링(41,42,43)은 유사한 방식으로 공급 전위(vdd!)에 연결된다. 전력은, 예를 들면 도 1에 도시된 바와 같이 도전체(210,212)로부터 셀 가장자리를 따라서 존재하는 레벨 1 레일로 비아를 강하(dropping)함으로써 의해서 링(40)으로부터 개별적인 셀에 분배될 것이다. 도 4에서는 전력 링만이 도시되어 있다. 해당하는 접지 링은 각각의 전력 링(41-43), 예를 들면 이들 전력 링의 내부 또는 외부에 인접할 것이다.
통상적으로, 링의 이용에 있어서의 한 가지 문제점은 셀들이 링으로부터 동일한 위치에 존재하지 않기 때문에 전력이 블록내의 셀들에 골고루 분배되지 않는다는 점이다. 블록의 중심부 근처의 셀들은 블록 주변 근처의 셀들보다 더 멀리 위치한다. 보다 많은 층 2 스트립을 추가함으로써 보다 골고루 분배시킬 수 있지만, 이미 논의된 바와 같이 셀들은 층 2 전력 또는 접지 도전체 아래에 위치할 수 없으므로, 이러한 추가적인 층 2 도전체는 단지 블록내의 셀의 손실을 악화시키며, 심지어는 회로 밀도를 감소시킨다.
발명의 개요
본 발명에 따르면, 종래 기술의 상기 단점들은 셀 층을 규정하는 다수의 회로 소자 셀, 셀 층에 인접한 다수의 층내에 위치한 도전체 및 층내의 도전체를 다른 층내의 도전체에 연결하는 비아를 가지는 집적 회로내에서 극복된다. 도전체의 층의 수는 N-N은 4이상임-이며, 제 1 층은 셀 레벨인 인접하며 N번째 층은 셀 레벨로부터 떨어져 있다. 각각의 셀은 셀 경계를 가지며 셀 경계에 인접한 제 1 층내의 각각의 전력 및 접지 도전체에 연결되어 있다. 전력 및 접지 도전체는 N 및 N-1 층 중 하나의 층내의 셀로 연장하며, 스택 비아는 전력 및 접지 도전체를 제 1 층의 각각의 전력 및 접지 도전체에 연결한다.
블록 레벨 전력 및 접지 도전체를 최저 레벨 층 대신에 최상 두 도전체의 층에 배치하면 회로 밀도를 상당히 증가시킴이 알려졌다. 이것은 주로 종래 기술에서와 같은 층 2 전력 및 접지 도전체 아래에서의 셀 손실 문제를 회피하며, 셀을고 레벨 층, 전력 및 접지 도전체 아래에 배치시키는 능력에 기인한다. 부가적으로, 낮은 레벨 층에서의 전력 및 접지 링 및 이에 따른 단점은 회피된다.
본 발명의 다른 측면은 IC의 도전체를 고 레벨 도전체 층의 블록 레벨 전력 및 접지 도전체에 위치하도록 레이아웃(layout)하는 방법에 관련되어 있다.
본 발명의 또 다른 측면은 최상 레벨 층내의 블록 및 최상 레벨에 대한 전력 또는 접지 도전체 배치의 이전의 설계에 의존하여 신호 라우팅, 전력 또는 접지 도전체를 보다 낮은 레벨 층내에 배치함으로써 IC의 도전체를 레이아웃하는 방법에 관련되어 있다. 바람직하게, 전력 및 접지 도전체의 그리드(a grid of power and ground conductor)는 IC상의 셀 블록의 크기 및 위치를 규정하는 최상 레벨에 위치한다. 또한, 신호 라우팅 도전체는 최상 레벨 전력 및 접지 도전체를 제 1 레벨 전력 및 접지 도전체에 연결하는 비아의 배치이후에 위치할 수 있다. 통상적으로, 이러한 방법은 흔히 이용되는 상향식 접근 방식(bottom-up approach)과는 반대되는 하향식 접근 방식(a top-down approach)이며 신호 라우팅 도전체의 레이아웃에 우선하여 전력 공급 도전체의 레이아웃에 우선 순위를 둔다. 증가된 회로 밀도에 덧붙여, 발명가는 이러한 접근 방식은 블록 레벨 전력 및 접지 도전체를 최상 레벨 전력 및 접지 도전체에 연결하기가 용이하므로 설계 싸이클(design cycle)을 감소시킴을 알게 되었다. 최상 레벨에서 블록의 모든 4개의 면으로부터 연결할 필요는 없는데, 이는 종래의 접근 방식에서 상당한 양의 시간을 소비하였다.
본 발명의 이러한 목적, 특징, 장점 및 다른 목적, 특징, 장점은 이어지는 발명의 상세한 설명 및 도면을 참조하여 자명해 질 것이다.
본 발명은 집적 회로에 관한 것이며, 보다 구체적으로는 전력 및 신호를 집적 회로 내부의 회로에 공급하는 집적 회로내의 도전체 라우팅(the routing of conductors)에 관한 것이다.
도 1은 종래 기술에 따른 집적 회로의 회로 소자 셀의 평면도,
도 2는 종래 기술에 따른 셀의 블록의 일부의 평면도,
도 3은 증가된 수의 셀을 가지며, 층 2에서 그 아래의 셀의 배치를 막는 스트립을 가지는 보다 실제적인 블록을 도시하는 평면도,
도 4는 종래 기술에 따라 전력 공급을 위하여 층 2, 3에서 링을 가지는 많은 셀의 블록을 도시하는 집적 회로의 일부의 평면도,
도 5는 본 발명에 따른 전력 및 접지 도전체 라우팅을 도시하는 셀의 블록의 일부의 평면도,
도 6은 본 발명에 따른 많은 셀들의 블록 및 도전체 상호 연결을 도시하는 평면도.
도 5 및 6은 본 발명에 따른 향상된 전력 및 접지 도전체 라우팅을 도시한다. 본 발명은 다섯 층 이상을 가지는 IC에 이용이 가능하지만, 본 발명은 다섯 도전 층을 가지는 IC에서 설명된다. 이전의 도면에서 동일한 소자에 해당하는 소자는 동일한 참조 번호를 가진다. 셀 레벨에서, 전력 및 접지 레일(101, 103, 105)은 이전에 도 1에서 도시된 바와 같은 상태로 남는다.
도 5에서, 종래 기술인 도 2에서와 마찬가지로 블록 레벨 라우팅은 층 2 대신에 층 4에서 전력 및 접지 스트립을 가진다. 전력 스트립(412,416)은 스택비아(4101,4102,4103,4104)를 통하여 전력 레일(101,105)에 연결된다. 각각의 스택 비아는 층 4와 층 3 사이의 제 1 비아, 층 3과 층 2 사이의 제 2 비아 및 층 2와 층 1 사이의 제 3 비아를 포함한다. 접지 스트립(414,418)은 비아(4105,4106)에 의해서 접지 레일(103)에 유사하게 연결된다. 스케일(scale)에 관하여, 본 예에서는 연속하는 전력 스트립(412,416)은 서로간에 400 마이크론(micron)만큼 거리를 두어 위치할 수 있으며, 반면에 인접 전력 스트립(412)과 접지 스트립(414)사이의 공간은 대략 7내지 8 마이크론일 것이다.
도 6은 다양한 블록(31,32,33,34)의 "최상 레벨" 상호 연결을 도시하는데, 이들은 각기 도 5에 따라 구성되었다. 모든 블록(31-34)의 주변에서, 링의 그룹이 도전체(505,506,507,508)에 의해서 층 5에서 형성된다. 또한, 모든 블록의 주변에서, 층 4에 도전체(405,406,407,408)에 의해서 전력 링이 형성된다. 블록(33,34)에 접지 도전체(506,508)사이의 레일(509,513)뿐만 아니라 전력 도전체(406,408) 사이의 레일(511,515) 또한 연장한다. 블록(33)내에서, 이들 스트립을 전력 레일(511,515)에 연결하는 비아(5401,5402,5403,5404)에 기인하여 스트립(414,418)에 전력이 공급된다. 블록(34)내에서, 비아(5405,5406,5407,5408)에 기인하여 레일(511,515)으로부터 스트립(422,426)에 전력이 공급된다. 마찬가지로, 블록(33,34)에서 스트립(412,416,420,424)은 각각의 비아(5409-5416)에 의해서 접지 레일(509,513)에 연결된다. 블록(31,32)으로 전력 및 접지 연결은 블록(33,34)에서와 동일한 방식으로 이루어므로 더 이상 기술되지는 않을 것이다. 본 실시예는 전력 및 접지를 위한 링을 이용하지만, 이러한 링은 최상 레벨에 존재하며 블록레벨에서는 존재하지 않으며, 따라서 블록 레벨에서의 링은 더 이상 필요하지 않음을 명심하여야 한다.
전력 및 접지 레일에서와 마찬가지로 전력 및 접지 스트립은 양자 모두 동일한 층에 존재하지만, 이들은 상이한 층에 존재함을 명심하여야 한다. 전력 링 및 스트립은 층 4에 도시되어 있으며, 접지 링 및 레일은 층 5에 도시되어 있으며, 이들을 쉽사리 역전될 수 있다.
전력 및 접지 스트립 및/또는 레일에 보다 ??은 레벨의 층을 이용하는 장점은 셀이 층 4 및 5의 도전체 아래에 위치할 수 있다는 것이다. 보다 낮은 층 2 및 3이 이용된 종래 기술에서, 셀은 층 2의 도전체 아래에 위치할 수 없다. 도 5 및 6의 IC에서, 각각의 셀을 위한 연결핀은 낮은 레벨 층(층 1,2,3)으로부터 용이하게 액세스될 수 있다. 따라서, 레이아웃 설계자는 셀을 스트립(예를 들면, 412,414,416,418)아래에 위치시킬 수 있는데, 이는 높은 열 이용율(high row utilization)을 초래한다. 환언하면, 어떠한 주어진 블록에서, 도 3의 층 스트립 아래의 셀 손실과 비교할 만큼 셀이 위치할 수 없는 연속적으로 연장하는 영역은 존재하지 않는다.
최상 레벨, 즉, IC 상의 블록의 연결에서 블록은 5개의 층 시스템에서 층 4 또는 층 5와 같은 높은 레벨 층을 이용하여 용이하게 연결될 수 있다. 낮은 레벨 금속에서의 블록내에서는 링 또는 레일이 필요치 않다. 이것은 개입 층 3 및 4에서의 신호 도전체에 의한 물리적 차단에 기인하는 층 5와 층 2사이의 연결을 위한 스택 비아의 이용의 비현실성에 기인하여 링이 요구되는 종래 기술과는 대조적이다.
본 발명에서는 여기에 논의된 종래 기술에서 보다 많은 스택 비아가 전력 및 접지 스트립상에 제공된다. 스택 비아가 존재하는 곳에는 셀이 위치할 수 없다. 그러나, 본 발명의 기술에 따르면 부가적인 스택 비아에 의해서 소비된 영역을 고려한 후에도 상당한 영역을 절약할 수 있다. 아래에 기술되는 내용은 수평 스트립을 가지는 블록에 대한 스택 비아에 의해서 소비되는 영역의 계산을 기술한다. 예를 들면, 1200 ㎛의 블록 폭을 가지며 100개의 열(rows)(1200 ㎛ 블록 높이를 가짐)을 가지는 블록을 고려하자. 본 발명에 따른 기술에서는, 스택 비아에 의해서 소비된 영역은 아래와 같이 계산된다.
소비된 영역[㎛2] = 스트립의 수 *[((열의 수 - 2)*2.8)+(1.4*2)] * 스트립 폭
1200 마이크론 폭 블록에서의 전력을 위한 수직 스트립의 수가 4이며 접지를 위한 수직 스트립의 수가 4이며, 각각의 스트립을 위한 스트립 폭이 6 마이크론 이라고 가정하면, 스택 비아를 위하여 소비된 영역은,
소비된 영역 = 8*[((100 - 2)*2.8 +(1.4*2)]*6
= 48*[(98*2.8)+(2.8)]
= 48*2.8*99 = 13305.6 ㎛2
대신에, 상기 동일한 블록에 대하여 종래 기술의 링 방법론이 이용된다면 각기 6 마이크론의 폭을 가지는 4개의 수평 스트립에 의해서 소비되는 영역은 다음과같다.
소비된 영역[㎛2] = 블록 폭 * 스트립 폭 * 스트립의 수
= 1200*6*4 = 28800㎛2
절약된 영역[㎛2] = (28800 - 13305)/28800 = 0.52
이러한 계산은 본 발명의 기술에 의해서 절약된 영역은 종래 기술과 비교하였을 때에 약 50%임을 나타낸다. 보다 많은 셀을 포함하기 위하여 블록의 폭을 증가시킴에 따라, 종래 기술의 부가적인 레일에 의해서 소비된 영역은 본 발명에 의해서 요구된 스택 비아에 의해서 소비된 영역에서보다 빠른 속도로 증가한다. 블록 폭을 소량 증가시키는 경우에, 본 발명의 추가적인 수직 스트립을 제공하는 것은 필요하지 않으나, 종래 기술의 링 방법론에 있어서는 추가적인 수평 레일을 두는 것이 필요하다. 따라서, 보다 큰 블록 크기에서, 본 발명에 의한 영역 절약은 50%보다 클 수도 있다.
다른 장점은 각각의 블록 내에서, 블록의 주변 근처에서 링을 이용한 종래 기술에서 보다 전력이 골고루 공급될 수 있다는 점이다. 도 5 및 도 4에서 명백한 바와 같이, 공지된 링에 있어 전력은 전력 링의 4개의 모서리로부터 공급되며 골고루 분포되지 않음에 반하여, 스트립(412,414,416,418)은 블록내의 셀에 보다 골고루 위치할 수 있다. 이것은 도 2의 종래 기술의 구조와 유사하게 나타나지만, 셀 손실에 따른 스트립(202,204,206,208)의 제한에 기인하여 상당히 상이하며, 반면에 도 4에서의 블록 레벨 스트립은 셀 배치를 막지 않음을 인지하여야 한다. 또한 층2에서의 신호 라우팅을 방해할 전력 및 접지 연결을 위한 층 2 도전체가 존재하지 않으므로, 이러한 층 2는 신호 라우팅에 전적으로 이용될 수 있음을 인지하여야 한다.
영역 절약 및 고른 전력 분포에 부가하여, 본 발명에 따른 기술은 레이아웃 업무 자체에 따른 효율성 또한 제공한다. 이전에 기술된 바와 같이, IC는 전형적으로 상향식 접근 방식으로 레이아웃되었다. 본 발명에 따르면, 보다 유익한 기술은 먼저 블록으로의 전력 및 접지 도전체 라우팅에 따른 최상 레벨 설계를 레이아웃하는 것이다. 따라서, 설계 팀은 최상 레벨에서 효율적인 그리드를 레이아웃할 수 있다. 따라서, 설계 팀은 최상 레벨에서 층 4 및 5에서의 전력 및 접지 도전체로 효율적인 그리드를 레이아웃할 수 있다. 이후에 층 4 스트립은 블록 레벨로 전송되며, 블록의 크기 및 위치를 고정한다. 블록 위치를 고정한 이후에, 최상 레벨 전력 및 접지 도전체를 층 1 전력 및 접지 레일로 연결하는 스택 비아의 위치가 결정된다. 스택 비아를 위치시킨 이후에, 신호 라우팅이 층 2 및 3에 대하여 결정되는데, 이는 스택 비아 주위에 신호 도전체가 라우팅되는 것을 가능케한다. 따라서, 본 발명에 따른 레이아웃 방법은 많은 점에 있어서 공지된 기술과 반대되며, 최상 레벨에서의 블록으로의/블록간 연결을 제공함에 있어 보다 큰 유연성을 제공하여 증가된 회로 밀도 및 보다 낮은 칩 비용에 조력한다.
예시적인 설계 툴 변형(EXAMPLE DESIGN TOOL MODIFICATION)
이전에 기술된 바와 같이, IC의 레이아웃은 설계 툴(design tools)로 이루어진다. 여기에 주어진 예는 Cadence로부터의 Silicon Ensemble 레이아웃 툴로 설계되었다. 본 발명에 따른 방법을 실시하는 데에는 비아의 배치에 대하여 Silicon Ensemble 툴로의 최우선 빌트인 인텔리전스(over-riding built in intelligience) 설계가 요구된다. 층 5로부터 층 1로 스택 비아를 두기 위하여, 표준 셀은 vdd! 및 gnd! 핀상에 "ABUTMENT" 속성을 가져야 하며, 아래의 변수가 Silicon Ensemble아래에 이들 스택 비아를 받도록(get) 설정되어야 한다.
SET VARIABLE WIRE.SPINS.CONNECTALLGEOMETRIES TRUE;
set var SROUTE.STACKVIASATCROSSOVER true;
set var WIRE.SATCKVIASATCROSSOVER true;
이들 세 라인은 envars.mac 파일 아래에 위치할 수 있다.
a. sedsm - m=500 & 커맨드(command)를 이용하여 Silicon Ensemble을 연다.
b. 모든 요구된 설계의 LEF 및 DEF 파일을 판독.
c. 아래의 .qpcongif 파일로 Qplace를 실행.
d. 이용될 제조 공정에 따라 전력/접지 스트립 폭을 결정.
e. 아래의 커맨드를 이용하여 전력 스트립을 추가.
add wire net vdd! layer metal4 width <stripe width in dedsm database unit> <pt> <pt>
열의 좌측 및 우측 면내의 전력 및 접지 스트립을 추가. 그렇지 않다면 틀은 'Open Info' 에러를 각각의 열에 부과.
f. CTGEN을 실행하며 CTGEN에 의해서 생성된 sedsm 아래의 mapped.def 파일을 판독.
g. GATE_DECAP 및 필터 셀(Filter cell)을 추가.
h. 아래와 같이 Followpins를 실행.
sroute followpins net vdd! layer metal1 width 140 area <pt> <pt>
sroute followpins net gnd! layer metal1 width 140 area <pt> <pt>
Silicon Ensemble이 전력 및 접지 스트립에서 중지하지 않기 때문에 여기서의 선택 영역은 중요하다. 선택 영역은 영역 선택내의 포인트까지 연장한다. 상기 영역이 스트립으로의 연결에 필요한 것보다 큰 경우에는, metal1 신호 라우팅에서 유용할 수 있는 라우팅 트랙의 낭비가 초래될 것이다. 또한, Verify Geometry는 Antenna Info.flag를 부여한다. 안테나 플레그(antenna flags)를 회피하기 위하여, 전력 및 접지에 대하여 개별적으로 sroute 커맨드를 실행한다.
i. Wroute를 실행하고 emfs 신호의 라우팅을 완료.
j. 레이아웃을 생성.
상기된 바는 단순히 본 발명에 따른 방법을 통상적인 설계 툴로 어떻게 실행하는가에 관한 예로서 주어졌다. 본 기술 분야의 당업자는 본 명세서의 IC 및 레이아웃 방법의 전반적인 설명으로부터 다른 설계 툴을 이용할 수 있을 것이다.
전력 링 및 접지 링은 별도의 레벨에 존재하므로, 이들은 도 5에 도시된 오프셋(offset)대신에 하나가 다른 하나 위에 정렬될 수 있음을 주지하여야 한다. 예를 들면, 층 5에서 전력을 라우팅하고 층 4에서 접지를 라우팅함으로써, 전력 라우팅의 최상부를 제외하고, 부가적인 10 내지 20% 영역 절약이 IC의 크기와 전력 및 접지 라우팅의 폭에 의존하여 실현될 수 있다.
본 발명은 5개의 층을 가지는 IC에 한정되지 않고, 4개 이상의 층을 가지는 IC에서 이용이 가능하다. 본 발명의 장점은 층의 수에 관계없이 블록 레벨에서의 전력 및 접지 도전체가 최상의 2개의 레벨에 존재하는 경우에 구현될 것이다. 따라서, 집적 회로가 N개의 층을 가진다면, 블록 레벨에서의 전력 및 접지 도전체는N 및 N-1 층에 존재하며, N 층은 최상층에 존재한다.
비록 본 발명의 바람직한 실시예가 도시되고 기술되었지만, 본 기술 분야의 당업자는 이러한 실시예에 있어서 본 발명의 원리 및 사상을 벗어나지 않고서 청구항에서 규정된 범주내에서 변화가 이루어 질 수 있음을 인지할 것이다.
본 발명의 많은 장점 및 특징은 상세한 설명으로부터 자명할 것이며, 본 발명의 진정한 사상 및 범주내에 놓이는 이러한 모든 특징 및 장점은 첨부된 청구항에 의해서 커버되도록 의도되었다. 본 기술 분야의 당업자에게 많은 변형 및 변화가 쉽사리 이루어 질 수 있기 때문에, 본 발명을 도시되며 기술된 정확한 구조 및 동작으로 제한하는 것은 바람직하지 않으며, 따라서 모든 적당한 변형 및 등가물은 본 발명의 범주내에 놓일 것이다.

Claims (20)

  1. 셀 층(a cell layer)을 규정하는 회로 소자의 다수의 셀(C12,C13...), 상기 셀 층에 인접한 다수의 층(100,200,300)내에 위치한 도전체 및 층내의 도전체를 다른 층내의 도전체에 연결하는 비아(2103,2101)를 가지는 집적 회로에 있어서,
    도전체의 층의 수가 N이며-N은 4이상임-, 제 1 층은 상기 셀 레벨에 인접하고 N번째 층은 상기 셀 레벨로부터 떨어져 있으며,
    각각의 셀은 셀 경계를 가지고, 상기 셀 경계에 인접한 제 1 층내의 각각의 전력 및 접지 도전체에 연결되며,
    전력 및 접지 도전체(511,515;412,414)는 적어도 상기 N 및 N-1 층 중 하나 내에서 상기 셀들을 가로질러 연장되며,
    스택 비아(54049,5414)는 상기 N 및 N-1 층 중 적어도 하나의 전력 및 접지 도전체를 상기 제 1 층의 각각의 전력 및 접지 도전체에 연결하는
    집적 회로.
  2. 제 1 항에 있어서,
    상기 셀은 병렬의 열(parallel rows)(R1,R2,R3,R4...)에 배열되고, 각각의 열은 다수의 셀을 가지고, 상기 셀 경계는 각각의 열의 반대편의 에지를 규정하는 반대편의 에지를 포함하고, 이를 따라 상기 도전체의 제 1 층의 전력 및 접지 도전체가 연장하는 집적 회로.
  3. 제 2 항에 있어서,
    상기 셀은 다수의 블록(31,32,33,34)으로 그룹(group)이 이루어지고, 적어도 N 및 N-1 층의 전력(416,418) 및 접지(511,513) 도전체는 각각의 블록을 가로질러 연장되며 블록 레벨 전력 및 접지 도전체를 각기 규정하는 집적 회로.
  4. 제 3 항에 있어서,
    상기 블록 레벨 전력 및 접지 도전체는 각기 상기 N 및 N-1 층의 도전체를 포함하는 집적 회로.
  5. 제 4 항에 있어서,
    상기 N 및 N-1 층 중 적어도 하나의 층내의 전력 링(405,406,407,408), 상기 N 및 N-1 층 이외의 다른 층의 접지 링(505,506,507,508)을 더 포함하고, 상기 블록 레벨 전력 도전체는 상기 전력 링에 연결되고, 상기 블록 레벨 접지 도전체는 상기 접지 링에 결합되는 집적 회로.
  6. 제 5 항에 있어서,
    상기 접지 링은 층 N내에 존재하며, 상기 전력 링은 층 N-1내에 존재하고,
    상기 블록 레벨 전력 도전체는
    (ⅰ) 비아에 의해서 상기 전력 링에 연결되고 상기 셀 열(the cell rows)에 평행하게 연장되는 층 N내의 전력 레일과,
    (ⅱ) 상기 전력 레일에 수직으로 연장되며 비아에 의해서 상기 전력 레일에 연결되는 층 N-1내의 전력 스트립
    을 포함하고,
    상기 블록 레벨 접지 도전체는
    (ⅰ) 상기 접지 링에 연결되고 상기 셀 열에 평행하게 연장되는 층 N내의 접지 레일과,
    (ⅱ) 상기 접지 스트립에 수직하게 연장되며 비아에 의해서 상기 접지 레일에 연결된 층 N-1내의 접지 스트립
    을 포함하는 집적 회로.
  7. 제 6 항에 있어서,
    N은 5인 집적 회로.
  8. 제 5 항에 있어서,
    상기 전력 및 접지 링은 각기 하나보다 많은 블록을 둘러싸는 집적 회로.
  9. 제 1 항에 있어서,
    N 및 N-1 층 중 어느 하나의 전력 링, 상기 N 및 N-1 층 중 다른 층내의 접지 링, 각기 다수의 셀을 둘러싸는 전력 및 접지 링을 더 포함하고, 상기 전력 도전체는 상기 전력 링에 연결되며 상기 접지 도전체는 상기 접지 링에 결합되는 집적 회로.
  10. 제 9 항에 있어서,
    상기 접지 링은 층 N에 존재하고 상기 전력 링은 층 N-1에 존재하며,
    상기 전력 도전체는 비아에 의해서 상기 전력 링에 연결되고 상기 셀 열에 평행하게 연장되는 층 N내의 전력 레일 및 상기 전력 레일에 수직하게 연장되고 비아에 의해서 상기 전력 레일에 연결된 층 N-1내의 전력 스트립을 포함하고,
    상기 접지 도전체는 상기 접지 링에 연결되며 상기 셀 열에 평행하게 연장하는 층 N내의 접지 레일 및 상기 접지 스트립에 수직하게 연장되며 비아에 의해서 상기 접지 레일에 연결된 층 N-1내의 접지 스트립을 포함하는
    집적 회로.
  11. 제 1 항에 있어서, N은 5인 집적 회로.
  12. 집적 회로를 위한 도전체 레이아웃을 설계하는 방법에 있어서,
    상기 집적 회로의 셀에 인접하게 배치되는 도전체의 N개 층을 선택하는 단계-N은 4이상이며 제 1층은 상기 셀 레벨에 인접하며 N번째 층은 상기 셀 레벨로부터 떨어져 있음-와,
    상기 집적 회로의 셀의 경계에 인접한 제 1 층내의 전력 및 접지 도전체를 배치하는 단계와,
    상기 N 및 N-1 층 중 적어도 하나의 상기 셀을 가로질러 연장되는 전력 및 접지 도전체를 배치하는 단계와,
    상기 N 및 N-1 층중 적어도 하나의 전력 및 접지 도전체를 상기 제 1 층의 각각의 전력 및 접지 도전체에 연결하는 스택 비아를 배치하는 단계
    를 포함하는 집적 회로의 도전체 레이아웃 설계 방법.
  13. 제 12 항에 있어서,
    상기 셀을 수평 열(parallel rows)에 배열하는 단계-각각의 열은 다수의 셀을 가지며 상기 셀 경계는 각각의 열의 반대의 에지를 규정하는 반대의 에지를 포함함-와,
    상기 도전체의 제 1 층의 상기 전력 및 접지 도전체를 상기 각각의 열의 반대 에지를 따라 배치하는 단계
    을 더 포함하는 집적 회로의 도전체 레이아웃 설계 방법.
  14. 제 13 항에 있어서,
    상기 셀을 다수의 블록으로 그룹화하는 단계와,
    상기 N 및 N-1 층 중 적어도 하나 층의 적어도 하나의 전력 및 접지 도전체를 각각의 블록을 가로질러 연장되도록 배치하는 단계와,
    블록 레벨 전력 및 접지 도전체를 각기 규정하는 단계
    를 더 포함하는 집적 회로의 도전체 레이아웃 설계 방법.
  15. 제 14 항에 있어서,
    각각의 상기 블록 레벨 전력 및 접지 도전체를 각각의 N 및 N-1 층에 배치하는 단계를 더 포함하는 집적 회로의 도전체 레이아웃 설계 방법.
  16. 제 15 항에 있어서,
    전력 링을 N 및 N-1 층 중 하나에, 접지 링을 다른 N 및 N-1층에 배치하는 단계와,
    상기 블록 레벨 전력 도전체를 상기 전력 링에, 상기 블록 레벨 접지 도전체를 상기 접지 링에 연결하는 단계
    를 더 포함하는 집적 회로의 도전체 레이아웃 설계 방법.
  17. 제 5 항에 있어서,
    상기 전력 및 접지 링은 각기 하나보다 많은 블록을 둘러싸는 집적 회로.
  18. 제 12 항에 있어서,
    (ⅰ) 신호 라우팅 도전체와,
    (ⅱ) 전력 라우팅 도전체와,
    (ⅲ) 접지 라우팅 도전체를
    상기 N 및 N-1층 내의 상기 전력 및 접지 도전체의 배치에 의존하여 제 1 내지 N-2 층 중 어느 하나에 배치하는 단계를 더 포함하는 집적 회로의 도전체 레이아웃 설계 방법.
  19. 제 18 항에 있어서,
    상기 N 및 N-1 층내의 상기 전력 및 접지 도전체는 상기 전력 및 접지 도전체의 상기 N 및 N-1 층보다 상기 기판에 보다 밀접한 층내의 상기 전력 및 접지 도전체의 배치에 앞서 배치되는 집적 회로의 도전체 레이아웃 설계 방법.
  20. 제 18 항에 있어서,
    상기 전력 및 접지 도전체를 상기 셀 레벨에서의 전력 및 접지 도전체에 연결하는 비아는 신호 라우팅 도전체의 배치에 앞서 배치되는 집적 회로의 도전체 레이아웃 설계 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150145178A (ko) * 2014-06-18 2015-12-29 에이알엠 리미티드 집적회로 내부의 전력망 도체 배치
KR20210030321A (ko) * 2018-06-28 2021-03-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 홀수 개 핀 높이 셀 영역, 그것을 구비한 반도체 디바이스, 및 그것에 대응하는 레이아웃 다이어그램을 생성하는 방법

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6004835A (en) * 1997-04-25 1999-12-21 Micron Technology, Inc. Method of forming integrated circuitry, conductive lines, a conductive grid, a conductive network, an electrical interconnection to anode location and an electrical interconnection with a transistor source/drain region
US6857116B1 (en) * 2000-11-15 2005-02-15 Reshape, Inc. Optimization of abutted-pin hierarchical physical design
US6766496B2 (en) * 2001-06-01 2004-07-20 Virtual Silicon Technology, Inc. Method and apparatus for integrated circuit design with a software tool
JP4786836B2 (ja) 2001-09-07 2011-10-05 富士通セミコンダクター株式会社 配線接続部設計方法及び半導体装置
US6825509B1 (en) * 2001-11-26 2004-11-30 Corrent Corporation Power distribution system, method, and layout for an electronic device
JP3790202B2 (ja) * 2002-09-24 2006-06-28 松下電器産業株式会社 半導体集積回路の電源配線方法および半導体集積回路
US20040064801A1 (en) * 2002-09-30 2004-04-01 Texas Instruments Incorporated Design techniques enabling storing of bit values which can change when the design changes
US7328419B2 (en) * 2002-11-19 2008-02-05 Cadence Design Systems, Inc. Place and route tool that incorporates a metal-fill mechanism
US7287324B2 (en) * 2002-11-19 2007-10-30 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing metal-fill on an integrated circuit
US20040098688A1 (en) * 2002-11-19 2004-05-20 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing long wire metal-fill
US7231624B2 (en) * 2002-11-19 2007-06-12 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing metal-fill with power or ground connection
US6925627B1 (en) * 2002-12-20 2005-08-02 Conexant Systems, Inc. Method and apparatus for power routing in an integrated circuit
US7155693B1 (en) 2003-04-23 2006-12-26 Magma Design Automation, Inc. Floorplanning a hierarchical physical design to improve placement and routing
US7086024B2 (en) * 2003-06-01 2006-08-01 Cadence Design Systems, Inc. Methods and apparatus for defining power grid structures having diagonal stripes
US7003748B1 (en) * 2003-06-01 2006-02-21 Cadence Design Systems, Inc. Methods and apparatus for defining Manhattan power grid structures beneficial to diagonal signal wiring
US7272803B1 (en) * 2003-06-01 2007-09-18 Cadence Design Systems, Inc. Methods and apparatus for defining manhattan power grid structures having a reduced number of vias
US7827511B2 (en) * 2003-06-11 2010-11-02 Nxp B.V. Power distribution network of an integrated circuit
US7137096B2 (en) * 2004-03-10 2006-11-14 Winbond Electronics Corporation Interconnect structure of a chip and a configuration method thereof
US7353488B1 (en) 2004-05-27 2008-04-01 Magma Design Automation, Inc. Flow definition language for designing integrated circuit implementation flows
US7191424B2 (en) * 2004-08-30 2007-03-13 Lsi Logic Corporation Special tie-high/low cells for single metal layer route changes
US7656187B2 (en) * 2005-07-19 2010-02-02 Altera Corporation Multi-channel communication circuitry for programmable logic device integrated circuits and the like
US7694258B1 (en) * 2005-08-01 2010-04-06 Cadence Design Systems, Inc. Method and apparatus for inserting metal fill in an integrated circuit (“IC”) layout
JP2008218921A (ja) * 2007-03-07 2008-09-18 Nec Electronics Corp 位置ずれ量の測定用パターンおよび測定方法、ならびに半導体装置
CN102207984B (zh) * 2010-03-31 2013-10-23 国际商业机器公司 芯片设计中使重用子模块电压环境一致化的方法、系统和设计结构
US8402404B1 (en) * 2011-11-17 2013-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked die interconnect validation
US8914765B2 (en) 2013-01-15 2014-12-16 International Business Machines Corporation Power grid generation through modification of an initial power grid based on power grid analysis
US9000822B2 (en) 2013-04-09 2015-04-07 International Business Machines Corporation Programmable delay circuit
US9064081B1 (en) * 2013-12-11 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Generating database for cells routable in pin layer
EP3192176B1 (en) * 2014-09-10 2023-12-20 Northrop Grumman Systems Corporation Ground grid for superconducting circuits
US9628059B2 (en) 2015-06-18 2017-04-18 International Business Machines Corporation Fine delay structure with programmable delay ranges
KR102349417B1 (ko) 2015-07-16 2022-01-10 삼성전자 주식회사 전압 강하를 개선할 수 있는 구조를 갖는 반도체 장치와 이를 포함하는 장치
KR102366975B1 (ko) 2015-07-30 2022-02-25 삼성전자주식회사 반도체 장치
CN106783775B (zh) * 2016-12-23 2021-03-30 深圳市紫光同创电子有限公司 一种三维集成电路芯片及其电源布线方法
FR3097683A1 (fr) * 2019-06-19 2020-12-25 Stmicroelectronics (Grenoble 2) Sas Connexion de plusieurs circuits d'une puce électronique
CN112736027A (zh) * 2019-10-14 2021-04-30 台湾积体电路制造股份有限公司 具有约束金属线布置的集成电路

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4847732A (en) * 1983-09-15 1989-07-11 Mosaic Systems, Inc. Wafer and method of making same
US4815003A (en) * 1987-06-19 1989-03-21 General Electric Company Structured design method for high density standard cell and macrocell layout of VLSI chips
GB2215121B (en) * 1988-02-10 1991-03-13 Plessey Co Plc Multi-layer integrated circuit devices
JPH077808B2 (ja) * 1988-03-29 1995-01-30 株式会社東芝 集積回路
JPH0394452A (ja) * 1989-09-06 1991-04-19 Nec Corp 半導体集積回路用パッケージ
JPH04159751A (ja) * 1990-10-23 1992-06-02 Mitsubishi Electric Corp 半導体集積回路装置およびその配線方法
JPH04269851A (ja) * 1991-02-26 1992-09-25 Fujitsu Ltd 半導体集積回路
JPH0684913A (ja) * 1992-08-31 1994-03-25 Nec Corp 半導体集積回路
WO1995017007A1 (en) * 1993-12-14 1995-06-22 Oki America, Inc. Efficient routing method and resulting structure for integrated circuits
US5671397A (en) * 1993-12-27 1997-09-23 At&T Global Information Solutions Company Sea-of-cells array of transistors
US5822214A (en) * 1994-11-02 1998-10-13 Lsi Logic Corporation CAD for hexagonal architecture
IL111708A (en) * 1994-11-21 1998-03-10 Chip Express Israel Ltd Array mapping goes
US5596506A (en) * 1995-02-09 1997-01-21 Unisys Corporation Method of fabricating IC chips with equation estimated peak crosstalk voltages being less than noise margin
US5663677A (en) 1995-03-30 1997-09-02 Lucent Technologies Inc. Integrated circuit multi-level interconnection technique
JP3432963B2 (ja) * 1995-06-15 2003-08-04 沖電気工業株式会社 半導体集積回路
US5754826A (en) * 1995-08-04 1998-05-19 Synopsys, Inc. CAD and simulation system for targeting IC designs to multiple fabrication processes
JPH0955434A (ja) * 1995-08-10 1997-02-25 Yamaha Corp 半導体集積回路
US5892249A (en) * 1996-02-23 1999-04-06 National Semiconductor Corporation Integrated circuit having reprogramming cell
AU2327997A (en) * 1996-03-15 1997-10-01 University Of Arizona, The Interconnection routing system
JP3747968B2 (ja) * 1996-12-16 2006-02-22 富士通株式会社 集積回路装置
JPH10284690A (ja) * 1997-04-07 1998-10-23 Toshiba Corp 半導体集積回路装置及びその電源配線方法
US6336207B2 (en) * 1997-05-27 2002-01-01 Matsushita Electric Industrial Co., Ltd. Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit
JP4014708B2 (ja) * 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
US20020157082A1 (en) * 1997-09-30 2002-10-24 Jeng-Jye Shau Inter-dice wafer level signal transfer methods for integrated circuits
US6308307B1 (en) * 1998-01-29 2001-10-23 Texas Instruments Incorporated Method for power routing and distribution in an integrated circuit with multiple interconnect layers
US6202196B1 (en) * 1998-02-03 2001-03-13 Lsi Logic Corporation Method for optimizing routing mesh segment width
JP3461443B2 (ja) * 1998-04-07 2003-10-27 松下電器産業株式会社 半導体装置、半導体装置の設計方法、記録媒体および半導体装置の設計支援装置
US6057169A (en) * 1998-04-17 2000-05-02 Lsi Logic Corporation Method for I/O device layout during integrated circuit design
US6480989B2 (en) * 1998-06-29 2002-11-12 Lsi Logic Corporation Integrated circuit design incorporating a power mesh
US6182272B1 (en) * 1998-07-16 2001-01-30 Lsi Logic Corporation Metal layer assignment
US6448631B2 (en) * 1998-09-23 2002-09-10 Artisan Components, Inc. Cell architecture with local interconnect and method for making same
US6174742B1 (en) * 1998-10-30 2001-01-16 Lsi Logic Corporation Off-grid metal layer utilization
US6310398B1 (en) * 1998-12-03 2001-10-30 Walter M. Katz Routable high-density interfaces for integrated circuit devices
US7035780B2 (en) * 1999-03-23 2006-04-25 Sun Microsystems, Inc. Methods of and apparatus for routing ranked critical conductors in ranked preferred tracks
US6305000B1 (en) * 1999-06-15 2001-10-16 International Business Machines Corporation Placement of conductive stripes in electronic circuits to satisfy metal density requirements

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150145178A (ko) * 2014-06-18 2015-12-29 에이알엠 리미티드 집적회로 내부의 전력망 도체 배치
KR20210030321A (ko) * 2018-06-28 2021-03-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 홀수 개 핀 높이 셀 영역, 그것을 구비한 반도체 디바이스, 및 그것에 대응하는 레이아웃 다이어그램을 생성하는 방법
US11177256B2 (en) 2018-06-28 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Odd-fin height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same

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