JPH02205342A - 機能ブロック上を通過する配線の配線方法 - Google Patents
機能ブロック上を通過する配線の配線方法Info
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- JPH02205342A JPH02205342A JP2527189A JP2527189A JPH02205342A JP H02205342 A JPH02205342 A JP H02205342A JP 2527189 A JP2527189 A JP 2527189A JP 2527189 A JP2527189 A JP 2527189A JP H02205342 A JPH02205342 A JP H02205342A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 4
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- 229920005591 polysilicon Polymers 0.000 description 4
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の概要〕
大規模集積回路における機能ブロック上を通過する配線
の配線方法に関し、 無駄な配線領域を減少させてチップ面積の減少を図るこ
とを目的とし、 少なくとも1つの機能ブロックと、該機能ブロック上を
通る配線を持つセル群または端子を備える集積回路にお
ける、該機能ブロック上を通過する配線の配線方法にお
いて、該機能ブロック上を通過させたい配線のうち、横
方向で通る配線の数と縦方向で通る配線の数を調べて、
多い方の配線の方向を該機能ブロック上を通過できる配
線の方向とし、該多い方の配線に機能ブロックを通過さ
せ、少い方の配線は機能ブロックを迂回させるよう構成
する。
の配線方法に関し、 無駄な配線領域を減少させてチップ面積の減少を図るこ
とを目的とし、 少なくとも1つの機能ブロックと、該機能ブロック上を
通る配線を持つセル群または端子を備える集積回路にお
ける、該機能ブロック上を通過する配線の配線方法にお
いて、該機能ブロック上を通過させたい配線のうち、横
方向で通る配線の数と縦方向で通る配線の数を調べて、
多い方の配線の方向を該機能ブロック上を通過できる配
線の方向とし、該多い方の配線に機能ブロックを通過さ
せ、少い方の配線は機能ブロックを迂回させるよう構成
する。
(産業上の利用分野〕
本発明は、大規模集積回路における機能ブロック上を通
過する配線の配線方法に関する。
過する配線の配線方法に関する。
大規模集積回路(LSI)の設計にはスタンダードセル
方式、階層レイアウト方式などが採用されている。LS
Iでは多数のナンド、ノアなどの各種論理ゲートが搭載
される他、RAM、ROMなどのメモリが搭載されるこ
ともある。論理ゲートは複数個のトランジスタ、抵抗な
どで構成されるが、スタンダードセル方式ではナンド、
ノア。
方式、階層レイアウト方式などが採用されている。LS
Iでは多数のナンド、ノアなどの各種論理ゲートが搭載
される他、RAM、ROMなどのメモリが搭載されるこ
ともある。論理ゲートは複数個のトランジスタ、抵抗な
どで構成されるが、スタンダードセル方式ではナンド、
ノア。
フリップフロップ等のある機能を実行するひとまとまり
の回路(論理ゲート1以上)を1スタンダードセルとし
て扱い、矩形のこのスタンダードセルを横(幅)方向に
並べてセル列とし、チップ上ではか−るセル列を縦(高
さ)方向に複数個並べる。
の回路(論理ゲート1以上)を1スタンダードセルとし
て扱い、矩形のこのスタンダードセルを横(幅)方向に
並べてセル列とし、チップ上ではか−るセル列を縦(高
さ)方向に複数個並べる。
ゲートアレイでも同様なレイアウトになるが、ゲートア
レイでは各セルの幅、高さ及びセル列の上下の間隔が一
定である。スタンダードセル方式では各セルの幅、高さ
及びセル列の上下の間隔が可変である。
レイでは各セルの幅、高さ及びセル列の上下の間隔が一
定である。スタンダードセル方式では各セルの幅、高さ
及びセル列の上下の間隔が可変である。
LSIでは極めて多数の論理ゲート等が搭載されるので
、lチップ全体のレイアウト設計を同時にするという方
式を避け、何分割かした各領域を個々に設計し、各領域
についても更に細分して設計するという方式をとる。こ
れが階層レイアウト方式である。本発明でいう機能ブロ
ックとは、スタンダードセル方式のLSIにおけるスタ
ンダードセル(論理ゲート)に対するRAM、ROMな
どのメモリブロック、階層レイアウト方式における未設
計領域に対する設計済み領域をいう。機能ブロックは、
スタンダードセルに比べて物理的に不規則な形状を持つ
。
、lチップ全体のレイアウト設計を同時にするという方
式を避け、何分割かした各領域を個々に設計し、各領域
についても更に細分して設計するという方式をとる。こ
れが階層レイアウト方式である。本発明でいう機能ブロ
ックとは、スタンダードセル方式のLSIにおけるスタ
ンダードセル(論理ゲート)に対するRAM、ROMな
どのメモリブロック、階層レイアウト方式における未設
計領域に対する設計済み領域をいう。機能ブロックは、
スタンダードセルに比べて物理的に不規則な形状を持つ
。
近年のLSIの高集積化によりLSI内の配線量は増大
する傾向にあり、それに伴ないチップサイズが増大する
傾向にあるが、チップサイズの増大は歩留りへの影響が
大きい。そのため、配線領域縮小のために効率的に機能
ブロック上を通過する配線方法が必要になる。
する傾向にあり、それに伴ないチップサイズが増大する
傾向にあるが、チップサイズの増大は歩留りへの影響が
大きい。そのため、配線領域縮小のために効率的に機能
ブロック上を通過する配線方法が必要になる。
第3図で従来のスタンダードセル方式によるLSIの機
能ブロック周辺の配線方法を説明する。
能ブロック周辺の配線方法を説明する。
11〜14はセル群またはその領域で、複数個のスタン
ダードセル31を横(幅)方向に配列してなるセル列3
2を、縦(高さ)方向に複数個並べている。セル群には
か\る領域33が複数個含まれることもある。20は機
能ブロックである。セル群11と13を結ぶまたはセル
群12と14を結ぶ場合は配線41.42を施す必要が
ある。
ダードセル31を横(幅)方向に配列してなるセル列3
2を、縦(高さ)方向に複数個並べている。セル群には
か\る領域33が複数個含まれることもある。20は機
能ブロックである。セル群11と13を結ぶまたはセル
群12と14を結ぶ場合は配線41.42を施す必要が
ある。
配線41.42を最短距離で施すには、第3図(a)で
は、これらの配線41.42が機能ブロック20上を通
るようにすればよい。しかしこれでは配線41.42が
機能ブロック20で交差することになり、機能ブロック
上での配線交差は認められていない。即ち配線は最下層
(最基板側)のポリシリコン、それより順次上のメタル
、第1層、同第2層、同第3Nで行なわれるが、機能ブ
ロックはこれらのうちのポリシリコンとメタル第1層、
同第2層で配線されるから、機能ブロック上を通す配線
にはメタル第3層しか残っておらず、交差する配線41
.42を通すことはできない。
は、これらの配線41.42が機能ブロック20上を通
るようにすればよい。しかしこれでは配線41.42が
機能ブロック20で交差することになり、機能ブロック
上での配線交差は認められていない。即ち配線は最下層
(最基板側)のポリシリコン、それより順次上のメタル
、第1層、同第2層、同第3Nで行なわれるが、機能ブ
ロックはこれらのうちのポリシリコンとメタル第1層、
同第2層で配線されるから、機能ブロック上を通す配線
にはメタル第3層しか残っておらず、交差する配線41
.42を通すことはできない。
機能ブロック上を通す配線は縦または横の一方向に限定
されている。通常、メタル第1層は横方向、メタル第2
層は縦方向、メタル第3層は横方向と決められている(
設計基準)ので、機能ブロック上を通す配線は横方向と
なる。そこで縦方向の配線41は5本、横方向の配線4
2は2本とすると、第3図(ロ)の如くなる。これでは
多数の配線が折曲しながら通るから、大きな配線領域を
消費する。
されている。通常、メタル第1層は横方向、メタル第2
層は縦方向、メタル第3層は横方向と決められている(
設計基準)ので、機能ブロック上を通す配線は横方向と
なる。そこで縦方向の配線41は5本、横方向の配線4
2は2本とすると、第3図(ロ)の如くなる。これでは
多数の配線が折曲しながら通るから、大きな配線領域を
消費する。
機能ブロック上を通過させる配線の方向を縦方向として
も、縦配線41が少数本で横配線42が多数な場合、や
はり大きな配線領域を消費する。
も、縦配線41が少数本で横配線42が多数な場合、や
はり大きな配線領域を消費する。
なお第3図ではセル群と機能ブロックとが離れており、
配線41は機能ブロック20とセル群14との間の隙間
を通って延びているが、これは当該配線層においての事
であり、他の層では異なる、例えばセル群14の他の配
線層および基板領域は配線41の下部にあることもある
(この方が一般的)。しかしか\る配線方式では大きな
配線領域が浪費され、無駄が多い点は変りない。
配線41は機能ブロック20とセル群14との間の隙間
を通って延びているが、これは当該配線層においての事
であり、他の層では異なる、例えばセル群14の他の配
線層および基板領域は配線41の下部にあることもある
(この方が一般的)。しかしか\る配線方式では大きな
配線領域が浪費され、無駄が多い点は変りない。
この無駄な配線領域は、縦、横の各配線の数から見て、
通過させる方向が適当でな(、(横水平)方向に通過さ
せたい配線と縦(垂直)方向に通過させたい配線の本数
の差が開く程、大きくなってしまう。
通過させる方向が適当でな(、(横水平)方向に通過さ
せたい配線と縦(垂直)方向に通過させたい配線の本数
の差が開く程、大きくなってしまう。
本発明はか−る点を改善し、無駄な配線領域を減少させ
てチップ面積の減少を図ることを目的とするものである
。
てチップ面積の減少を図ることを目的とするものである
。
第1図に示すように本発明では、機能ブロック20上を
通過する配線は数の多い方41とし、数の少ない方の配
線42は機能ブロック20を迂回させる。
通過する配線は数の多い方41とし、数の少ない方の配
線42は機能ブロック20を迂回させる。
これには機能ブロック20を通過させたい配線(例えば
最短距離配線なら通過することになる配線)をピックア
ップし、これらのうち、横方向で通る配線と縦方向で通
る配線の数を求めて比較し、多い方の方向をその機能ブ
ロック上の配線方向と定めればよい。
最短距離配線なら通過することになる配線)をピックア
ップし、これらのうち、横方向で通る配線と縦方向で通
る配線の数を求めて比較し、多い方の方向をその機能ブ
ロック上の配線方向と定めればよい。
全図を通してそうであるが、他の図と同じ部分には同じ
符号が付しである0本例では縦方向配線41と5本、横
方向配線42は2本であるから、縦方向配線の方が多く
、従って機能ブロック上を通過する配線の方向は縦方向
として、縦方向配線41を機能ブロック上に通し、横方
向配線42は機能ブロックを迂回させる。
符号が付しである0本例では縦方向配線41と5本、横
方向配線42は2本であるから、縦方向配線の方が多く
、従って機能ブロック上を通過する配線の方向は縦方向
として、縦方向配線41を機能ブロック上に通し、横方
向配線42は機能ブロックを迂回させる。
配線41.42はセル群間を結ぶものとは限らず、チッ
プ周辺の端子ピンまたはモジュール端子とセル群を結ぶ
ものでも有り得る。
プ周辺の端子ピンまたはモジュール端子とセル群を結ぶ
ものでも有り得る。
この方法によれば、機能ブロックの周辺の状態によって
機能ブロック上の配線の通過方向を決定するので、機能
ブロック上を有効に利用して配線でき、機能ブロックを
迂回する配線が少なくなって、無駄な配線領域の僅少化
が図れる。
機能ブロック上の配線の通過方向を決定するので、機能
ブロック上を有効に利用して配線でき、機能ブロックを
迂回する配線が少なくなって、無駄な配線領域の僅少化
が図れる。
第2図に本発明の実施例を示す。第2図(a)では機能
ブロック20を通過させたい(最短距離配線なら通過す
る)配線は縦(垂直)方向に10本、横(水平)方向に
3本であり、従って機能ブロック通過配線の方向は垂直
方向としている。
ブロック20を通過させたい(最短距離配線なら通過す
る)配線は縦(垂直)方向に10本、横(水平)方向に
3本であり、従って機能ブロック通過配線の方向は垂直
方向としている。
セル31Aとセル31Bの端子間を接続するには、セル
31Aのポリシリコン配線PLをメタル第2層M2にス
ルーホールで接続し、咳M2で他のセル上を通過させ(
セルはポリシリコンとメタル第1層で配線する)、スル
ーホールでメタル第3層M3に接続し、該M3で機能ブ
ロック20上を通過させる。以後スルーホールでM2.
Ml。
31Aのポリシリコン配線PLをメタル第2層M2にス
ルーホールで接続し、咳M2で他のセル上を通過させ(
セルはポリシリコンとメタル第1層で配線する)、スル
ーホールでメタル第3層M3に接続し、該M3で機能ブ
ロック20上を通過させる。以後スルーホールでM2.
Ml。
PLとつなぎ、セル31Bの端子と接続する。
セル31A、31Bの端子と接続する配線層は、その端
子の層によって決まる。機能ブロック上を通過する配線
も同様に配線される。
子の層によって決まる。機能ブロック上を通過する配線
も同様に配線される。
セル31Cとセル31Dを結ぶ配線は、機能ブロック2
0を迂回する0図示のようにこれはPL、スルーホール
、M2、スルーホール、Ml、スルーホール、M2の経
路をとる。機能ブロックを迂回する他の配線も同様に配
線される。
0を迂回する0図示のようにこれはPL、スルーホール
、M2、スルーホール、Ml、スルーホール、M2の経
路をとる。機能ブロックを迂回する他の配線も同様に配
線される。
第2図軸)では機能ブロック20上を通過させたい配線
はモジュール端子51,52.・・・・・・トセル31
D、31E、・・・・・・を結ぶ配線である0本例では
この配線は垂直方向に2本、水平方向に5本であり、従
って機能ブロック通過配線の方向は水平方向とする。端
子51とセル31Eの端子を接続する場合、端子51が
メタル第2層なのでM2で引出してスルーホールでM3
と接続し、該M3で機能ブロック20上を通過させ、以
後セル31Hの端子の層に合わせて、スルーホールで層
を変えて接続する。
はモジュール端子51,52.・・・・・・トセル31
D、31E、・・・・・・を結ぶ配線である0本例では
この配線は垂直方向に2本、水平方向に5本であり、従
って機能ブロック通過配線の方向は水平方向とする。端
子51とセル31Eの端子を接続する場合、端子51が
メタル第2層なのでM2で引出してスルーホールでM3
と接続し、該M3で機能ブロック20上を通過させ、以
後セル31Hの端子の層に合わせて、スルーホールで層
を変えて接続する。
モジュール端子52はメタル第3層M3であり、従って
この場合はスルーホールで層を変えることな(このま\
M3で機能ブロックを通過し、セル31Dの端子へ、ス
ルーホールで層を合せて結線する。
この場合はスルーホールで層を変えることな(このま\
M3で機能ブロックを通過し、セル31Dの端子へ、ス
ルーホールで層を合せて結線する。
以上説明したように本発明によれば、機能ブロックを迂
回する配線が少なくなり、無駄な配線領域が少なくなっ
て、チップ面積の縮少に寄与する所が大きい。
回する配線が少なくなり、無駄な配線領域が少なくなっ
て、チップ面積の縮少に寄与する所が大きい。
第1図は本発明の原理説明図、
第2図は本発明の実施例を示す説明図、第3図は従来の
配線方法の説明図である。 第1図で11−14はセル群、20は機能ブロック、4
1.42は配線である。
配線方法の説明図である。 第1図で11−14はセル群、20は機能ブロック、4
1.42は配線である。
Claims (1)
- 【特許請求の範囲】 1、少なくとも1つの機能ブロック(20)と、該機能
ブロック上を通る配線を持つセル群(11、12、・・
・)または端子(51、52、・・・)を備える集積回
路における、該機能ブロック上を通過する配線の配線方
法において、 該機能ブロック上を通過させたい配線のうち、横方向で
通る配線(42)の数と縦方向で通る配線(41)の数
を調べて、多い方の配線の方向を該機能ブロック上を通
過できる配線の方向とし、該多い方の配線に機能ブロッ
クを通過させ、少い方の配線は機能ブロックを迂回させ
ることを特徴とする、機能ブロック上を通過する配線の
配線方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2527189A JP2505039B2 (ja) | 1989-02-03 | 1989-02-03 | 機能ブロック上を通過する配線の配線方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2527189A JP2505039B2 (ja) | 1989-02-03 | 1989-02-03 | 機能ブロック上を通過する配線の配線方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02205342A true JPH02205342A (ja) | 1990-08-15 |
JP2505039B2 JP2505039B2 (ja) | 1996-06-05 |
Family
ID=12161367
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2527189A Expired - Lifetime JP2505039B2 (ja) | 1989-02-03 | 1989-02-03 | 機能ブロック上を通過する配線の配線方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2505039B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011066437A (ja) * | 2001-05-06 | 2011-03-31 | Altera Corp | Ip機能ブロックのフレキシブルな配置のためのpldアーキテクチャ |
-
1989
- 1989-02-03 JP JP2527189A patent/JP2505039B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011066437A (ja) * | 2001-05-06 | 2011-03-31 | Altera Corp | Ip機能ブロックのフレキシブルな配置のためのpldアーキテクチャ |
US9094014B2 (en) | 2001-05-06 | 2015-07-28 | Altera Corporation | PLD architecture for flexible placement of IP function blocks |
Also Published As
Publication number | Publication date |
---|---|
JP2505039B2 (ja) | 1996-06-05 |
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