JPS60261155A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
- Publication number
- JPS60261155A JPS60261155A JP59117132A JP11713284A JPS60261155A JP S60261155 A JPS60261155 A JP S60261155A JP 59117132 A JP59117132 A JP 59117132A JP 11713284 A JP11713284 A JP 11713284A JP S60261155 A JPS60261155 A JP S60261155A
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- JP
- Japan
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- wiring
- layer
- parallel
- integrated circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は集積回路（ＩＣ）の製造方法、詳しくはコンピ
ュータ・エイデツド・デザイン（（１，ＡＤ ）により
ＩＣのゲートアレイの接続配線を形成する方法に関する
。
ュータ・エイデツド・デザイン（（１，ＡＤ ）により
ＩＣのゲートアレイの接続配線を形成する方法に関する
。
（２）技術の背景
本出願人は、製造工程の一部を変えて別品種のカスタム
（顧客用） ＬＳＩを作る方式を開発し、この方式にお
いて、基本セルからなるアレイは品種毎に異なる工程と
して「配線工程」を採用し、回路形成の自由度が大であ
り、プロセスのほぼ最終工程で能率良く配線が形成され
る利点がある。ゲートアレイなる名称は、最も簡単な論
理回路であるＮＡＮＤ、 ＮＯＲを基本ゲートとし、こ
れらが半導体チップ上に整然と配列されていることから
発生したものである。
（顧客用） ＬＳＩを作る方式を開発し、この方式にお
いて、基本セルからなるアレイは品種毎に異なる工程と
して「配線工程」を採用し、回路形成の自由度が大であ
り、プロセスのほぼ最終工程で能率良く配線が形成され
る利点がある。ゲートアレイなる名称は、最も簡単な論
理回路であるＮＡＮＤ、 ＮＯＲを基本ゲートとし、こ
れらが半導体チップ上に整然と配列されていることから
発生したものである。
第１図はＤ型フリップフロップ回路を基本セルを用いて
構成した場合の配置図で、同図において、太線は第１層
目の配線、細線は第２Ｎ目の配線、Ｘ印は配線層が電極
窓を通して半導体基板内の不純物導入領域とオーミ・／
りな接続をしている点であり、黒丸印は第１層目配線と
第２層目配線とが貫通孔（スルーホール）を通して接続
している点である。かかるＤ型フリップフロップ回路の
構成において、その出力Ｘ口、Ｘ口は基本セル配列の両
側の縦方向配線領域へ導出しうる。
構成した場合の配置図で、同図において、太線は第１層
目の配線、細線は第２Ｎ目の配線、Ｘ印は配線層が電極
窓を通して半導体基板内の不純物導入領域とオーミ・／
りな接続をしている点であり、黒丸印は第１層目配線と
第２層目配線とが貫通孔（スルーホール）を通して接続
している点である。かかるＤ型フリップフロップ回路の
構成において、その出力Ｘ口、Ｘ口は基本セル配列の両
側の縦方向配線領域へ導出しうる。
第２図は、基本セルの配列領域１に、基本セルの組合せ
をもって構成された機能回路を配置した例を示し、同図
において、２は縦方向配線領域、３と９は３人力ＮＡＮ
Ｄ回路形成領域、４と７はフリツブフロップ回路形成領
域、５はインバータ形成領域、６と８は２人力Ｎｏｆ？
回路形成領域を示す。
をもって構成された機能回路を配置した例を示し、同図
において、２は縦方向配線領域、３と９は３人力ＮＡＮ
Ｄ回路形成領域、４と７はフリツブフロップ回路形成領
域、５はインバータ形成領域、６と８は２人力Ｎｏｆ？
回路形成領域を示す。
これらの回路間を縦方向配線と横方向配線をもって適宜
接続し、所望のＬＳＩを構成する。
接続し、所望のＬＳＩを構成する。
第３図はＬＳＩ半導体チップ表面の概略図であり、同図
において、１１はＬＳＩの外部とのインターフェース回
路を形成する領域、１２は電源、グラウンド線を示す。
において、１１はＬＳＩの外部とのインターフェース回
路を形成する領域、１２は電源、グラウンド線を示す。
第４図を参照すると、複数個のトランジスタと抵抗を配
置した素子配置部１３と入出力電極パッド１４からなる
入出力（Ｉｌｏ）マクロ１５を設ける。そして必要によ
って、 Ｉ１０マクロを配線して所望のバッファ回路を
設ける。入出力電極パッド１４のそれぞれへは、一般の
リード細線が接続されて外部回路と接続されうる。
置した素子配置部１３と入出力電極パッド１４からなる
入出力（Ｉｌｏ）マクロ１５を設ける。そして必要によ
って、 Ｉ１０マクロを配線して所望のバッファ回路を
設ける。入出力電極パッド１４のそれぞれへは、一般の
リード細線が接続されて外部回路と接続されうる。
配線は現在２層配線が一般的であり、第５図を参照する
と、点線と一点鎖線とはそれぞれ横方向の第２層配線と
縦方向の第１層配線とが形成されるトラックを示し、配
線は必ずこれらのトランク上に格子（グリッド）状に形
成される。なお、同図において、２１は基本セル２２の
列、２３は配線形成領域を示す。基本セルの端子（以下
端子という）２４ａと２４ｂおよび端子２４ｃと２４ｔ
１間に配線を形成する場合、先ず図示の如く端子２４ｃ
から横方向に第２層配線２５＋１１を形成し、次に第１
層と第２Ｎの配線接続のためのスルーホール２６Ｆ１１
から縦方向に第１層配線２７ｆｌｌを形成し、更にスル
ーホール２６＋２１から横方向に第２層配線２５ｆ２１
を形成する。
と、点線と一点鎖線とはそれぞれ横方向の第２層配線と
縦方向の第１層配線とが形成されるトラックを示し、配
線は必ずこれらのトランク上に格子（グリッド）状に形
成される。なお、同図において、２１は基本セル２２の
列、２３は配線形成領域を示す。基本セルの端子（以下
端子という）２４ａと２４ｂおよび端子２４ｃと２４ｔ
１間に配線を形成する場合、先ず図示の如く端子２４ｃ
から横方向に第２層配線２５＋１１を形成し、次に第１
層と第２Ｎの配線接続のためのスルーホール２６Ｆ１１
から縦方向に第１層配線２７ｆｌｌを形成し、更にスル
ーホール２６＋２１から横方向に第２層配線２５ｆ２１
を形成する。
上記の配線形成後に端子２４ａと２４ｂとの間に配線を
形成するには、先ず端子２４（ａｌから横方向に第２層
配線２５＋３１を形成する。縦方向配線２７（１）とは
第１層配線であるから、配線２５（３１と配線２７（１
１とはショートすることがない。次にスルーホール２６
＋３１から縦方向第１層配線２７（２＋を形成し、スル
ーホール２６＋４１からは横方向第１層配線２５ｆ４１
を形成する。このような配線形成方法で端子２４ａと２
４ｂ、端子２４ｃと２４６とが接続される。
形成するには、先ず端子２４（ａｌから横方向に第２層
配線２５＋３１を形成する。縦方向配線２７（１）とは
第１層配線であるから、配線２５（３１と配線２７（１
１とはショートすることがない。次にスルーホール２６
＋３１から縦方向第１層配線２７（２＋を形成し、スル
ーホール２６＋４１からは横方向第１層配線２５ｆ４１
を形成する。このような配線形成方法で端子２４ａと２
４ｂ、端子２４ｃと２４６とが接続される。
」二記のＣＡＤ配線によりグリッドに沿って配線を形成
するに際し、これから配線しようとするところに配線（
ネットという）が存在するか否かを認識し、ネットが存
在しないと真直ぐに次の点（第１層配線と第２層配線の
交叉点）へと配線を形成する。すなわち、ＣＡＤ配線に
おいては、格子とネットのみを認識して、ネットの重複
が発生ずることのないよう配線を自動的に形成する。
するに際し、これから配線しようとするところに配線（
ネットという）が存在するか否かを認識し、ネットが存
在しないと真直ぐに次の点（第１層配線と第２層配線の
交叉点）へと配線を形成する。すなわち、ＣＡＤ配線に
おいては、格子とネットのみを認識して、ネットの重複
が発生ずることのないよう配線を自動的に形成する。
（３）従来技術と問題点
再び第５図を参照すると、第１層縦方向配線２７（１）
と２７（２１とは図にＰＭで示す範囲にわたって平行配
線となっていて、その間に容量が発生し、その容量がＩ
Ｃのディレィ （ｄｅｌａｙ ）の原因となる。ＣＡＤ
配線では前記した如くにグリッドとネットのみを認識し
て空いているところがあればそこに真直ぐな配線を形成
するので、かかる平行配線の発生は避は難い。そして、
ディレィの如き特性的な事項はＣＡＤになじまないので
、ディレィの原因となりうる程度に長い範囲にわたって
平行配線が形成されているときは、ＣＡＤ配線終了後人
手によって配線の作り直しをしなければならず、そのこ
とは労力と時間のかかる作業であり、作業性向上の点か
ら問題となっている。
と２７（２１とは図にＰＭで示す範囲にわたって平行配
線となっていて、その間に容量が発生し、その容量がＩ
Ｃのディレィ （ｄｅｌａｙ ）の原因となる。ＣＡＤ
配線では前記した如くにグリッドとネットのみを認識し
て空いているところがあればそこに真直ぐな配線を形成
するので、かかる平行配線の発生は避は難い。そして、
ディレィの如き特性的な事項はＣＡＤになじまないので
、ディレィの原因となりうる程度に長い範囲にわたって
平行配線が形成されているときは、ＣＡＤ配線終了後人
手によって配線の作り直しをしなければならず、そのこ
とは労力と時間のかかる作業であり、作業性向上の点か
ら問題となっている。
（４）発明の目的
本発明は上記従来の問題に鑑み、ＣＡＤによるＩＣ配線
の形成において、ＩＣのディレィの原因となる平行配線
の発生を抑止する配線形成方法を提供することを目的と
する。
の形成において、ＩＣのディレィの原因となる平行配線
の発生を抑止する配線形成方法を提供することを目的と
する。
（５）発明の構成
そしてこの目的は本発明によれば、半導体集積回路の基
本セルの間に配線を形成する方法において、平行配線許
容範囲値を予めコンピュータに入力し、既に形成された
配線と平行に延びる配線は前記許容範囲において分割す
ることを特徴とする集積回路の製造方法を提供すること
によって達成される。
本セルの間に配線を形成する方法において、平行配線許
容範囲値を予めコンピュータに入力し、既に形成された
配線と平行に延びる配線は前記許容範囲において分割す
ることを特徴とする集積回路の製造方法を提供すること
によって達成される。
（６）発明の実施例
以下本発明の実施例を図面によって詳述する。
本発明者は、ＣＡＤによる配線において、他の配線と平
行に延びる一方の配線の長さが許容範囲内にあるように
するために、この一方の配線を分割した（折曲した）配
線を形成することを考えた。
行に延びる一方の配線の長さが許容範囲内にあるように
するために、この一方の配線を分割した（折曲した）配
線を形成することを考えた。
第６図を参照すると、端子２４ｃと２４ｄとの間には上
記した方法で配線Ｂが形成されていて、端子２４ａと２
４ｂとの間に配線部を形成したい。なお第５図において
、基本セル２２は図を簡略化するため特に示さない。端
子２４ａ、 ２４ｂ間に配線を形成せよという情報があ
り、配線Ｂの存在が判っていると、配線Ａと配線Ｂとが
平行である範囲が許容範囲に至ると、配線Ａを折曲する
。
記した方法で配線Ｂが形成されていて、端子２４ａと２
４ｂとの間に配線部を形成したい。なお第５図において
、基本セル２２は図を簡略化するため特に示さない。端
子２４ａ、 ２４ｂ間に配線を形成せよという情報があ
り、配線Ｂの存在が判っていると、配線Ａと配線Ｂとが
平行である範囲が許容範囲に至ると、配線Ａを折曲する
。
配線Ｂの存在が判っているので、端子２４ａから横方向
第２層配線２５ｆ３１を形成する。次にスルーボール２
６（３）から第１層配線につなげ、第１１Ｍの縦方向配
線２７＋３１を形成するが、この縦方向配線２７ ｆ３
）は許容平行配線ＰＷ’の長さに留め、第１層配線を横
方向に曲げて配線２７ｆ４）を形成し、次のグリッドで
第１層縦方向の途が空いていると縦方向配線２７（５１
を形成し、次いでスルーホール２６＋４１から第２層横
方向配線２５ｆ４）を形成し、端子２４ａと２４ｂとを
つなぐ配線部を形成する。
第２層配線２５ｆ３１を形成する。次にスルーボール２
６（３）から第１層配線につなげ、第１１Ｍの縦方向配
線２７＋３１を形成するが、この縦方向配線２７ ｆ３
）は許容平行配線ＰＷ’の長さに留め、第１層配線を横
方向に曲げて配線２７ｆ４）を形成し、次のグリッドで
第１層縦方向の途が空いていると縦方向配線２７（５１
を形成し、次いでスルーホール２６＋４１から第２層横
方向配線２５ｆ４）を形成し、端子２４ａと２４ｂとを
つなぐ配線部を形成する。
本発明の方法においては、平行配線許容範囲ＰＨ′は前
辺ってコンピュータに入力しておき、配線２５（３１と
２７（３１は従来方法で形成するが、第１層配線に横方
向配線を加えることによって第１層配線を分割しく折曲
し）、平行配線部分が許容範囲をこえることのないよう
にし、しかる後に配線２７（５１。
辺ってコンピュータに入力しておき、配線２５（３１と
２７（３１は従来方法で形成するが、第１層配線に横方
向配線を加えることによって第１層配線を分割しく折曲
し）、平行配線部分が許容範囲をこえることのないよう
にし、しかる後に配線２７（５１。
２５１４）は従来例と同様に形成する。なお、第６図に
示す方法は本発明方法の１実施例であって本発明の適用
範囲はその場合に限定されるものでなく、その他の形態
の配線の場合にも及ぶものである。
示す方法は本発明方法の１実施例であって本発明の適用
範囲はその場合に限定されるものでなく、その他の形態
の配線の場合にも及ぶものである。
（７）発明の効果
以上詳細に説明した如く本発明によれば、ＣＡＤによる
ＩＣの配線形成において、ＩＣのディレィの原因である
平行配線の発生が抑えられ、人手による配線の作り直し
の労力と時間が節減されるので、ＩＣ製造の歩留りの向
上に効果大である。
ＩＣの配線形成において、ＩＣのディレィの原因である
平行配線の発生が抑えられ、人手による配線の作り直し
の労力と時間が節減されるので、ＩＣ製造の歩留りの向
上に効果大である。
第１図はＩＧの部分的平面図、第２図は第１図ののＩＣ
のＢＣの平面図、第３図はＬＳＩチップの全体的概略図
、第４図は人出回路の概略図、第５図は従来法による基
本セル間の配線の平面図、第６図は本発明の方法により
形成されるＢＣ間の配線の平面図である。 ２１−基本セル列、２２−・−基本セル、２３−配線形
成領域、 ２４ａ 、 ２４ｂ 、 ２４ｃ 、 ２４ｄ一端子、
２５（１１，２５＋２１．２５Ｆ３１．２５（４Ｌ−一
横方向第２層配線、２６＋ＩＬ ２６（２１，２６（３
ｔ、 ２６ｆ４）−スルーホール、２７（ＩＬ ２７（
２Ｌ ２７＋３１．２７（５１−縦方向第１層配線、２
７ｆ４１−一横方向第１層配線、 第１図 第２図 第３図 ２ 第４図
のＢＣの平面図、第３図はＬＳＩチップの全体的概略図
、第４図は人出回路の概略図、第５図は従来法による基
本セル間の配線の平面図、第６図は本発明の方法により
形成されるＢＣ間の配線の平面図である。 ２１−基本セル列、２２−・−基本セル、２３−配線形
成領域、 ２４ａ 、 ２４ｂ 、 ２４ｃ 、 ２４ｄ一端子、
２５（１１，２５＋２１．２５Ｆ３１．２５（４Ｌ−一
横方向第２層配線、２６＋ＩＬ ２６（２１，２６（３
ｔ、 ２６ｆ４）−スルーホール、２７（ＩＬ ２７（
２Ｌ ２７＋３１．２７（５１−縦方向第１層配線、２
７ｆ４１−一横方向第１層配線、 第１図 第２図 第３図 ２ 第４図
Claims (1)
- 半導体集積回路の基本セルの間に配線を形成する方法に
おいて、平行配線許容範囲値を予めコンピュータに入力
し、既に形成された配線と平行に延びる配線は前記許容
範囲において分割することを特徴とする集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117132A JPS60261155A (ja) | 1984-06-07 | 1984-06-07 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117132A JPS60261155A (ja) | 1984-06-07 | 1984-06-07 | 集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60261155A true JPS60261155A (ja) | 1985-12-24 |
Family
ID=14704235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59117132A Pending JPS60261155A (ja) | 1984-06-07 | 1984-06-07 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60261155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002957A1 (en) * | 1990-08-10 | 1992-02-20 | Seiko Epson Corporation | Semiconductor device |
| JPH04151853A (ja) * | 1990-10-15 | 1992-05-25 | Hitachi Ltd | 配線方法 |
-
1984
- 1984-06-07 JP JP59117132A patent/JPS60261155A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002957A1 (en) * | 1990-08-10 | 1992-02-20 | Seiko Epson Corporation | Semiconductor device |
| JPH04151853A (ja) * | 1990-10-15 | 1992-05-25 | Hitachi Ltd | 配線方法 |
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