JPH10107152A - 集積回路装置とその電源配線形成法 - Google Patents
集積回路装置とその電源配線形成法Info
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- JPH10107152A JPH10107152A JP8278907A JP27890796A JPH10107152A JP H10107152 A JPH10107152 A JP H10107152A JP 8278907 A JP8278907 A JP 8278907A JP 27890796 A JP27890796 A JP 27890796A JP H10107152 A JPH10107152 A JP H10107152A
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Abstract
(57)【要約】
【課題】 標準セル方式のＬＳＩ等の集積回路装置にお
いて、集積化規模の増大に伴うチップサイズの増大を抑
制する。 【解決手段】 複数の標準セルを含むセル列３２Ｂにお
いて中央部より端部近傍で電源配線３５Ｄ，３５Ｓの幅
を大きくする。電源配線３５Ｄ，３５Ｓの幅をセル列３
２Ｂの両端間で均等に大きくした場合に比べて電源配線
面積の増大を少なく抑えることができる。セル列３２Ｂ
の両側の配線領域では、セル列３２Ｂの端部近傍の方が
セル列３２Ｂの中央部近傍よりもセル間配線の密度が低
いので、スペースの有効利用を図ることができると共に
セル列間の間隔を広げなくて済む。従って、チップサイ
ズの増大を少なく抑えることができる。
いて、集積化規模の増大に伴うチップサイズの増大を抑
制する。 【解決手段】 複数の標準セルを含むセル列３２Ｂにお
いて中央部より端部近傍で電源配線３５Ｄ，３５Ｓの幅
を大きくする。電源配線３５Ｄ，３５Ｓの幅をセル列３
２Ｂの両端間で均等に大きくした場合に比べて電源配線
面積の増大を少なく抑えることができる。セル列３２Ｂ
の両側の配線領域では、セル列３２Ｂの端部近傍の方が
セル列３２Ｂの中央部近傍よりもセル間配線の密度が低
いので、スペースの有効利用を図ることができると共に
セル列間の間隔を広げなくて済む。従って、チップサイ
ズの増大を少なく抑えることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、標準セル方式の
ＬＳＩ（大規模集積回路）等の集積回路装置とその電源
配線形成法に関し、特に複数の回路セルを含むセル列に
おいて中央部より端部近傍で電源配線の幅を大きくした
ことにより集積化規模の増大に伴うチップサイズの増大
を抑制したものである。
ＬＳＩ（大規模集積回路）等の集積回路装置とその電源
配線形成法に関し、特に複数の回路セルを含むセル列に
おいて中央部より端部近傍で電源配線の幅を大きくした
ことにより集積化規模の増大に伴うチップサイズの増大
を抑制したものである。
【０００２】
【従来の技術】従来、標準セル方式のＬＳＩとしては、
図５に示すものが知られている。
図５に示すものが知られている。
【０００３】ＬＳＩチップ１の表面には、複数のセル列
２Ａ、２Ｂ、２Ｃ…が並設されている。各セル列は、代
表としてセル列２Ｂを図６に例示するように多数の標準
セル４を一列状に配置したものである。標準セル４とし
ては、インバータ用の標準セルＮＯＴ、フリップフロッ
プ用の標準セルＦＦ、ＮＡＮＤ回路用の標準セルＮＡＮ
等がある。一例として、インバータ用の標準セルＮＯＴ
は、ゲート同士が相互接続されると共にドレイン同士が
相互接続されたＮチャンネルＭＯＳ型トランジスタＴN
及びＰチャンネルＭＯＳ型トランジスタＴP を含み、ト
ランジスタＴNのソースは低電位ＶSS側の電源配線に、
トランジスタＴP のソースは高電位ＶDD側の電源配線に
それぞれ接続される。
２Ａ、２Ｂ、２Ｃ…が並設されている。各セル列は、代
表としてセル列２Ｂを図６に例示するように多数の標準
セル４を一列状に配置したものである。標準セル４とし
ては、インバータ用の標準セルＮＯＴ、フリップフロッ
プ用の標準セルＦＦ、ＮＡＮＤ回路用の標準セルＮＡＮ
等がある。一例として、インバータ用の標準セルＮＯＴ
は、ゲート同士が相互接続されると共にドレイン同士が
相互接続されたＮチャンネルＭＯＳ型トランジスタＴN
及びＰチャンネルＭＯＳ型トランジスタＴP を含み、ト
ランジスタＴNのソースは低電位ＶSS側の電源配線に、
トランジスタＴP のソースは高電位ＶDD側の電源配線に
それぞれ接続される。
【０００４】２Ａ〜２Ｃ等の各セル列にあっては、代表
としてセル列２Ｂを図６に示すようにセル列の長手方向
に沿う一方側及び他方側にそれぞれ電源配線５Ｄ，５Ｓ
が形成される。電源配線５Ｄ，５Ｓは、それぞれ高電位
ＶDD，低電位ＶSSが与えられるもので、いずれの配線も
両端間で均等の幅を有するように形成される。
としてセル列２Ｂを図６に示すようにセル列の長手方向
に沿う一方側及び他方側にそれぞれ電源配線５Ｄ，５Ｓ
が形成される。電源配線５Ｄ，５Ｓは、それぞれ高電位
ＶDD，低電位ＶSSが与えられるもので、いずれの配線も
両端間で均等の幅を有するように形成される。
【０００５】図５に示すＬＳＩチップ１の表面におい
て、２Ａ〜２Ｃ等のセル列を配置した領域の一方側には
電源配線３Ｄ1 ，３Ｓ1 が配置されると共に該領域の他
方側には電源配線３Ｄ2 ，３Ｓ2 が配置される。電源配
線３Ｄ1 ，３Ｄ2 は、高電位ＶDDが与えられるものであ
り、電源配線３Ｓ1 ，３Ｓ2 は、低電位ＶSSが与えられ
るものである。
て、２Ａ〜２Ｃ等のセル列を配置した領域の一方側には
電源配線３Ｄ1 ，３Ｓ1 が配置されると共に該領域の他
方側には電源配線３Ｄ2 ，３Ｓ2 が配置される。電源配
線３Ｄ1 ，３Ｄ2 は、高電位ＶDDが与えられるものであ
り、電源配線３Ｓ1 ，３Ｓ2 は、低電位ＶSSが与えられ
るものである。
【０００６】各セル列の高電位ＶDD側の電源配線５Ｄ
は、電源配線３Ｄ1 ，３Ｄ2 に接続され、各セル列の低
電位ＶSS側の電源配線５Ｓは、電源配線３Ｓ1 ，３Ｓ2
に接続される。
は、電源配線３Ｄ1 ，３Ｄ2 に接続され、各セル列の低
電位ＶSS側の電源配線５Ｓは、電源配線３Ｓ1 ，３Ｓ2
に接続される。
【０００７】２Ａ−２Ｂ，２Ｂ−２Ｃ等の隣り合うセル
列に挟まれた領域は、セル列間配線乃至セル間配線に用
いられる配線領域であり、２層メタル配線プロセスを使
用する場合には図７に示すような配線状況となる。すな
わち、１層目のメタル配線Ｌ1a及びＬ1bは、セル列２Ａ
−２Ｂ間の配線領域６Ａ及びセル列２Ｂ−２Ｃ間の配線
領域６Ｂにそれぞれ配置され、いずれの配線もセル列に
平行に形成される。２層目のメタル配線（図示せず）
は、セル列に直交する方向に形成される。
列に挟まれた領域は、セル列間配線乃至セル間配線に用
いられる配線領域であり、２層メタル配線プロセスを使
用する場合には図７に示すような配線状況となる。すな
わち、１層目のメタル配線Ｌ1a及びＬ1bは、セル列２Ａ
−２Ｂ間の配線領域６Ａ及びセル列２Ｂ−２Ｃ間の配線
領域６Ｂにそれぞれ配置され、いずれの配線もセル列に
平行に形成される。２層目のメタル配線（図示せず）
は、セル列に直交する方向に形成される。
【０００８】集積化の規模を大きくするため、２Ａ〜２
Ｃ等のセル列を長くすることが考えられるが、セル列の
長さは、電源配線５Ｄ，５Ｓの幅により制限される。す
なわち、電源配線５Ｄ，５Ｓの幅を一定とすると、セル
列の延長に伴って電源電圧が低下するので、電源電圧の
低下により誤動作が生じない程度にセル列の長さを制限
する必要がある。
Ｃ等のセル列を長くすることが考えられるが、セル列の
長さは、電源配線５Ｄ，５Ｓの幅により制限される。す
なわち、電源配線５Ｄ，５Ｓの幅を一定とすると、セル
列の延長に伴って電源電圧が低下するので、電源電圧の
低下により誤動作が生じない程度にセル列の長さを制限
する必要がある。
【０００９】このような事態に対処するため、各セル列
毎に電源配線５Ｄ，５Ｓの幅を大きくすることが考えら
れる。しかしながら、このようにしたのでは、電源配線
面積の増大分が大きくなると共にセル列間の配線領域の
幅を大きくする必要があり、チップサイズの増大分が相
当に大きくなる。
毎に電源配線５Ｄ，５Ｓの幅を大きくすることが考えら
れる。しかしながら、このようにしたのでは、電源配線
面積の増大分が大きくなると共にセル列間の配線領域の
幅を大きくする必要があり、チップサイズの増大分が相
当に大きくなる。
【００１０】集積化規模の増大に対処するための他の方
策としては、図８に示す電源ストラップ挿入のレイアウ
ト手法や図９に示す回路分割のレイアウト手法が提案さ
れている。
策としては、図８に示す電源ストラップ挿入のレイアウ
ト手法や図９に示す回路分割のレイアウト手法が提案さ
れている。
【００１１】図８のＬＳＩチップ１０にあっては、複数
のセル列１２Ａ，１２Ｂ，１２Ｃ…が並設されると共に
各セル列の中央部には標準セルを配置しない領域Ｑを設
ける。１２Ａ〜１２Ｃ等のセル列を配置した領域の一方
側には電源配線１３Ｄ1 ，１３Ｓ1 を設けると共に該領
域の他方側には電源配線１３Ｄ2 ，１３Ｓ2 を設け、領
域Ｑには電源配線１３Ｄ3 ，１３Ｓ3 を設ける。
のセル列１２Ａ，１２Ｂ，１２Ｃ…が並設されると共に
各セル列の中央部には標準セルを配置しない領域Ｑを設
ける。１２Ａ〜１２Ｃ等のセル列を配置した領域の一方
側には電源配線１３Ｄ1 ，１３Ｓ1 を設けると共に該領
域の他方側には電源配線１３Ｄ2 ，１３Ｓ2 を設け、領
域Ｑには電源配線１３Ｄ3 ，１３Ｓ3 を設ける。
【００１２】各セル列の高電位側の電源配線は、電源配
線１３Ｄ1 〜１３Ｄ3 に接続され、各セル列の低電位側
の電源配線は、電源配線１３Ｓ1 〜１３Ｓ3 に接続され
る。
線１３Ｄ1 〜１３Ｄ3 に接続され、各セル列の低電位側
の電源配線は、電源配線１３Ｓ1 〜１３Ｓ3 に接続され
る。
【００１３】図９のＬＳＩチップ２０にあっては、全体
の回路を２分割し、各分割部毎に電源配線を設ける。す
なわち、一方の分割部に対応して複数のセル列２２Ａ
1 ，２２Ｂ1 ，２２Ｃ1 …を並設すると共に他方の分割
部に対応して複数のセル列２２Ａ2 ，２２Ｂ2 ，２２Ｃ
2 …を並設する。２２Ａ1 〜２２Ｃ1 等のセル列を配置
した領域の一方側には電源配線２３Ｄ1 ，２３Ｓ1 を設
けると共に該領域の他方側には電源配線２３Ｄ2 ，２３
Ｓ2 を設ける。また、２２Ａ2 〜２２Ｃ2 等のセル列を
配置した領域の一方側には電源配線２３Ｄ3 ，２３Ｓ3
を設けると共に該領域の他方側には電源配線２３Ｄ4 ，
２３Ｓ4 を設ける。
の回路を２分割し、各分割部毎に電源配線を設ける。す
なわち、一方の分割部に対応して複数のセル列２２Ａ
1 ，２２Ｂ1 ，２２Ｃ1 …を並設すると共に他方の分割
部に対応して複数のセル列２２Ａ2 ，２２Ｂ2 ，２２Ｃ
2 …を並設する。２２Ａ1 〜２２Ｃ1 等のセル列を配置
した領域の一方側には電源配線２３Ｄ1 ，２３Ｓ1 を設
けると共に該領域の他方側には電源配線２３Ｄ2 ，２３
Ｓ2 を設ける。また、２２Ａ2 〜２２Ｃ2 等のセル列を
配置した領域の一方側には電源配線２３Ｄ3 ，２３Ｓ3
を設けると共に該領域の他方側には電源配線２３Ｄ4 ，
２３Ｓ4 を設ける。
【００１４】２２Ａ1 〜２２Ｃ1 等の各セル列におい
て、高電位側の電源配線は、電源配線２３Ｄ1 ，２３Ｄ
2 に接続され、低電位側の電源配線は、電源配線２３Ｓ
1 ，２３Ｓ2 に接続される。また、２２Ａ2 〜２２Ｃ2
等の各セル列において、高電位側の電源配線は、電源配
線２３Ｄ3 ，２３Ｄ4 に接続され、低電位側の電源配線
は、２３Ｓ3 ，２３Ｓ4 に接続される。
て、高電位側の電源配線は、電源配線２３Ｄ1 ，２３Ｄ
2 に接続され、低電位側の電源配線は、電源配線２３Ｓ
1 ，２３Ｓ2 に接続される。また、２２Ａ2 〜２２Ｃ2
等の各セル列において、高電位側の電源配線は、電源配
線２３Ｄ3 ，２３Ｄ4 に接続され、低電位側の電源配線
は、２３Ｓ3 ，２３Ｓ4 に接続される。
【００１５】
【発明が解決しようとする課題】図８又は図９の従来技
術によると、電源配線（１３Ｄ2 ，１３Ｓ2 又は２３Ｄ
2 ，２３Ｓ2 ，２３Ｄ3 ，２３Ｓ3 ）を追加するため、
電源配線面積が増大する。また、これらの電源配線がＬ
ＳＩチップの中央部に配置されるため、チップ中央部を
避けてレイアウトを行なう必要があり、レイアウトの自
由度及び効率が低下し、ひいてはレイアウト面積が増大
する。従って、チップサイズの増大分も相当に大きくな
る。
術によると、電源配線（１３Ｄ2 ，１３Ｓ2 又は２３Ｄ
2 ，２３Ｓ2 ，２３Ｄ3 ，２３Ｓ3 ）を追加するため、
電源配線面積が増大する。また、これらの電源配線がＬ
ＳＩチップの中央部に配置されるため、チップ中央部を
避けてレイアウトを行なう必要があり、レイアウトの自
由度及び効率が低下し、ひいてはレイアウト面積が増大
する。従って、チップサイズの増大分も相当に大きくな
る。
【００１６】この発明の目的は、集積化規模の増大に伴
うチップサイズの増大を抑制することができる新規な集
積回路装置を提供することにある。
うチップサイズの増大を抑制することができる新規な集
積回路装置を提供することにある。
【００１７】この発明の他の目的は、集積回路装置の電
源配線を形成する際に各セル列毎に電源配線幅を最適化
することができる新規な電源配線形成法を提供すること
にある。
源配線を形成する際に各セル列毎に電源配線幅を最適化
することができる新規な電源配線形成法を提供すること
にある。
【００１８】
【課題を解決するための手段】この発明に係る集積回路
装置は、各々複数の回路セルを含む複数のセル列が並設
された集積回路チップであって、各セル列の長手方向に
沿う一方側及び他方側にそれぞれ電源配線が設けられて
いるものと、前記集積回路チップにおいて前記複数のセ
ル列の間に設けられた配線領域であって、前記複数のセ
ル列に属する複数の回路セルを相互接続する配線が形成
されているものとを備えた集積回路装置であって、前記
複数のセル列の電源配線のうち少なくとも前記配線領域
の側に位置する電源配線をセル列中央部よりセル列端部
の近傍で幅が大きくなるように形成したことを特徴とす
るものである。
装置は、各々複数の回路セルを含む複数のセル列が並設
された集積回路チップであって、各セル列の長手方向に
沿う一方側及び他方側にそれぞれ電源配線が設けられて
いるものと、前記集積回路チップにおいて前記複数のセ
ル列の間に設けられた配線領域であって、前記複数のセ
ル列に属する複数の回路セルを相互接続する配線が形成
されているものとを備えた集積回路装置であって、前記
複数のセル列の電源配線のうち少なくとも前記配線領域
の側に位置する電源配線をセル列中央部よりセル列端部
の近傍で幅が大きくなるように形成したことを特徴とす
るものである。
【００１９】この発明の構成によれば、配線領域の側に
位置する電源配線をセル列中央部よりセル列端部の近傍
で幅が大きくなるように形成したので、セル列の両端間
で均等に配線幅を大きくした場合やチップ中央部に電源
配線を追加した場合に比べて電源配線面積の増大を少な
く抑えることができる。また、セル列間の配線領域で
は、図７に示したようにセル列端部の近傍の方がセル列
中央部の近傍よりもセル間配線の密度が低いので、スペ
ースの有効利用を図ることができると共にセル列間の間
隔を広げなくて済む。さらに、チップ中央部に電源配線
を追加するものではないので、レイアウトの自由度及び
効率が低下することもない。従って、チップサイズの増
大を少なく抑えることができる。
位置する電源配線をセル列中央部よりセル列端部の近傍
で幅が大きくなるように形成したので、セル列の両端間
で均等に配線幅を大きくした場合やチップ中央部に電源
配線を追加した場合に比べて電源配線面積の増大を少な
く抑えることができる。また、セル列間の配線領域で
は、図７に示したようにセル列端部の近傍の方がセル列
中央部の近傍よりもセル間配線の密度が低いので、スペ
ースの有効利用を図ることができると共にセル列間の間
隔を広げなくて済む。さらに、チップ中央部に電源配線
を追加するものではないので、レイアウトの自由度及び
効率が低下することもない。従って、チップサイズの増
大を少なく抑えることができる。
【００２０】この発明に係る集積回路装置の電源配線形
成法は、各々複数の回路セルを含む複数のセル列が並設
された集積回路チップにおいて各セル列の長手方向に沿
う一方側及び他方側にそれぞれ電源配線を形成する工程
を含む集積回路装置の電源配線形成法であって、前記工
程より前に前記各セル列毎に必要な電流を求めると共に
求めた電流に基づいて前記電源配線の幅をセル列中央部
よりセル列端部の近傍で大きくなるように決定し、前記
工程では決定に係る幅を有するように前記電源配線を形
成することを特徴とするものである。
成法は、各々複数の回路セルを含む複数のセル列が並設
された集積回路チップにおいて各セル列の長手方向に沿
う一方側及び他方側にそれぞれ電源配線を形成する工程
を含む集積回路装置の電源配線形成法であって、前記工
程より前に前記各セル列毎に必要な電流を求めると共に
求めた電流に基づいて前記電源配線の幅をセル列中央部
よりセル列端部の近傍で大きくなるように決定し、前記
工程では決定に係る幅を有するように前記電源配線を形
成することを特徴とするものである。
【００２１】この発明の方法によれば、各セル列毎に必
要な電流を求め、求めた電流に基づいて電源配線の幅を
決定するので、セル列中央部よりセル列端部の近傍で幅
が大きい電源配線を各セル毎に最適の配線幅で形成する
ことができる。
要な電流を求め、求めた電流に基づいて電源配線の幅を
決定するので、セル列中央部よりセル列端部の近傍で幅
が大きい電源配線を各セル毎に最適の配線幅で形成する
ことができる。
【００２２】
【発明の実施の形態】図１は、この発明の一実施形態に
係るＬＳＩチップを示すものである。
係るＬＳＩチップを示すものである。
【００２３】ＬＳＩチップ３０の表面には、複数のセル
列３２Ａ，３２Ｂ，３２Ｃ…が並設されている。各セル
列は、代表としてセル列３２Ｂを図２に例示するように
多数の標準セル３４を一列状に配置したものである。図
２において、図６と同様の部分には同様の符号を付して
詳細な説明を省略する。
列３２Ａ，３２Ｂ，３２Ｃ…が並設されている。各セル
列は、代表としてセル列３２Ｂを図２に例示するように
多数の標準セル３４を一列状に配置したものである。図
２において、図６と同様の部分には同様の符号を付して
詳細な説明を省略する。
【００２４】３２Ａ〜３２Ｃ等の各セル列にあっては、
代表としてセル列３２Ｂを図２に示すようにセル列の長
手方向に沿う一方側及び他方側にそれぞれ電源配線３５
Ｄ，３５Ｓが形成される。電源配線３５Ｄ，３５Ｓは、
それぞれ高電位ＶDD，低電位ＶSSが与えられるもので、
いずれの配線もセル列中央部からセル列端部に向けて徐
々に幅が広がるように形成される。
代表としてセル列３２Ｂを図２に示すようにセル列の長
手方向に沿う一方側及び他方側にそれぞれ電源配線３５
Ｄ，３５Ｓが形成される。電源配線３５Ｄ，３５Ｓは、
それぞれ高電位ＶDD，低電位ＶSSが与えられるもので、
いずれの配線もセル列中央部からセル列端部に向けて徐
々に幅が広がるように形成される。
【００２５】電源配線３５Ｄ，３５Ｓの形状としては、
図２のものに限らず、図３（Ａ）〜（Ｃ）に示すものを
採用してもよい。図３（Ａ）〜（Ｃ）において、図２と
同様の部分には同様の符号を付して詳細な説明を省略す
る。
図２のものに限らず、図３（Ａ）〜（Ｃ）に示すものを
採用してもよい。図３（Ａ）〜（Ｃ）において、図２と
同様の部分には同様の符号を付して詳細な説明を省略す
る。
【００２６】図３（Ａ），（Ｂ）の電源配線３５Ｄ，３
５Ｓは、いずれもセル列中央部からセル列端部に向けて
段階的に幅が広がるもので、図３（Ａ）は１段階的に幅
が広がる例であり、図３（Ｂ）は２段階（複数段階）的
に幅が広がる例である。
５Ｓは、いずれもセル列中央部からセル列端部に向けて
段階的に幅が広がるもので、図３（Ａ）は１段階的に幅
が広がる例であり、図３（Ｂ）は２段階（複数段階）的
に幅が広がる例である。
【００２７】図３（Ｃ）の電源配線３５Ｄ，３５Ｓは、
いずれもセル列中央部の近傍の所定区間及びセル列端部
の近傍の所定区間でそれぞれ小さい幅及び大きい幅を有
すると共に小さい幅の所定区間から大きい幅の所定区間
に向けて徐々に幅が広がるものである。
いずれもセル列中央部の近傍の所定区間及びセル列端部
の近傍の所定区間でそれぞれ小さい幅及び大きい幅を有
すると共に小さい幅の所定区間から大きい幅の所定区間
に向けて徐々に幅が広がるものである。
【００２８】図１に示すＬＳＩチップ３０の表面におい
て、３２Ａ〜３２Ｃ等のセル列を配置した領域の一方側
には電源配線３３Ｄ1 ，３３Ｓ1 が配置されると共に該
領域の他方側には電源配線３３Ｄ2 ，３３Ｓ2 が配置さ
れる。電源配線３３Ｄ1 ，３３Ｄ2 は、高電位ＶDDが与
えられるものであり、電源配線３３Ｓ1 ，３３Ｓ2 は、
低電位ＶSSが与えられるものである。
て、３２Ａ〜３２Ｃ等のセル列を配置した領域の一方側
には電源配線３３Ｄ1 ，３３Ｓ1 が配置されると共に該
領域の他方側には電源配線３３Ｄ2 ，３３Ｓ2 が配置さ
れる。電源配線３３Ｄ1 ，３３Ｄ2 は、高電位ＶDDが与
えられるものであり、電源配線３３Ｓ1 ，３３Ｓ2 は、
低電位ＶSSが与えられるものである。
【００２９】各セル列の高電位ＶDD側の電源配線３５Ｄ
は、電源配線３３Ｄ1 ，３３Ｄ2 に接続され、各セル列
の低電位ＶSS側の電源配線３５Ｓは、電源配線３３Ｓ
1 ，３３Ｓ2 に接続される。
は、電源配線３３Ｄ1 ，３３Ｄ2 に接続され、各セル列
の低電位ＶSS側の電源配線３５Ｓは、電源配線３３Ｓ
1 ，３３Ｓ2 に接続される。
【００３０】３２Ａ−３２Ｂ，３２Ｂ−３２Ｃ等の隣り
合うセル列に挟まれた領域は、セル列間配線乃至セル間
配線に用いられる配線領域であり、２層メタル配線の場
合には、図７に関して前述したと同様にして配線が行な
われる。
合うセル列に挟まれた領域は、セル列間配線乃至セル間
配線に用いられる配線領域であり、２層メタル配線の場
合には、図７に関して前述したと同様にして配線が行な
われる。
【００３１】上記した実施形態によれば、各セル列毎に
電源配線３５Ｄ，３５Ｓをセル列中央部よりセル列端部
の近傍で幅が大きくなるように形成したので、セル列の
両端間で配線幅を均等に大きくした場合や図８又は図９
に示したようにチップ中央部に電源配線を追加した場合
に比べて電源配線面積の増大を少なく抑えることができ
る。また、セル列間の配線領域では、図７に示したよう
にセル列端部の近傍の方がセル列中央部の近傍よりもセ
ル間配線の密度が低いので、配線幅を大きくしても特に
支障がなく、スペースの有効利用が図れると共にセル列
間の間隔を広げなくて済む。さらに、図８又は図９に示
したようにチップ中央部に電源配線を追加しなくてよい
ので、レイアウトの自由度や効率が低下することもな
い。従って、チップサイズの増大を少なく抑えることが
できる。
電源配線３５Ｄ，３５Ｓをセル列中央部よりセル列端部
の近傍で幅が大きくなるように形成したので、セル列の
両端間で配線幅を均等に大きくした場合や図８又は図９
に示したようにチップ中央部に電源配線を追加した場合
に比べて電源配線面積の増大を少なく抑えることができ
る。また、セル列間の配線領域では、図７に示したよう
にセル列端部の近傍の方がセル列中央部の近傍よりもセ
ル間配線の密度が低いので、配線幅を大きくしても特に
支障がなく、スペースの有効利用が図れると共にセル列
間の間隔を広げなくて済む。さらに、図８又は図９に示
したようにチップ中央部に電源配線を追加しなくてよい
ので、レイアウトの自由度や効率が低下することもな
い。従って、チップサイズの増大を少なく抑えることが
できる。
【００３２】図４は、上記した集積回路装置の製造プロ
セスに用いられる自動配置配線処理の一例を示すもので
ある。
セスに用いられる自動配置配線処理の一例を示すもので
ある。
【００３３】ステップ４０では、集積化すべき回路を構
成する複数の機能ブロックに対応する複数の標準セルを
ライブラリから読出して表示装置の画面上でＬＳＩチッ
プ３０に相当する領域にセル列として仮配置する。
成する複数の機能ブロックに対応する複数の標準セルを
ライブラリから読出して表示装置の画面上でＬＳＩチッ
プ３０に相当する領域にセル列として仮配置する。
【００３４】次に、ステップ４２では、仮配置された標
準セルに関して仮配線を行なう。そして、ステップ４４
に移る。
準セルに関して仮配線を行なう。そして、ステップ４４
に移る。
【００３５】ステップ４４では、チップサイズが許容サ
イズか判定し、その判定結果が否定的（Ｎ）であれば、
ステップ４０に戻り、ステップ４０，４２の処理を繰返
す。
イズか判定し、その判定結果が否定的（Ｎ）であれば、
ステップ４０に戻り、ステップ４０，４２の処理を繰返
す。
【００３６】ステップ４４の判定結果が肯定的（Ｙ）に
なると、ステップ４６に移り、仮配置及び仮配線に係る
標準セルをセル列として本配置する。そして、ステップ
４８に移る。
なると、ステップ４６に移り、仮配置及び仮配線に係る
標準セルをセル列として本配置する。そして、ステップ
４８に移る。
【００３７】ステップ４８では、本配置に係る標準セル
についてセル列毎に必要な電流を求める。一例として、
図２のセル列３２Ｂにあっては、標準セルＮＯＴ，ＮＡ
Ｎ，ＦＦの個数をそれぞれ計数すると、ＮＯＴは３、Ｎ
ＡＮは３、ＦＦは２となる。標準セルＮＯＴ，ＮＡＮ，
ＦＦの必要電流をそれぞれＡ1 ，Ａ2 ，Ａ3 とすれば、
セル列３２Ｂで必要な電流は、３Ａ1 ＋３Ａ2 ＋２Ａ3
なる式で算出できる。３２Ａ，３２Ｃ等の他のセル列に
ついても同様にして必要な電流を算出する。
についてセル列毎に必要な電流を求める。一例として、
図２のセル列３２Ｂにあっては、標準セルＮＯＴ，ＮＡ
Ｎ，ＦＦの個数をそれぞれ計数すると、ＮＯＴは３、Ｎ
ＡＮは３、ＦＦは２となる。標準セルＮＯＴ，ＮＡＮ，
ＦＦの必要電流をそれぞれＡ1 ，Ａ2 ，Ａ3 とすれば、
セル列３２Ｂで必要な電流は、３Ａ1 ＋３Ａ2 ＋２Ａ3
なる式で算出できる。３２Ａ，３２Ｃ等の他のセル列に
ついても同様にして必要な電流を算出する。
【００３８】次に、ステップ５０では、各セル列毎に算
出に係る電流に基づいて電源配線３５Ｄ，３５Ｓの幅を
決定する。このときの配線幅の決定は、図２又は図３に
示したようにセル列中央部よりセル列端部の近傍で大き
な幅となるように行なう。そして、ステップ５２に移
る。
出に係る電流に基づいて電源配線３５Ｄ，３５Ｓの幅を
決定する。このときの配線幅の決定は、図２又は図３に
示したようにセル列中央部よりセル列端部の近傍で大き
な幅となるように行なう。そして、ステップ５２に移
る。
【００３９】ステップ５２では、本配置に係る標準セル
について本配線を行なう。このとき、各セル列毎に電源
配線３５Ｄ，３５Ｓについてはステップ５０で決定した
電源配線幅を用いて配線データを作成する。そして、ス
テップ５４に移る。
について本配線を行なう。このとき、各セル列毎に電源
配線３５Ｄ，３５Ｓについてはステップ５０で決定した
電源配線幅を用いて配線データを作成する。そして、ス
テップ５４に移る。
【００４０】ステップ５４では、チップサイズが許容サ
イズか判定し、その判定結果が否定的（Ｎ）であれば、
ステップ４６に戻り、ステップ４６〜５２の処理を繰返
す。
イズか判定し、その判定結果が否定的（Ｎ）であれば、
ステップ４６に戻り、ステップ４６〜５２の処理を繰返
す。
【００４１】ステップ５４の判定結果が肯定的（Ｙ）に
なると、処理エンドとする。この後は、上記処理により
作成した配置・配線データに基づいてＬＳＩ製造プロセ
スを進行させる。
なると、処理エンドとする。この後は、上記処理により
作成した配置・配線データに基づいてＬＳＩ製造プロセ
スを進行させる。
【００４２】上記した処理によれば、図２又は図３に示
したような電源配線を各セル列毎に最適の配線幅で形成
することができる。
したような電源配線を各セル列毎に最適の配線幅で形成
することができる。
【００４３】この発明は、上記した実施形態に限定され
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、この発明は、ゲートアレイ方式のＬＳＩに
も適用可能である。
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、この発明は、ゲートアレイ方式のＬＳＩに
も適用可能である。
【００４４】
【発明の効果】以上のように、この発明によれば、配線
領域の側に位置する電源配線をセル列中央部よりセル列
端部の近傍で幅が大きくなるように形成したので、集積
化規模の増大に伴う電源配線面積の増大を抑制できると
共にセル列間の間隔を広げなくて済み、レイアウトの自
由度及び効率も低下しない。従って、チップサイズの増
大を抑制してコスト低減を図れる効果が得られる。
領域の側に位置する電源配線をセル列中央部よりセル列
端部の近傍で幅が大きくなるように形成したので、集積
化規模の増大に伴う電源配線面積の増大を抑制できると
共にセル列間の間隔を広げなくて済み、レイアウトの自
由度及び効率も低下しない。従って、チップサイズの増
大を抑制してコスト低減を図れる効果が得られる。
【００４５】また、この発明の電源配線形成法によれ
ば、各セル列毎に最適の配線幅で電源配線を形成するこ
とができるので、細くてよい電源配線を太く形成するよ
うな無駄をなくすことができる効果がある。
ば、各セル列毎に最適の配線幅で電源配線を形成するこ
とができるので、細くてよい電源配線を太く形成するよ
うな無駄をなくすことができる効果がある。
【図１】 この発明の一実施形態に係るＬＳＩチップを
示す平面図である。
示す平面図である。
【図２】 図１のセル列における電源配線の一例を示す
平面図である。
平面図である。
【図３】 図１のセル列における電源配線の他の例を示
す平面図である。
す平面図である。
【図４】 自動配置配線処理の一例を示すフローチャー
トである。
トである。
【図５】 従来のＬＳＩチップを示す平面図である。
【図６】 図５のセル列における電源配線を示す平面図
である。
である。
【図７】 図５のセル列間における１層目配線の形成状
況を示す平面図である。
況を示す平面図である。
【図８】 図５の場合より規模を大きくしたＬＳＩチッ
プの一例を示す平面図である。
プの一例を示す平面図である。
【図９】 図５の場合より規模を大きくしたＬＳＩチッ
プの他の例を示す平面図である。
プの他の例を示す平面図である。
３０：ＬＳＩチップ、３２Ａ〜３２Ｃ：セル列、３４：
標準セル、３５Ｄ，３５Ｓ：電源配線。
標準セル、３５Ｄ，３５Ｓ：電源配線。
Claims (2)
- 【請求項１】各々複数の回路セルを含む複数のセル列が
並設された集積回路チップであって、各セル列の長手方
向に沿う一方側及び他方側にそれぞれ電源配線が設けら
れているものと、 前記集積回路チップにおいて前記複数のセル列の間に設
けられた配線領域であって、前記複数のセル列に属する
複数の回路セルを相互接続する配線が形成されているも
のとを備えた集積回路装置であって、 前記複数のセル列の電源配線のうち少なくとも前記配線
領域の側に位置する電源配線をセル列中央部よりセル列
端部の近傍で幅が大きくなるように形成したことを特徴
とする集積回路装置。 - 【請求項２】 各々複数の回路セルを含む複数のセル列
が並設された集積回路チップにおいて各セル列の長手方
向に沿う一方側及び他方側にそれぞれ電源配線を形成す
る工程を含む集積回路装置の電源配線形成法であって、 前記工程より前に前記各セル列毎に必要な電流を求める
と共に求めた電流に基づいて前記電源配線の幅をセル列
中央部よりセル列端部の近傍で大きくなるように決定
し、前記工程では決定に係る幅を有するように前記電源
配線を形成することを特徴とする集積回路装置の電源配
線形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278907A JPH10107152A (ja) | 1996-09-30 | 1996-09-30 | 集積回路装置とその電源配線形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278907A JPH10107152A (ja) | 1996-09-30 | 1996-09-30 | 集積回路装置とその電源配線形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107152A true JPH10107152A (ja) | 1998-04-24 |
Family
ID=17603764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8278907A Pending JPH10107152A (ja) | 1996-09-30 | 1996-09-30 | 集積回路装置とその電源配線形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107152A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336207B2 (en) | 1997-05-27 | 2002-01-01 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit |
| WO2004077556A1 (ja) * | 2003-02-26 | 2004-09-10 | Sanyo Electric Co., Ltd. | 半導体集積回路装置及びその電源配線方法 |
| JP2006080514A (ja) * | 2002-12-25 | 2006-03-23 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2011159974A (ja) * | 2002-12-25 | 2011-08-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9299708B2 (en) | 2011-04-15 | 2016-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
-
1996
- 1996-09-30 JP JP8278907A patent/JPH10107152A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336207B2 (en) | 1997-05-27 | 2002-01-01 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit |
| JP2006080514A (ja) * | 2002-12-25 | 2006-03-23 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2011159974A (ja) * | 2002-12-25 | 2011-08-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8058672B2 (en) | 2002-12-25 | 2011-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US8227837B2 (en) | 2002-12-25 | 2012-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US8569802B2 (en) | 2002-12-25 | 2013-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| WO2004077556A1 (ja) * | 2003-02-26 | 2004-09-10 | Sanyo Electric Co., Ltd. | 半導体集積回路装置及びその電源配線方法 |
| US9299708B2 (en) | 2011-04-15 | 2016-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
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