JPS607147A - 半導体装置 - Google Patents
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- JPS607147A JPS607147A JP58114602A JP11460283A JPS607147A JP S607147 A JPS607147 A JP S607147A JP 58114602 A JP58114602 A JP 58114602A JP 11460283 A JP11460283 A JP 11460283A JP S607147 A JPS607147 A JP S607147A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L27/11807—CMOS gate arrays
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置に関し、特に論理ＶＬＳＩにおけ
る自動レイアウトに適し、かつ高速動作、高集積度を実
現する多層配線構造および論理ゲートセルの構造に関す
るものである。
る自動レイアウトに適し、かつ高速動作、高集積度を実
現する多層配線構造および論理ゲートセルの構造に関す
るものである。
論理ＬＳＩの高集積化に伴い、人手によるレイアウト設
計はけう大な設計期間を必要とし、設計コストが高くつ
きすぎるため、一部の大量生産可能な汎用ＬＳＩを除き
、非現実的な設計手法になっている。そこで、この人手
設計に対し、あらかじめ設計され、動作検証が終った標
準セルを用いて、計算機によシ自動配置配線するレイア
ウト設計方式（標準セル方式およびゲートアレイ方式）
が実用されている。一方、自動設計手法を用いる場合。
計はけう大な設計期間を必要とし、設計コストが高くつ
きすぎるため、一部の大量生産可能な汎用ＬＳＩを除き
、非現実的な設計手法になっている。そこで、この人手
設計に対し、あらかじめ設計され、動作検証が終った標
準セルを用いて、計算機によシ自動配置配線するレイア
ウト設計方式（標準セル方式およびゲートアレイ方式）
が実用されている。一方、自動設計手法を用いる場合。
配置配線プログラムに従来のレイアウト設計者が行なっ
てきたような高密度な配線を行なわせるこ ゛とは非常
に難しいため、通常、縦配線および横配線をそれぞれ異
なる配線層に割りあてた２層配線方式が一般に実用され
ている。また、高集積化が容易で低電力が特長のシリコ
ンゲート型ＭＯＳデバイスでは主に、以下に説明する２
種類の配線方式がこれまで実用されてきた。
てきたような高密度な配線を行なわせるこ ゛とは非常
に難しいため、通常、縦配線および横配線をそれぞれ異
なる配線層に割りあてた２層配線方式が一般に実用され
ている。また、高集積化が容易で低電力が特長のシリコ
ンゲート型ＭＯＳデバイスでは主に、以下に説明する２
種類の配線方式がこれまで実用されてきた。
その第１例は、ポリシリコンその他のＭＯＳトランジス
タのゲートにあたるゲート金属層を第１配線層、たとえ
ば縦方向配線に用い、ソースおよびドレイン電極をとり
出すアルミ等の低抵抗金属配線層を第２配綜層、たとえ
ば横方向配線に用いた２層配線構造であり、その構造を
第１図に示す。
タのゲートにあたるゲート金属層を第１配線層、たとえ
ば縦方向配線に用い、ソースおよびドレイン電極をとり
出すアルミ等の低抵抗金属配線層を第２配綜層、たとえ
ば横方向配線に用いた２層配線構造であり、その構造を
第１図に示す。
第１図は従来の配線構造およびセル構造を示すパターン
図である。同図において、（１）は論理ゲートたとえば
インバータ、２人カッアゲ−１，３人力ナンドゲートな
どがレイアウト設計されてセル化された標準セルが配置
されているセルペンチ、ｅ２）は横配線チャネルとも呼
ばれる配線領域、（３）は標準セル単体、（４）はゲー
ト金属層による縦配線、（５）はアルミ配線層による横
配線、（６）は電源配線、（７）は接地配線、（８）は
ドレイン電極をとり出すアルミ配線層、（９）は拡散領
域とアルミ配線層およびゲート金属層とアルミ配線層を
接続するコンタクト、（ｌＣｊｉｊ：Ｐ 領域、ａυは
Ｎ型不純物領域である。なお、例えばＣＭＯ８２人カッ
アゲートを示す１つのセルのみ内部構造を説明するだめ
のパターンを図示したが、他のセルでは内部パターンは
図示しない。
図である。同図において、（１）は論理ゲートたとえば
インバータ、２人カッアゲ−１，３人力ナンドゲートな
どがレイアウト設計されてセル化された標準セルが配置
されているセルペンチ、ｅ２）は横配線チャネルとも呼
ばれる配線領域、（３）は標準セル単体、（４）はゲー
ト金属層による縦配線、（５）はアルミ配線層による横
配線、（６）は電源配線、（７）は接地配線、（８）は
ドレイン電極をとり出すアルミ配線層、（９）は拡散領
域とアルミ配線層およびゲート金属層とアルミ配線層を
接続するコンタクト、（ｌＣｊｉｊ：Ｐ 領域、ａυは
Ｎ型不純物領域である。なお、例えばＣＭＯ８２人カッ
アゲートを示す１つのセルのみ内部構造を説明するだめ
のパターンを図示したが、他のセルでは内部パターンは
図示しない。
このレイアウト設計方式ではゲート金属で構成された各
セルの入出力端子がセル間接続情報に従って、縦配線（
４）および横配線（５）を用いて配線される。この構造
の場合、横方向配線がアルミ配線層であるため、標準セ
ル内部の電源配線（６）および接地配線（７）もアルミ
配線層で横方向に走ることになる。そして、論理ゲート
の出力端子はＮ型不純物が拡散されている半導体基板上
Ｐ型不純物が拡散されている領域ａ〔にて形成されたＰ
チャネルトランジスタのドレインとＰ型不純物が拡散さ
れているＰ−ウェル（図示せず）上にＮ型不純物領域Ｉ
にて形成されたＮチャネルトランジスタのドレインを結
ぶアルミ配線層＠）を介してゲート金属層の縦配線（４
）でとシ出されている。このような標準セル構造および
配線領域の構造を用いて論理ＬＳＩがレイアウト設計さ
れる。この構造の特長は従来から長く実用されてきたポ
リシリコンゲート・アルミ１層の通常プロセスで実現で
きる点である。
セルの入出力端子がセル間接続情報に従って、縦配線（
４）および横配線（５）を用いて配線される。この構造
の場合、横方向配線がアルミ配線層であるため、標準セ
ル内部の電源配線（６）および接地配線（７）もアルミ
配線層で横方向に走ることになる。そして、論理ゲート
の出力端子はＮ型不純物が拡散されている半導体基板上
Ｐ型不純物が拡散されている領域ａ〔にて形成されたＰ
チャネルトランジスタのドレインとＰ型不純物が拡散さ
れているＰ−ウェル（図示せず）上にＮ型不純物領域Ｉ
にて形成されたＮチャネルトランジスタのドレインを結
ぶアルミ配線層＠）を介してゲート金属層の縦配線（４
）でとシ出されている。このような標準セル構造および
配線領域の構造を用いて論理ＬＳＩがレイアウト設計さ
れる。この構造の特長は従来から長く実用されてきたポ
リシリコンゲート・アルミ１層の通常プロセスで実現で
きる点である。
また、第２例は上述の第１例における動作速度の改善を
主に目的として提案され、実用化されているアルミ２層
配線構造であシ、その構造を第２図に示す。すなわち、
第２図は従来の配線構造およびセル構造を示す他のパタ
ーン図であり、基本的に横配線を第１低抵抗金属配線層
（第１アルミ配線層）（５）とし、縦配線を第２低抵抗
金属配置層（第２アルミ配線層）（１３）とし、標準セ
ル間の配線を行なう方式であり、それらの配線層に比べ
れば抵抗の高いゲート金属配線層（４）は標準セル内部
の配線に使用するにとどめ、セル間の配線を行なう配線
領域（２）では使用しないことが特長である。なお、ａ
ｂは第１アルミ配線と第２アルミ配線とを結ぶスルーホ
ールを示す。この方式の利点は信号配線が低抵抗配線層
を用いて行なわれるため、信号配線に含゛止れる抵抗成
分が小さく、ゲートの高速動作が可能であることである
。また、ＬＳＩの論理動作検証およびタイミング検証に
おけるゲートの遅延時間がほぼ信号配線の容量および駆
動光の論理ゲートの入力容量などの容量成分のみから計
算できることである。
主に目的として提案され、実用化されているアルミ２層
配線構造であシ、その構造を第２図に示す。すなわち、
第２図は従来の配線構造およびセル構造を示す他のパタ
ーン図であり、基本的に横配線を第１低抵抗金属配線層
（第１アルミ配線層）（５）とし、縦配線を第２低抵抗
金属配置層（第２アルミ配線層）（１３）とし、標準セ
ル間の配線を行なう方式であり、それらの配線層に比べ
れば抵抗の高いゲート金属配線層（４）は標準セル内部
の配線に使用するにとどめ、セル間の配線を行なう配線
領域（２）では使用しないことが特長である。なお、ａ
ｂは第１アルミ配線と第２アルミ配線とを結ぶスルーホ
ールを示す。この方式の利点は信号配線が低抵抗配線層
を用いて行なわれるため、信号配線に含゛止れる抵抗成
分が小さく、ゲートの高速動作が可能であることである
。また、ＬＳＩの論理動作検証およびタイミング検証に
おけるゲートの遅延時間がほぼ信号配線の容量および駆
動光の論理ゲートの入力容量などの容量成分のみから計
算できることである。
しかしながら、従来の半導体装置では、特に上述の第１
例に示す２層配線構造では論理ＬＳＩの動作速度の点か
ら考えると、一般に単位長あたシの抵抗が高いゲート金
属層を縦配線層に用いることは非常に不利である。すな
わち、第１図には示していないが、通常縦方向配線の手
段としてセル領域の中を単に配線を通過させるだめのフ
ィードスルーも基本的にゲート金属配線層を用いる必要
があることや、配線密度を高めるために、縦方向に配線
領域を設けたような場合を考えると、ゲート金属配線が
相当長くなる可能性が高い。この場合、配線途中に多く
の抵抗素子が入り、論理ゲートのスピードダウンは顕著
になる。したがって、長いゲート金属配線がアルミ配線
と交差していない部分ではそのゲート金属配線をアルミ
配線におきかえるような追加機能を配置配線プログラム
に付加しなければ高速ＬＳＩの設計には使えないことに
なる。また、ＬＳＩ製造前に論理ゲートの遅延時間を予
測することも、抵抗成分のために難しくなる。
例に示す２層配線構造では論理ＬＳＩの動作速度の点か
ら考えると、一般に単位長あたシの抵抗が高いゲート金
属層を縦配線層に用いることは非常に不利である。すな
わち、第１図には示していないが、通常縦方向配線の手
段としてセル領域の中を単に配線を通過させるだめのフ
ィードスルーも基本的にゲート金属配線層を用いる必要
があることや、配線密度を高めるために、縦方向に配線
領域を設けたような場合を考えると、ゲート金属配線が
相当長くなる可能性が高い。この場合、配線途中に多く
の抵抗素子が入り、論理ゲートのスピードダウンは顕著
になる。したがって、長いゲート金属配線がアルミ配線
と交差していない部分ではそのゲート金属配線をアルミ
配線におきかえるような追加機能を配置配線プログラム
に付加しなければ高速ＬＳＩの設計には使えないことに
なる。また、ＬＳＩ製造前に論理ゲートの遅延時間を予
測することも、抵抗成分のために難しくなる。
一方、上述の第２例に示す２層配線構造ではゲート金属
配線をゲート電極のみ用い、配線には用いないことや、
ゲート金属から第２層目の金属配線に接続するため、第
１層目の金属を用いた領域が余分に必要になることがあ
げられる。これは現在のＭＯＳなどの半導体プロセスで
は各層間の段差のために、直接第２層目の金属配線から
ゲート金属にコンタクトできないためであり、ＬＳＩの
高速化高集積化が望めないなどの欠点があった。
配線をゲート電極のみ用い、配線には用いないことや、
ゲート金属から第２層目の金属配線に接続するため、第
１層目の金属を用いた領域が余分に必要になることがあ
げられる。これは現在のＭＯＳなどの半導体プロセスで
は各層間の段差のために、直接第２層目の金属配線から
ゲート金属にコンタクトできないためであり、ＬＳＩの
高速化高集積化が望めないなどの欠点があった。
したがって、この発明の目的は論理ＶＬＳ Ｉの配線方
式として高密度配線を達成することができる半導体装置
を提供するものである。
式として高密度配線を達成することができる半導体装置
を提供するものである。
このような目的を達成するため、この発明は縦方向配線
を形成する配線層と横方向配線を形成する配線層がたが
いに異なる配線層で構成され、少なくとも縦方向配線ま
たは横方向配線のいずれかが、複数の配線層で構成され
、それぞれの配線層に属する配線を交互に隣り合う配線
格子上に割りつけて多層配線構造とするものであり、以
下実施例を用いて詳細に説明する。
を形成する配線層と横方向配線を形成する配線層がたが
いに異なる配線層で構成され、少なくとも縦方向配線ま
たは横方向配線のいずれかが、複数の配線層で構成され
、それぞれの配線層に属する配線を交互に隣り合う配線
格子上に割りつけて多層配線構造とするものであり、以
下実施例を用いて詳細に説明する。
第３図はこの発明に係る半導体装置の一実施例を示すパ
ターン図である。同図に；いて、ａ荀は下記の標準セル
が横方向に配置された標準セルペンチ、鱈は横チャネル
と呼ばれる配線領域、Ｑｌは例えばポリシリコンゲート
、２層アルミ配線のＣＭＯＳプロセスを用いて設計され
；Ｉ’ｃＣＭＯ８２人カゲートを表わす標準セル、 （
１７）はポリシリコンで構成された縦方向配線である。
ターン図である。同図に；いて、ａ荀は下記の標準セル
が横方向に配置された標準セルペンチ、鱈は横チャネル
と呼ばれる配線領域、Ｑｌは例えばポリシリコンゲート
、２層アルミ配線のＣＭＯＳプロセスを用いて設計され
；Ｉ’ｃＣＭＯ８２人カゲートを表わす標準セル、 （
１７）はポリシリコンで構成された縦方向配線である。
この縦方向配線αηは下記のＰチャネルトランジスタお
よびＮチャネルトランジスタの両トランジスタのゲート
にあたシ、Ｎ型不純物が拡散された単層構造であシ、か
つこのポリシリコン層はそのまま２人カッアゲートの入
力端子を形成する。０樽はアルミ配線層による横配線、
α優は電源（ＶＤＤ）用第１アルミ配線、翰は横方向に
走る接地（ＧＮＤ）用第１アルミ配線、ＱＩ）はドレイ
ン電極をとシ出すアルミ配線層、（ハ）は拡散層と第１
アルミ配線層、またはポリシリコン層と第１アルミ配線
層を結ぶコンタクト、（ハ）はＰチャネルトランジスタ
のソース拳ドレインを形成するＰ型不純物拡散領域、（
財）はＮチャネルトランジスタのソース・ドレインを形
成するＮ型不純物拡散領域、（ハ）は第１アルミ配線と
第２アルミ配線とを結ぶスルーホール、（ハ）は２人カ
ッアゲートの出力端子を形成する第２アルミ配線層であ
る。両チャネルトランジスタのドレインを第１アルミ配
線で接続し、さらにスルーホール（ハ）を設けて第２ア
ルミ配線層に接続しである。
よびＮチャネルトランジスタの両トランジスタのゲート
にあたシ、Ｎ型不純物が拡散された単層構造であシ、か
つこのポリシリコン層はそのまま２人カッアゲートの入
力端子を形成する。０樽はアルミ配線層による横配線、
α優は電源（ＶＤＤ）用第１アルミ配線、翰は横方向に
走る接地（ＧＮＤ）用第１アルミ配線、ＱＩ）はドレイ
ン電極をとシ出すアルミ配線層、（ハ）は拡散層と第１
アルミ配線層、またはポリシリコン層と第１アルミ配線
層を結ぶコンタクト、（ハ）はＰチャネルトランジスタ
のソース拳ドレインを形成するＰ型不純物拡散領域、（
財）はＮチャネルトランジスタのソース・ドレインを形
成するＮ型不純物拡散領域、（ハ）は第１アルミ配線と
第２アルミ配線とを結ぶスルーホール、（ハ）は２人カ
ッアゲートの出力端子を形成する第２アルミ配線層であ
る。両チャネルトランジスタのドレインを第１アルミ配
線で接続し、さらにスルーホール（ハ）を設けて第２ア
ルミ配線層に接続しである。
次に上記構成による半導体装置ではその２人カッアゲー
トの場合、出力端子が１本であるため、セルの上を通過
する縦配線（フィードスルーと呼ぶ）が第２アルミを用
いて２本置くことができる。
トの場合、出力端子が１本であるため、セルの上を通過
する縦配線（フィードスルーと呼ぶ）が第２アルミを用
いて２本置くことができる。
すなわち、セルの入力端子をケート金属で構成するため
、このようなフィードスルー領域が広くとれる。また、
標準セルの横寸法は横方向配線格子（縦配線用グリッド
）の倍数（偶数倍）Ｋ設計され、入力端子と出力端子が
交互の配線格子にのるように設計されている。セルの左
側端および右側端は入力端子用のグリッド上にくる。こ
のような標準セルを用いることにより、配線領域（１９
において、２層の縦配線は交互の縦配線用グリッド上に
くるような配線構造が実現できる。したがって、その配
線構造およびセル構造の第１の特徴は、基本的に、縦方
向配線としてゲート金属配線層（Ｌη、たとえばポリシ
リコン配線層および第２層目の低抵抗金属配線層（イ）
、たとえば第２アルミ配線層を割シ当て、横方向配線と
して、第１層目の低抵抗金属配線層である横配線０υで
構成した三層配線構造であシ、この三層配線構造によれ
ばゲート金属配線も有効に標準セル間の配線に用いるこ
とができる。また、第２の特徴として、横方向の配線グ
リッド、すガわち縦方向配線が配置されるグリッドにお
いて、第［縦方向配線であるゲート金属配線と第２縦方
向配線である第２層目のアルミ配線が交互に置かれるも
のである。っまシ、第１縦方向配線と第２縦方向配線の
グリッドが交互にとなシ合って設定されていることであ
る。
、このようなフィードスルー領域が広くとれる。また、
標準セルの横寸法は横方向配線格子（縦配線用グリッド
）の倍数（偶数倍）Ｋ設計され、入力端子と出力端子が
交互の配線格子にのるように設計されている。セルの左
側端および右側端は入力端子用のグリッド上にくる。こ
のような標準セルを用いることにより、配線領域（１９
において、２層の縦配線は交互の縦配線用グリッド上に
くるような配線構造が実現できる。したがって、その配
線構造およびセル構造の第１の特徴は、基本的に、縦方
向配線としてゲート金属配線層（Ｌη、たとえばポリシ
リコン配線層および第２層目の低抵抗金属配線層（イ）
、たとえば第２アルミ配線層を割シ当て、横方向配線と
して、第１層目の低抵抗金属配線層である横配線０υで
構成した三層配線構造であシ、この三層配線構造によれ
ばゲート金属配線も有効に標準セル間の配線に用いるこ
とができる。また、第２の特徴として、横方向の配線グ
リッド、すガわち縦方向配線が配置されるグリッドにお
いて、第［縦方向配線であるゲート金属配線と第２縦方
向配線である第２層目のアルミ配線が交互に置かれるも
のである。っまシ、第１縦方向配線と第２縦方向配線の
グリッドが交互にとなシ合って設定されていることであ
る。
なお、基本的に縦方向、すなわち横配線方向にも配線格
子を設けてもよいが、配線領域（ＩＱの配線密度向上を
考えると、縦方向配線グリッドは設定しない、いわゆる
縦方向グランドフリーの方が望ましい。
子を設けてもよいが、配線領域（ＩＱの配線密度向上を
考えると、縦方向配線グリッドは設定しない、いわゆる
縦方向グランドフリーの方が望ましい。
第４図は第３図に示す半導体装置の具体例である三層配
線構造の詳細なパターン図である。同図において、（５
）および（ハ）はそれぞれ第１縦配線（ゲート金属配線
）用格子および第２縦配線（第２アルミ配線）用格子、
翰は縦配線チャネルと呼ばれる配線領域、（至）は斜線
を施したフィードスルー禁止領域、０υはゲート金属配
線と第１アルミ配線間のコンタクトを示すシンボル、０
渇は第１アルミ配線と第２アルミ配線内のコンタクトを
示すシンボルである。
線構造の詳細なパターン図である。同図において、（５
）および（ハ）はそれぞれ第１縦配線（ゲート金属配線
）用格子および第２縦配線（第２アルミ配線）用格子、
翰は縦配線チャネルと呼ばれる配線領域、（至）は斜線
を施したフィードスルー禁止領域、０υはゲート金属配
線と第１アルミ配線間のコンタクトを示すシンボル、０
渇は第１アルミ配線と第２アルミ配線内のコンタクトを
示すシンボルである。
この構成による三層配線構造では、その横チャネルの配
線領域ａ９において、第１縦配線用格子勾および第２配
線用格子（ハ）の両格子上の第１縦配線および第２縦配
線と横配線（第１アルミ配線）を用いて三層配線を実施
１７ている。また、縦配線チャネルと呼ばれる配線領域
（ハ）における配線は第２縦配線と横配線を用いた二層
配線構造で、高抵抗配線層（ゲート金属配線層）は用い
ない。このように、横チャネルにおいて、ゲート金属と
第２アルミ配線層を交互のグリッドに配置することで、
基本的に各配線層間クリアランスの最小設計基準を守り
つつ最小のグリッドの大きさに設定することができる。
線領域ａ９において、第１縦配線用格子勾および第２配
線用格子（ハ）の両格子上の第１縦配線および第２縦配
線と横配線（第１アルミ配線）を用いて三層配線を実施
１７ている。また、縦配線チャネルと呼ばれる配線領域
（ハ）における配線は第２縦配線と横配線を用いた二層
配線構造で、高抵抗配線層（ゲート金属配線層）は用い
ない。このように、横チャネルにおいて、ゲート金属と
第２アルミ配線層を交互のグリッドに配置することで、
基本的に各配線層間クリアランスの最小設計基準を守り
つつ最小のグリッドの大きさに設定することができる。
また、各配線間層を接続するだめのコンタクトは２種類
設ける必要があり、ゲート金属配線と第１アルミ配線間
のコンタクトＯＩ）および。
設ける必要があり、ゲート金属配線と第１アルミ配線間
のコンタクトＯＩ）および。
第１アルミ配線と第２アルミ配線間のコンタクトｃ３２
からなる。また、第２アルミ配線（２）で取シ出された
、論理ゲートの出力信号は横配線（Ｉｉおよび第２縦配
線（第２アルミ配線）（ハ）を用いてチップ上を配線さ
れ、論理ゲートに入力する部分のみ、第１縦配線（ゲー
ト金属配線）を用いて配線される。
からなる。また、第２アルミ配線（２）で取シ出された
、論理ゲートの出力信号は横配線（Ｉｉおよび第２縦配
線（第２アルミ配線）（ハ）を用いてチップ上を配線さ
れ、論理ゲートに入力する部分のみ、第１縦配線（ゲー
ト金属配線）を用いて配線される。
また、第４図の標準セル翰において、斜線を＃１どこＩ
〜た部分側以外の縦配線グリッドはフィードスルー・と
じて使え、この領域を用いて高密度配線が可能になる。
〜た部分側以外の縦配線グリッドはフィードスルー・と
じて使え、この領域を用いて高密度配線が可能になる。
この実施例における配線ルールではセル内のゲート金属
配線はセルの上下端に配置されているが、信号通過のだ
めのフィードスルーには用いない。したがって、フィー
ドスルーは第２縦配線を行なうのが特徴である。
配線はセルの上下端に配置されているが、信号通過のだ
めのフィードスルーには用いない。したがって、フィー
ドスルーは第２縦配線を行なうのが特徴である。
第５図は第４図に示す配線構造の等価回路を示す図であ
る。同図において、（至）および（ロ）はインバータ、
（ａＳａ）〜（ａＳＣ）はゲート金属配線層による抵抗
、（３６ａ）〜（３６ｃ）はゲートの入力端子に付く容
量、０′６はナントゲート、（至）はノアゲー）、０１
は第１アルミ配線および第２アルミ配線を用いて配線さ
れた信号配線である。
る。同図において、（至）および（ロ）はインバータ、
（ａＳａ）〜（ａＳＣ）はゲート金属配線層による抵抗
、（３６ａ）〜（３６ｃ）はゲートの入力端子に付く容
量、０′６はナントゲート、（至）はノアゲー）、０１
は第１アルミ配線および第２アルミ配線を用いて配線さ
れた信号配線である。
この配線構造の等価回路ではインバータα勺で代表され
る論理ゲートの出力端子には抵抗が入らず、各ゲートの
入力端子のみ抵抗（３！５ｂ）が入ること（てなる。ま
た、抵抗成分に対応するゲート金属配線の長さは横配線
チャネルの高さ以内に制限てれるため、たとえばセルの
高さを５０μｍとし、横配線チャネルの高さを１５０μ
ｍ程度と考えた場合、ゲΩ 一ト金属のシート抵抗を４０ ／％＋、ゲート金属配線
幅を３μｍとすれば最大の場合でも抵抗値は４０また、
ゲートの入力８餡ｙ（３（ｉａ）が約０．１．、と仮定
すれば、この抵抗成分による信号の遅れは時定数で０．
２０ｎｓ となシ、ゲートの遅延時間（２〜５ ｎｓ）
に比べて無視できる。
る論理ゲートの出力端子には抵抗が入らず、各ゲートの
入力端子のみ抵抗（３！５ｂ）が入ること（てなる。ま
た、抵抗成分に対応するゲート金属配線の長さは横配線
チャネルの高さ以内に制限てれるため、たとえばセルの
高さを５０μｍとし、横配線チャネルの高さを１５０μ
ｍ程度と考えた場合、ゲΩ 一ト金属のシート抵抗を４０ ／％＋、ゲート金属配線
幅を３μｍとすれば最大の場合でも抵抗値は４０また、
ゲートの入力８餡ｙ（３（ｉａ）が約０．１．、と仮定
すれば、この抵抗成分による信号の遅れは時定数で０．
２０ｎｓ となシ、ゲートの遅延時間（２〜５ ｎｓ）
に比べて無視できる。
なお、以上は一例としてＣＭＯＳデバイスを用いた場合
について説明したが、ＮＥ／Ｄデバイスについても同様
にできることはもちろんである。
について説明したが、ＮＥ／Ｄデバイスについても同様
にできることはもちろんである。
以上詳細に説明したように、この発明に係る半導体装置
によれば論理ＬＳＩにおいて、高密度化でき、しかも高
速化が可能になるなどの効果がある。
によれば論理ＬＳＩにおいて、高密度化でき、しかも高
速化が可能になるなどの効果がある。
第１図および第２図はそれぞれ従来の配線構造およびセ
ル構造を示す図、第３図はこの発明に係る半導体装置の
一実施例を示すパターン図、第４図は第３図に示す半導
体装置の具体例である三層配線構造の詳卸１なパターン
図、第５図は第４図に示す配線構造の等価回路を示す図
である。 （１）・・・・セルペンチ、（２）・・・・配線領域、
（３）・・・・標準セル単体、（４）・・・・縦配線、
（５）・・・・横配線、（６）・・・・電源配線、（７
）・・・・接地配線、（８）・・・・アルミ配線層、（
９）・・・・コンタクト、αｅ・・・・Ｐ領域、ａｌ）
・・・・Ｎ型不純物領域、０り・・・・スルーホール、
０階・・・・第２低抵抗金属配線層、α荀・・・・標準
セルペンチ、α均・・・・配線領域、αＱ・・・・標準
セル、ａ′７）・・・・単層構造、Ｑａ・・・・横配線
、■・・・・電源（”’ＤＤ）用第１アルミ配線、翰・
・・・接地（ＧＮＤ）用第１アルミ配線、Ｑａ・・・・
アルミ配線層、（ハ）・・・・コンタクト、（ハ）・・
・・Ｐ型不純物拡散領域、（財）・・・・Ｎ型不純物拡
散領域１（ハ）・″・スルーホール、（ハ）・・・−ｉ
２フルミ配線層、翰・・・・第１縦配綜用格子、Ｑ樽・
・・・第２縦配綜用格子、ｒｌ・・・・配線領域、（７
）・・・・フィードスルー禁止領域、０υおよび０２・
・・・コンタクトを示すシンボル、０騰およびＣ（４）
・・・・インバータ、（３５ａ）〜（３５Ｃ） ・・−
・抵抗、（３６ａ）〜（３６ｃ）・・・・８廿、Ｃｌ７
）−−−−＋７ドゲート、弼・・・・ノアゲート、０１
・・・・信号配線。 々お、図中、同一符号は同一１ノこけ相当部分を示す。 代理人 大 １寸 増 １４Ｌ 第５図 手続補正書（自発） １、事件の表示 特願昭５８−１１４６０２号２、発明
の名称 半導体装置 ３、補正をする者 名 称 （６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 （１）明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 （３）明細書の図面の簡単な説明の欄 ６、補正の内容 ＋１１ 明細書の特許請求の範囲を別紙の通シ補正する
。 （２１同書第５頁第１０行の「Ｐ＋領域」を「Ｐ型不純
物領域」と補正する。 （３）同書第１０頁第６行、第９行の「アルミ配線層」
を「第１アルミ配線層」とそれぞれ補正する。 （４） 同省第１２頁第１３行の「グランドフリー」を
１グリツドフリー」と補正する。 （５）同省第１４頁第１３行の「縦配線を行なう」を「
縦配線で行なう」と補正する。 （６）同書第１５頁第３行のｒ（３５ｂ）Ｊを削除する
。 （力 同書同頁第１１行のｒ（３６ａ）Ｊを削除する。 （８）同省第１６頁第１３行の「Ｐ＋領域」を「Ｐ型不
純物領域」と補正する。 （９）同書同頁第１７行の「単層構造」を「ポリシリコ
ン縦方向配線」と補正する。 ＱＯＩ 同書同頁第１９〜２０行の「アルミ配線層」を
「第１アルミ配線層」と補正する。 別 紙 「（１）縦方向配線を形成する配線層と横方向配線を形
成する配線層が互いに異なる配線層で構成され、少なく
とも縦方向配線または横方向配線のいずれかが複数の配
線層で構成され、それぞれの配線層に属する配線を交互
にとなり合う配線格子上に割シつけて多層配線構造とす
ることを特徴とする半導体装置。 （２１シリコンゲート型ＭＯＳトランジスタの単層また
は複数の層からなるゲート金属を第１縦配線層とし、こ
のシリコンゲート型ＭＯ８）ランジスタのソースおよび
ドレイン電極間を接続する第１層目の低抵抗金属層を横
配線とし、さらに眉間絶縁膜を介してその上に形成され
た第２層目の低抵抗金属層を第２縦配線層とし、第１縦
配線層と第２縦配線層が交互の配線格子上に割シつけて
三層配線構造とすることを特徴とする特許請求の範囲第
１項記載の半導体装置。 （３）配線領域に接して、縦方向に少なくとも１本以上
の複数のゲート金属が第１縦配線に対応する格子上に配
列されて論理ゲートの入力端子を構成し、論理ゲートの
出力端子にあたるＭＯＳトランジスタのドレイン電極が
第１層目の低抵抗金属配線を介して第２層目の低抵抗金
属配線層にて第２縦配線に対応する格子上に配置された
構造を有する三層配線型の標準セルを備えたことを特徴
とする特許請求の範囲第１項または第２項記載の半導体
装置。 （４）標準セル構造の論理ゲートの第２層目の低抵抗金
属配線層で形成された出力端子を起点として配線された
信号配線が、第１層目低抵抗金属配線および第２層目低
抵抗金属配線の低抵抗金属配線層を使って引きまわされ
、接続先の標準セルの入力端子に入力する部分の配線の
み第１縦配線であるゲート金属配線層で形成されること
を特徴とする特許請求の範囲第１項または第２項または
第３項記載の半導体装置。 （５）前記第１および第２縦方向配線はそれぞれの一定
間隔を持つ格子上に配列されるが、横方向配線は横方向
配線間、および横方向配線と第１または第２縦方向配線
とのコンタクト部と横方向配線間の許容最小距離までつ
めて配置され、一定ではない間隔の格子構造を持つこと
を特徴とする特許請求の範囲第１項または第２項または
第３項または第４項記載の半導体装置。」以上
ル構造を示す図、第３図はこの発明に係る半導体装置の
一実施例を示すパターン図、第４図は第３図に示す半導
体装置の具体例である三層配線構造の詳卸１なパターン
図、第５図は第４図に示す配線構造の等価回路を示す図
である。 （１）・・・・セルペンチ、（２）・・・・配線領域、
（３）・・・・標準セル単体、（４）・・・・縦配線、
（５）・・・・横配線、（６）・・・・電源配線、（７
）・・・・接地配線、（８）・・・・アルミ配線層、（
９）・・・・コンタクト、αｅ・・・・Ｐ領域、ａｌ）
・・・・Ｎ型不純物領域、０り・・・・スルーホール、
０階・・・・第２低抵抗金属配線層、α荀・・・・標準
セルペンチ、α均・・・・配線領域、αＱ・・・・標準
セル、ａ′７）・・・・単層構造、Ｑａ・・・・横配線
、■・・・・電源（”’ＤＤ）用第１アルミ配線、翰・
・・・接地（ＧＮＤ）用第１アルミ配線、Ｑａ・・・・
アルミ配線層、（ハ）・・・・コンタクト、（ハ）・・
・・Ｐ型不純物拡散領域、（財）・・・・Ｎ型不純物拡
散領域１（ハ）・″・スルーホール、（ハ）・・・−ｉ
２フルミ配線層、翰・・・・第１縦配綜用格子、Ｑ樽・
・・・第２縦配綜用格子、ｒｌ・・・・配線領域、（７
）・・・・フィードスルー禁止領域、０υおよび０２・
・・・コンタクトを示すシンボル、０騰およびＣ（４）
・・・・インバータ、（３５ａ）〜（３５Ｃ） ・・−
・抵抗、（３６ａ）〜（３６ｃ）・・・・８廿、Ｃｌ７
）−−−−＋７ドゲート、弼・・・・ノアゲート、０１
・・・・信号配線。 々お、図中、同一符号は同一１ノこけ相当部分を示す。 代理人 大 １寸 増 １４Ｌ 第５図 手続補正書（自発） １、事件の表示 特願昭５８−１１４６０２号２、発明
の名称 半導体装置 ３、補正をする者 名 称 （６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 （１）明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 （３）明細書の図面の簡単な説明の欄 ６、補正の内容 ＋１１ 明細書の特許請求の範囲を別紙の通シ補正する
。 （２１同書第５頁第１０行の「Ｐ＋領域」を「Ｐ型不純
物領域」と補正する。 （３）同書第１０頁第６行、第９行の「アルミ配線層」
を「第１アルミ配線層」とそれぞれ補正する。 （４） 同省第１２頁第１３行の「グランドフリー」を
１グリツドフリー」と補正する。 （５）同省第１４頁第１３行の「縦配線を行なう」を「
縦配線で行なう」と補正する。 （６）同書第１５頁第３行のｒ（３５ｂ）Ｊを削除する
。 （力 同書同頁第１１行のｒ（３６ａ）Ｊを削除する。 （８）同省第１６頁第１３行の「Ｐ＋領域」を「Ｐ型不
純物領域」と補正する。 （９）同書同頁第１７行の「単層構造」を「ポリシリコ
ン縦方向配線」と補正する。 ＱＯＩ 同書同頁第１９〜２０行の「アルミ配線層」を
「第１アルミ配線層」と補正する。 別 紙 「（１）縦方向配線を形成する配線層と横方向配線を形
成する配線層が互いに異なる配線層で構成され、少なく
とも縦方向配線または横方向配線のいずれかが複数の配
線層で構成され、それぞれの配線層に属する配線を交互
にとなり合う配線格子上に割シつけて多層配線構造とす
ることを特徴とする半導体装置。 （２１シリコンゲート型ＭＯＳトランジスタの単層また
は複数の層からなるゲート金属を第１縦配線層とし、こ
のシリコンゲート型ＭＯ８）ランジスタのソースおよび
ドレイン電極間を接続する第１層目の低抵抗金属層を横
配線とし、さらに眉間絶縁膜を介してその上に形成され
た第２層目の低抵抗金属層を第２縦配線層とし、第１縦
配線層と第２縦配線層が交互の配線格子上に割シつけて
三層配線構造とすることを特徴とする特許請求の範囲第
１項記載の半導体装置。 （３）配線領域に接して、縦方向に少なくとも１本以上
の複数のゲート金属が第１縦配線に対応する格子上に配
列されて論理ゲートの入力端子を構成し、論理ゲートの
出力端子にあたるＭＯＳトランジスタのドレイン電極が
第１層目の低抵抗金属配線を介して第２層目の低抵抗金
属配線層にて第２縦配線に対応する格子上に配置された
構造を有する三層配線型の標準セルを備えたことを特徴
とする特許請求の範囲第１項または第２項記載の半導体
装置。 （４）標準セル構造の論理ゲートの第２層目の低抵抗金
属配線層で形成された出力端子を起点として配線された
信号配線が、第１層目低抵抗金属配線および第２層目低
抵抗金属配線の低抵抗金属配線層を使って引きまわされ
、接続先の標準セルの入力端子に入力する部分の配線の
み第１縦配線であるゲート金属配線層で形成されること
を特徴とする特許請求の範囲第１項または第２項または
第３項記載の半導体装置。 （５）前記第１および第２縦方向配線はそれぞれの一定
間隔を持つ格子上に配列されるが、横方向配線は横方向
配線間、および横方向配線と第１または第２縦方向配線
とのコンタクト部と横方向配線間の許容最小距離までつ
めて配置され、一定ではない間隔の格子構造を持つこと
を特徴とする特許請求の範囲第１項または第２項または
第３項または第４項記載の半導体装置。」以上
Claims (5)
- （１）縦方向配線を形成する配線層と横方向配線を形成
する配線層が互いに異なる配線層で構成され、少なくと
も縦方向配線または横方向配線のいずれかが複数の配線
層で構成され、それぞれの配線層に属する配線を交互に
となシ合う配線格子上に割シつけて多層配線構造とする
ことを特徴とする半導体装置。 - （２）シリコンゲート型ＭＯ８）ランジスタの単層また
は複数の層からなるゲート金属を第１縦配線層とし、こ
のシリコンゲート型ＭＯＳトランジスタのソースおよび
ドレイン電極間を接続する第１層目の低抵抗金属層を横
配線とし、さらに層間胎嶽膜を介してその上に形成され
た第２層目の低抵抗金属層を第２縦配線層とし、第１縦
配線層と第２縦配線層が交互の配線格子上に割シつけて
三層配線構造とすることを特徴とする特許請求の範囲第
１項記載の半導体装置。 - （３）配線領域に接して、縦方向に少なくとも１本以上
の複数のゲート金属が第１縦配綜に対応する格子上に配
列されて論理ゲートの入力端子を構成し、論理ゲートの
出力端子にあたるＭＯＳトランジスタのドレイン電極が
第１層目の低抵抗金属配線を介して第２層目の低抵抗金
属配線層にて第２縦配線に対応する格子上に配置された
構造を有する三属配線型の標準セルを備えたことを特徴
とする特許請求の範囲第１項または第２項記載の半導体
装置。 - （４）標準セル構造の論理ゲートの第２層目の低抵抗金
属配線層で形成された出力端子を起点として配線された
信号配線が、第１層目低抵抗金属配線および第２層目低
抵抗金属配線の低抵抗金属配線層を使って引きまわされ
、接続光の標準セルの入力端子に入力する部分の配線の
み第１縦配線であるゲート金属配線層で形成されること
を特徴とする特許請求の範囲第１項または第２項または
第３項記載の半導体装置。 - （５）前記第１および第２縦方向配線はそれぞれの一定
間隔を持つ格子上に配列されるが、横方向配線は横方向
配線間、および横方向配線と第１または第２縦方向配綜
とのコンタクト部と横方向配線間の許容最小距離までつ
めて配置され、一定では々い間隔の格子構造を持つこと
を特徴とする特許請求の範囲第１項または第２項または
第３項または第４項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114602A JPS607147A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
| US06/599,064 US4893170A (en) | 1983-06-24 | 1984-04-11 | Semiconductor device with multi-level wiring in a gate array |
| DE3423211A DE3423211C2 (de) | 1983-06-24 | 1984-06-22 | Halbleiterbauteil |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114602A JPS607147A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607147A true JPS607147A (ja) | 1985-01-14 |
Family
ID=14641956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114602A Pending JPS607147A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4893170A (ja) |
| JP (1) | JPS607147A (ja) |
| DE (1) | DE3423211C2 (ja) |
Cited By (4)
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| JPS62293642A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 集積回路 |
| JPH029149A (ja) * | 1988-06-28 | 1990-01-12 | Toshiba Corp | スタンダードセル |
| US5859449A (en) * | 1994-08-05 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JP2018525823A (ja) * | 2015-08-28 | 2018-09-06 | マイクロン テクノロジー， インク． | 導電線を含む半導体デバイス、および、導電線を含む半導体デバイスの製造方法 |
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| JPH02106968A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
| JPH02163960A (ja) * | 1988-12-16 | 1990-06-25 | Toshiba Corp | 半導体装置 |
| JPH02198154A (ja) * | 1989-01-27 | 1990-08-06 | Hitachi Ltd | 配線の形成方法及びこれを利用した半導体装置 |
| US5124776A (en) * | 1989-03-14 | 1992-06-23 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
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| JPH04340252A (ja) * | 1990-07-27 | 1992-11-26 | Mitsubishi Electric Corp | 半導体集積回路装置及びセルの配置配線方法 |
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| JP2002009160A (ja) * | 2000-06-26 | 2002-01-11 | Nec Microsystems Ltd | 半導体集積回路の自動レイアウト方法、この方法で製造した半導体集積回路及びこの方法を記録した記録媒体 |
| US6567966B2 (en) * | 2001-02-14 | 2003-05-20 | Agilent Technologies, Inc. | Interweaved integrated circuit interconnects |
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Also Published As
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| DE3423211C2 (de) | 1995-06-01 |
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