JPS62293642A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は集積回路の高密度化技術に関するものである。

より詳しく述べると、スタンダードセルを配置しその入
出力ビンを相互に接続することで設計するスタンダード
セル方式の集積回路ニ於イテ、セル内では使用されない
信号線をセルをバイパス（貫通）して別の領域へ導く際
に、効果的な方法を提供するものである。

従来の技術 スタンダードセル方式の集積回路は、概略セル領域と配
線領域とが交互に設けられ、各セルの入出力端子が所定
の条件で配線される。ある配線領域に属する信号線をそ
の配線領域に隣接するセル領域に属するセルに配線する
場合は容易である。

しかしその信号線を隣接するセル領域以外のセル領域に
属するセルに配線する場合には、信号線を隣接するセル
領域を貫通して所望のセル領域まで配線しなければなら
ない。

従来、セル領域貫通技術は２つあった。

第１の方法は、貫通すべきセル領域の、セルとセルとの
間を離して空きスペースを設け、そのスペースに信号線
を貫通させるものである。

第２の方法は、貫通すべきセル領域の、セル内部のスペ
ースを探索しながら信号線を貫通させるものである。

しかしながら、前者では貫通させるためのスペースをセ
ル間に余分に必要とするため集積回路の面積増大につな
がり好ましくなかった。

また後者に於いては、セル内部のパターン情報を用いて
迷路探索法を行うことによって空きスペースを発見する
ことになり時間がかかる。

通常、スタンダードセル法は計算機を用いて、セル配置
・配線を自動的に行う。その際セルは、セル塩、入出力
端子名、入出力端子位置等からなる情報を持つ１つのブ
ラックボックスとして扱われていて、セル内部のマスク
パターンの膨大な図形情報を持つ必要はない。

従って第２の方法を用いるには、各セルの膨大な図形情
報を配置・配線処理の段階に持ち込まなくてはならず、
計算機のメモリの制限上の不都合と、計算時間の大幅な
増加となる。

発明が解決しようとする問題点 以上述べたように、スタンダードセル法等の自動セル配
置・配線法に於ける信号線のセル領域貫通処理は、集積
回路の面積の増大又は、開発工数・開発期間の増大につ
ながっていた。

本発明は、計算機のメモリ増加や、処理時間の増大を伴
うことなしに、且つ集積回路の面積を増大することなし
に信号線のセル領域貫通処理を実現する。

問題点を解決するための手段 本発明は以上の問題点を解決するために；セルの対向す
る二辺の間を貫通し、セル内の素子とは電気的に非接触
の配線パターンを有する回路ユニットセルによって集積
回路を構成する。また更に上記配線パターンにはセル境
界近傍に端子を設け、貫通配線であることを認識できる
端子名を付しておく。

作　　用 セル配置後の信号線の配線段階において、信号線をセル
領域を貫通して配線する必要が生じた場合、セル内部の
複雑な図形情報をもつことなく、一段の入出力端子等の
配線と同様に、貫通配線は貫通端子に接続するだけでセ
ル領域を貫通する。

その際、セル面積の増大もなく、処理手続も容易である
。

実施例 本発明の一実施例におけるセルとして、第１図に３人力
ＡＮＤ　　セルのスケマチイック図を示す。

セルに設けられた端子に命名する際、その端子の属性の
別が明らかになるように、１例として入力端子はＩＩ、
Ｉ２．Ｉ３．出力端子は０１．貫通配線の端子はＦｌ、
Ｆ２．Ｆ３とする。実線１はセル内の素子の配線パター
ンであり、破線で示す２は配線パターン１と電気的に非
接触の貫通配線である。なお、セルの本来の４本の入出
力端子以外に、可能な限り多くの貫通配線２を設けてお
けばよい。配線１，２はたとえばＭＯ８ＬＳＩ　　で用
いられる多結晶シリコン、アルミあるいは他の任意の導
体を用いることができる。

第２図に、実施例のセルによる配線例を示す。

セル１０は第１図に示したセルである。入力端子１１、
Ｉ３は（配線領域Ｂの）配線２４．２６と、入力端チェ
２は（配線領域Ａの）配線１４と接続され、出力端子０
１は配線２０と接続される。貫通端子Ｆ１．Ｆ２．Ｆ３
は、配線領域Ａに属する配線１２，１６．１８を、配線
領域Ｂに貫通させるために利用されている。なお、ここ
で工は入力をあられし、○は出力をあられし、Ｆは貫通
を意味しており、それぞれの属性が区別されており、コ
ンピュータ処理に好都合である。

第２図の例では貫通配線は３本共使用されているが、仮
に未使用゛の貫通配線が数多く存在するのは様々な不都
合となる。例えば配線ミスにより未配線の場合との区別
がつきにくい。或いは寄生容量の増加となる。或いは、
隣接する有効な配線とのショート等の要因となる。

従って本発明の他の実施例として、貫通配線はダミーレ
ベルに用意しておき（ダミーレベルで設計しておき）、
使用が決定した貫通配線のみ配線レベルに変更（マスク
レベルを配線マスクレベルに変更）することが可能であ
る。

本発明においては、未使用の貫通配線は消去することが
可能であり、不必要な貫通配線は配線用マスクでパター
ン形成をしておかなければよい。

発明の効果 スタンダードセル設計の手法は、公知のように論理回路
の接続情報に基いて計算機が必要なセルを配置し、その
入出力端子を相互に接続する。その接続に際して、信号
の遅延時間最小、面積最小などの指定条件に従ってセル
の最適配置と最適配線が行われる。

しかし、従来貫通配線に関しては、セルとセルの間に余
分なスペースを設けることで配線を貫通させていたがこ
の方法は、処理は簡単だが面積ロスを生じるので不都合
であった。

また、セル内部のパターンの図形情報から空きスペース
を探索して貫通配線可能なパスを発見しようとする試み
もあるが、極めて困難であった。

本発明は、あらかじめ貫通配線の設計されたセルを用意
し、その端子に属性認識できる名前を付すことによりこ
れまでの計算機による処理技術の延長上で、面積ロスを
生じることなく、容易に貫通配線が実現できる。このこ
とは、増々太規模化する半導体集積回路の作成にとって
格別の工業的効果を発揮することになる。

【図面の簡単な説明】

第１図は不発明の一実施例におけるセルの概略構成図、
第２図は同セルの配線図である。 １・・・・・・セル内の素子の配線パターン、２・・・
・・・貫通配線、１ｏ・・・・・・セル、１２，１４，
１８，１８゜２０．２２，２４，２６，２８，３０．３
２・・・・・・配線、１１．Ｉ２．Ｉ３・・・・・入力
端子、０１・・・・・出力端子、Ｆｌ、Ｆ２．Ｆ３・・
・・・・貫通配線の端子。

Claims (3)

【特許請求の範囲】
1. （１）セルの対向する二辺の間を貫通し、セル内の素子
   とは電気的に非接触の配線パターンを有する回路ユニッ
   トセルによって構成された集積回路。
2. （２）配線パターンをセルを貫通する配線として利用し
   てなる特許請求の範囲第１項記載の集積回路。
3. （３）配線パターンがあらかじめダミーレベルでマスク
   設計されていて、貫通配線として利用する場合にはマス
   クレベルを配線マスクレベルに変更されている特許請求
   の範囲第１項記載の集積回路。