JPH0590416A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0590416A JPH0590416A JP27736691A JP27736691A JPH0590416A JP H0590416 A JPH0590416 A JP H0590416A JP 27736691 A JP27736691 A JP 27736691A JP 27736691 A JP27736691 A JP 27736691A JP H0590416 A JPH0590416 A JP H0590416A
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- JP
- Japan
- Prior art keywords
- wiring
- input
- output terminals
- integrated circuit
- layers
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 全ての配線層を有効に使用でき、配線収容性
の高い半導体集積回路を提供する。 【構成】 予め定められた位置に入出力端子を持つ複数
の機能ブロックを任意に配置した導体層１００と、各々
の機能ブロックの入出力端子１０５ａ〜１０５ｄを接続
するための複数の配線層１０１〜１０４を持つ半導体回
路において、相互に接続される全ての入出力端子位置
に、配線層の最上層まで貫通したスルーホール１０６ａ
〜１０６ｄを設け、貫通スルーホール間を任意の配線層
を用いて接続する。 【効果】 全ての配線層を有効に利用することができ、
配線収容性の高い半導体集積回を実現することができ
る。
の高い半導体集積回路を提供する。 【構成】 予め定められた位置に入出力端子を持つ複数
の機能ブロックを任意に配置した導体層１００と、各々
の機能ブロックの入出力端子１０５ａ〜１０５ｄを接続
するための複数の配線層１０１〜１０４を持つ半導体回
路において、相互に接続される全ての入出力端子位置
に、配線層の最上層まで貫通したスルーホール１０６ａ
〜１０６ｄを設け、貫通スルーホール間を任意の配線層
を用いて接続する。 【効果】 全ての配線層を有効に利用することができ、
配線収容性の高い半導体集積回を実現することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に配線方式に特徴を有する半導体集積回路に関す
る。
し、特に配線方式に特徴を有する半導体集積回路に関す
る。
【０００２】
【従来の技術】近年、半導体集積回路の集積度向上に伴
って、従来は２層で済んでいた配線層が３層または４層
以上必要となってきており、将来はさらに多層化するも
のと考えられる。従来、この種の半導体集積回路の配線
においては、多数の配線層を有効に使用する方式が存在
しなかった。
って、従来は２層で済んでいた配線層が３層または４層
以上必要となってきており、将来はさらに多層化するも
のと考えられる。従来、この種の半導体集積回路の配線
においては、多数の配線層を有効に使用する方式が存在
しなかった。
【０００３】
【発明が解決しようとする課題】上述したように従来の
半導体集積回路では、全ての配線層を有効に使用するこ
とができないため、配線層数を増加させても層数の増加
に比例して配線収容数を上げることができないといった
問題があった。
半導体集積回路では、全ての配線層を有効に使用するこ
とができないため、配線層数を増加させても層数の増加
に比例して配線収容数を上げることができないといった
問題があった。
【０００４】本発明は、上記問題点にかんがみてなされ
たもので、全ての配線層を有効に使用でき、配線収容性
の高い半導体集積回路の提供を目的とする。
たもので、全ての配線層を有効に使用でき、配線収容性
の高い半導体集積回路の提供を目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体集積回路は、予め定められた位置に入
出力端子を持つ複数の機能ブロックを任意に配置した導
体層と、各々の機能ブロックの前記入出力端子を接続す
るための複数の配線層を持つ半導体回路において、相互
に接続される全ての前記入出力端子位置に、前記配線層
の最上層まで貫通したスルーホールを設け、前記貫通ス
ルーホール間を任意の配線層を用いて接続した構成とし
てあり、好ましくは、前記入出力端子位置に設けたスル
ーホールのうち、前記入出力端子の接続に不要な層間の
スルーホール部分を除去する構成としてある。
に本発明の半導体集積回路は、予め定められた位置に入
出力端子を持つ複数の機能ブロックを任意に配置した導
体層と、各々の機能ブロックの前記入出力端子を接続す
るための複数の配線層を持つ半導体回路において、相互
に接続される全ての前記入出力端子位置に、前記配線層
の最上層まで貫通したスルーホールを設け、前記貫通ス
ルーホール間を任意の配線層を用いて接続した構成とし
てあり、好ましくは、前記入出力端子位置に設けたスル
ーホールのうち、前記入出力端子の接続に不要な層間の
スルーホール部分を除去する構成としてある。
【０００６】
【作用】相互に接続される全ての入出力端子位置に設け
た配線層の最上層まで貫通したスルーホールを利用し、
入出力端子間を任意の配線層を用いて接続する。これに
より、全ての配線層を有効に使用でき、配線収容性が向
上する。
た配線層の最上層まで貫通したスルーホールを利用し、
入出力端子間を任意の配線層を用いて接続する。これに
より、全ての配線層を有効に使用でき、配線収容性が向
上する。
【０００７】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１は本発明の第１実施例による半導体
集積回路の配線層の断面図である。本半導体集積回路
は、機能ブロック内配線および各機能ブロックの入出力
端子を有する導体層１００と、機能ブロックの入出力端
子を相互に接続する配線層１０１〜１０４と、導体層１
００と配線層１０１〜１０４間を絶縁する絶縁層１０９
〜１１２を積層してある。
して説明する。図１は本発明の第１実施例による半導体
集積回路の配線層の断面図である。本半導体集積回路
は、機能ブロック内配線および各機能ブロックの入出力
端子を有する導体層１００と、機能ブロックの入出力端
子を相互に接続する配線層１０１〜１０４と、導体層１
００と配線層１０１〜１０４間を絶縁する絶縁層１０９
〜１１２を積層してある。
【０００８】上記導体層１００は、入出力端子１０５ａ
〜１０５ｄを備えている。配線層１０１はＸ方向に、配
線層１０２はそれと直交するＹ方向に配線を行なうもの
であり、互いに対をなして配線されている。同様に、配
線層１０３はＸ方向に、配線層１０４はそれと直交する
Ｙ方向に配線を行なうものであり、互いに対をなして配
線されている。
〜１０５ｄを備えている。配線層１０１はＸ方向に、配
線層１０２はそれと直交するＹ方向に配線を行なうもの
であり、互いに対をなして配線されている。同様に、配
線層１０３はＸ方向に、配線層１０４はそれと直交する
Ｙ方向に配線を行なうものであり、互いに対をなして配
線されている。
【０００９】ここで、機能ブロックの入出力端子１０５
ａと１０５ｂ間および入出力端子１０５ｃと１０５ｄ間
の配線方法について説明する。まず、各々の入出力端子
１０５ａ〜１０５ｄ上に最上層の配線層１０４まで貫通
したスルーホール１０６ａ〜１０６ｄをそれぞれ設け
る。次に、入出力端子１０５ａと１０５ｂ間を接続する
ために対の配線層１０１と１０２を選択し、配線層１０
１上の信号配線１０１ａと配線層１０２上の信号配線１
０２ａおよび配線層１０１と１０２間を接続するための
スルーホール１０７により、機能ブロックの入出力端子
１０５ａと１０５ｂ間の配線を完了する。次に、入出力
端子１０５ｃと１０５ｄ間を接続するために対の配線層
１０３と１０４を選択し、配線層１０３上の信号配線１
０３ａと配線層１０４上の信号配線１０４ａおよび配線
層１０３と１０４間を接続するためのスルーホール１０
８により、機能ブロックの入出力端子１０５ｃと１０５
ｄ間の配線を完了する。
ａと１０５ｂ間および入出力端子１０５ｃと１０５ｄ間
の配線方法について説明する。まず、各々の入出力端子
１０５ａ〜１０５ｄ上に最上層の配線層１０４まで貫通
したスルーホール１０６ａ〜１０６ｄをそれぞれ設け
る。次に、入出力端子１０５ａと１０５ｂ間を接続する
ために対の配線層１０１と１０２を選択し、配線層１０
１上の信号配線１０１ａと配線層１０２上の信号配線１
０２ａおよび配線層１０１と１０２間を接続するための
スルーホール１０７により、機能ブロックの入出力端子
１０５ａと１０５ｂ間の配線を完了する。次に、入出力
端子１０５ｃと１０５ｄ間を接続するために対の配線層
１０３と１０４を選択し、配線層１０３上の信号配線１
０３ａと配線層１０４上の信号配線１０４ａおよび配線
層１０３と１０４間を接続するためのスルーホール１０
８により、機能ブロックの入出力端子１０５ｃと１０５
ｄ間の配線を完了する。
【００１０】ここで、各々の配線についての配線層対の
選択は、自動配線ツールで自動的に行なうか、または個
々の配線の性質により個別の指定をすることも可能であ
る。以上説明した方法で、全ての入出力端子間の配線を
順次行なうことにより、１チップ上の全ての配線を４層
の配線層１０１〜１０４全てを有効に使って行なうこと
ができる。また、上述のように配線層対という考え方を
取らず、与えられた配線層全てを用いて機能ブロックの
入出力端子間を配線する方法を取ることも可能である。
選択は、自動配線ツールで自動的に行なうか、または個
々の配線の性質により個別の指定をすることも可能であ
る。以上説明した方法で、全ての入出力端子間の配線を
順次行なうことにより、１チップ上の全ての配線を４層
の配線層１０１〜１０４全てを有効に使って行なうこと
ができる。また、上述のように配線層対という考え方を
取らず、与えられた配線層全てを用いて機能ブロックの
入出力端子間を配線する方法を取ることも可能である。
【００１１】次に、本発明の第２実施例について図２を
参照して説明する。図１の実施例で設けたスルーホール
１０６ａ〜１０６ｄのうち、スルーホール１０６ａの配
線層１０２〜１０４間、スルーホール１０６ｂの配線層
１０１〜１０４間、スルーホール１０６ｃの配線層１０
３〜１０４間の部分については、それぞれ機能ブロック
の入出力端子間の接続を得るためには不要な部分であ
る。これら不要なスルーホールの存在は、配線上に余分
な負荷がかかることになり、電気特性の劣化、製造歩留
りの低下をもたらす可能性がある。そこで、図２の実施
例では、スルーホール１０６ａ〜１０６ｄを配線として
認識し、接続先がない部分を全て除去する方式を採用す
ることにより、図１のスルーホール１０６ａ, １０６
ｂ, １０６ｃの余分な部分を除去して非貫通のスルーホ
ール１０６ａ−１, １０６ｂ−１, １０６ｃ−１として
いる。入出力端子１０５ａ〜１０５ｄの接続について
は、図１と同等の接続を行なっている。
参照して説明する。図１の実施例で設けたスルーホール
１０６ａ〜１０６ｄのうち、スルーホール１０６ａの配
線層１０２〜１０４間、スルーホール１０６ｂの配線層
１０１〜１０４間、スルーホール１０６ｃの配線層１０
３〜１０４間の部分については、それぞれ機能ブロック
の入出力端子間の接続を得るためには不要な部分であ
る。これら不要なスルーホールの存在は、配線上に余分
な負荷がかかることになり、電気特性の劣化、製造歩留
りの低下をもたらす可能性がある。そこで、図２の実施
例では、スルーホール１０６ａ〜１０６ｄを配線として
認識し、接続先がない部分を全て除去する方式を採用す
ることにより、図１のスルーホール１０６ａ, １０６
ｂ, １０６ｃの余分な部分を除去して非貫通のスルーホ
ール１０６ａ−１, １０６ｂ−１, １０６ｃ−１として
いる。入出力端子１０５ａ〜１０５ｄの接続について
は、図１と同等の接続を行なっている。
【００１２】以上、好ましい実施例をあげて本発明を説
明したが、本発明は上記実施例に限定されるものではな
い。例えば、配線層を４層とした例を示したが、４層以
外の層数でもよいことは勿論である。
明したが、本発明は上記実施例に限定されるものではな
い。例えば、配線層を４層とした例を示したが、４層以
外の層数でもよいことは勿論である。
【００１３】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、接続すべき全ての入出力端子位置に全ての配
線層を貫通するスルーホールを設けて配線を行なうこと
により、全ての配線層を有効に利用することができ、配
線収容性の高い半導体集積回を実現することができる。
請求項２の半導体集積回路によれば、スルーホールのう
ち、入出力端子の接続に不要な層間のスルーホール部分
を除去することにより、不要なスルーホールの存在によ
って配線上に余分な負荷がかからなくなり、電気特性の
劣化、製造歩留りの低下を防ぐことができる。
積回路は、接続すべき全ての入出力端子位置に全ての配
線層を貫通するスルーホールを設けて配線を行なうこと
により、全ての配線層を有効に利用することができ、配
線収容性の高い半導体集積回を実現することができる。
請求項２の半導体集積回路によれば、スルーホールのう
ち、入出力端子の接続に不要な層間のスルーホール部分
を除去することにより、不要なスルーホールの存在によ
って配線上に余分な負荷がかからなくなり、電気特性の
劣化、製造歩留りの低下を防ぐことができる。
【図１】本発明の第１実施例による半導体集積回路の断
面図である。
面図である。
【図２】本発明の第２実施例による半導体集積回路の断
面図である。
面図である。
１００…導体層 １０１〜１０４…配線層 １０１ａ〜１０４ａ…信号配線 １０９〜１１２…絶縁層 １０５ａ〜１０５ｄ…入出力端子 １０６ａ〜１０６ｄ…スルーホール １０７，１０８…スルーホール １０６ａ−１〜１０６ｄ−１…スルーホール
Claims (2)
- 【請求項１】 予め定められた位置に入出力端子を持つ
複数の機能ブロックを任意に配置した導体層と、各々の
機能ブロックの前記入出力端子を接続するための複数の
配線層を持つ半導体回路において、 相互に接続される全ての前記入出力端子位置に、前記配
線層の最上層まで貫通したスルーホールを設け、前記貫
通スルーホール間を任意の配線層を用いて接続したこと
を特徴とする半導体集積回路。 - 【請求項２】 前記入出力端子位置に設けたスルーホー
ルのうち、前記入出力端子の接続に不要な層間のスルー
ホール部分を除去することを特徴とする請求項１に記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27736691A JPH0590416A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27736691A JPH0590416A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590416A true JPH0590416A (ja) | 1993-04-09 |
Family
ID=17582528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27736691A Pending JPH0590416A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590416A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9046744B2 (en) | 2012-02-02 | 2015-06-02 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
| US9116283B2 (en) | 2012-02-02 | 2015-08-25 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
| US9383542B2 (en) | 2012-02-02 | 2016-07-05 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
| US9411125B2 (en) | 2012-02-02 | 2016-08-09 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
| US9664875B2 (en) | 2012-02-02 | 2017-05-30 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
| US9778479B2 (en) | 2012-02-02 | 2017-10-03 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel including blur correcting mechanism and rotatable retracting lens |
| US10018892B2 (en) | 2012-02-02 | 2018-07-10 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
-
1991
- 1991-09-27 JP JP27736691A patent/JPH0590416A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9046744B2 (en) | 2012-02-02 | 2015-06-02 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
| US9116283B2 (en) | 2012-02-02 | 2015-08-25 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
| US9383542B2 (en) | 2012-02-02 | 2016-07-05 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
| US9411125B2 (en) | 2012-02-02 | 2016-08-09 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
| US9519120B2 (en) | 2012-02-02 | 2016-12-13 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
| US9664875B2 (en) | 2012-02-02 | 2017-05-30 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
| US9778479B2 (en) | 2012-02-02 | 2017-10-03 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel including blur correcting mechanism and rotatable retracting lens |
| US10018892B2 (en) | 2012-02-02 | 2018-07-10 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
| US10031315B2 (en) | 2012-02-02 | 2018-07-24 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
| US10139648B2 (en) | 2012-02-02 | 2018-11-27 | Panasonic Intellectual Property Management Co., Ltd. | Lens barrel |
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