JPS62293641A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS62293641A JPS62293641A JP13653786A JP13653786A JPS62293641A JP S62293641 A JPS62293641 A JP S62293641A JP 13653786 A JP13653786 A JP 13653786A JP 13653786 A JP13653786 A JP 13653786A JP S62293641 A JPS62293641 A JP S62293641A
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- Japan
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- wiring
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- Pending
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- 230000006870 function Effects 0.000 claims description 10
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は集積回路装置に関し、特にその高密度化技術に
関するものであり、より具体的にはユニットセルを配置
し、ユニットセルの入出力ピンを相互に接続することで
設計するスタンダードセル方式の集積回路装置に於いて
、それぞれ別のセル領域に属する複数のセルに使用され
る共通の信号を供給する際に、効果的な構造を提供する
ものである。
関するものであり、より具体的にはユニットセルを配置
し、ユニットセルの入出力ピンを相互に接続することで
設計するスタンダードセル方式の集積回路装置に於いて
、それぞれ別のセル領域に属する複数のセルに使用され
る共通の信号を供給する際に、効果的な構造を提供する
ものである。
従来の技術
スタンダードセル方式の集積回路装置に於いては、概ね
交互にセル領域と配線領域とが設けられ、各セルの入出
力端子が所定の条件で配線される。
交互にセル領域と配線領域とが設けられ、各セルの入出
力端子が所定の条件で配線される。
ある配線領域に属する信号線を、その配線領域に隣接す
るセル領域に属するセルに配線する場合は容易である。
るセル領域に属するセルに配線する場合は容易である。
しかし信号線を配線領域に隣接するセル領域に属するセ
ルに配線すると同時に、隣接しないセル領域に属するセ
ルに配線する場合は隣接するセル領域を貫通して配線し
なければならない０ 従来、異なるセル領域に属するセルに、共通の信号を供
給する信号線を配線する方法として、第４図に示される
ような方法が考えられていた。
ルに配線すると同時に、隣接しないセル領域に属するセ
ルに配線する場合は隣接するセル領域を貫通して配線し
なければならない０ 従来、異なるセル領域に属するセルに、共通の信号を供
給する信号線を配線する方法として、第４図に示される
ような方法が考えられていた。
第１の方法は、セル領域■内にあるセルＡにおいて、ゲ
ート電極材よりなる入力配線１をトランジスタのゲート
として機能させると共に貫通配線として機能させること
により、セルＡの属するセル領域■と、配線領域■で隔
てられたセル領域■に属するセルＢに、共通の信号３２
を供給するものである。この場合、配線領域Ｉ内の信号
３２が、セルＡの端子工Ａ１からゲート電極材よりなる
入力配線１を通じてセルＡに入力されると共に、セルＡ
の一方の端子ＩＡ１から発する信号線を通じてセルＢに
も入力される。しかし、ゲート電極材は、通常多結晶シ
リコン、モリブデン、タングステン等が用いられるが、
これらゲート電極材は抵抗が太きいため、この入力用配
線１に電流が流れると電圧の降下がおこり、遅延時間が
大きくなる。
ート電極材よりなる入力配線１をトランジスタのゲート
として機能させると共に貫通配線として機能させること
により、セルＡの属するセル領域■と、配線領域■で隔
てられたセル領域■に属するセルＢに、共通の信号３２
を供給するものである。この場合、配線領域Ｉ内の信号
３２が、セルＡの端子工Ａ１からゲート電極材よりなる
入力配線１を通じてセルＡに入力されると共に、セルＡ
の一方の端子ＩＡ１から発する信号線を通じてセルＢに
も入力される。しかし、ゲート電極材は、通常多結晶シ
リコン、モリブデン、タングステン等が用いられるが、
これらゲート電極材は抵抗が太きいため、この入力用配
線１に電流が流れると電圧の降下がおこり、遅延時間が
大きくなる。
第２の方法は、前記ゲート電極材よりなる入力用配線１
とは別に、例えば、アルミニウム等の低抵抗の配線用電
極材よりなる貫通配線２により、隣接するセル領域■を
貫通させて、セルＢに共通の信号３２を供給する方法で
ある。配線２のアルミニウム等の配線用電極材は、低抵
抗であるから配線１よりも電圧降下が小さく、遅延時間
も短かく、セルＡを貫通して、もう一方の端子ＦＴに、
信号３２が伝達される。その端子ＦＴから発する信号線
を通じてセルＢにも、共通の信号３２が供給される。
とは別に、例えば、アルミニウム等の低抵抗の配線用電
極材よりなる貫通配線２により、隣接するセル領域■を
貫通させて、セルＢに共通の信号３２を供給する方法で
ある。配線２のアルミニウム等の配線用電極材は、低抵
抗であるから配線１よりも電圧降下が小さく、遅延時間
も短かく、セルＡを貫通して、もう一方の端子ＦＴに、
信号３２が伝達される。その端子ＦＴから発する信号線
を通じてセルＢにも、共通の信号３２が供給される。
今、このセルＡの貫通配線の配線方法に２つの従来例が
ある。
ある。
１つは貫通すべきセル領域の、セルとセルとの間を離し
て空きスペースを設け、そのスペースに信号線を貫通さ
せるものである。もう１つは貫通すべきセル領域の、セ
ル内部のスペースを探索しながら信号線を貫通させるも
のである。
て空きスペースを設け、そのスペースに信号線を貫通さ
せるものである。もう１つは貫通すべきセル領域の、セ
ル内部のスペースを探索しながら信号線を貫通させるも
のである。
しかしながら、前者では貫通させるためのスペースをセ
ル間に余分に必要とするため集積回路装置の面積増大に
つながり好ましくなかった。
ル間に余分に必要とするため集積回路装置の面積増大に
つながり好ましくなかった。
また後者に於いては、セル内部のパターン情報を用いて
迷路探索法を行うことによって空きスペースを発見する
ことになり時間がかかる。
迷路探索法を行うことによって空きスペースを発見する
ことになり時間がかかる。
通常、スタンダードセル法は計算機を用いて、セル配置
・配線を自動的に行う。その際、セルは、セル名、入出
力端子名、入出力端子位置等からなる情報を持つ１つの
ブラックボックスとして扱われていて、セル内部のマス
クパターンの膨大な図形情報を持つ必要はない。従って
後者に於いては、各セルの膨大な図形情報を配置・配線
処理の段階に持ち込まなくてはならず計算機のメモリの
制限上の不都合と、計算時間の大幅な増加となる。
・配線を自動的に行う。その際、セルは、セル名、入出
力端子名、入出力端子位置等からなる情報を持つ１つの
ブラックボックスとして扱われていて、セル内部のマス
クパターンの膨大な図形情報を持つ必要はない。従って
後者に於いては、各セルの膨大な図形情報を配置・配線
処理の段階に持ち込まなくてはならず計算機のメモリの
制限上の不都合と、計算時間の大幅な増加となる。
発明が解決しようとする問題点
ゲート電極材よりなり、セル内でゲートとして機能する
配線を、他のセル領域に属するセルに信号を供給する貫
通配線として使用する方法は、集積回路装置の遅延時間
の増大につながっていた。
配線を、他のセル領域に属するセルに信号を供給する貫
通配線として使用する方法は、集積回路装置の遅延時間
の増大につながっていた。
貫通配線を、配線領域より直接敷設し、セル領域を貫通
させて、他のセル領域に属するセルに信号を供給方法は
、スタンダードセル方式等の自動セル配置・配線法に於
ける信号線のセル領域貫通処理の際、集積回路装置の面
積の増大又は、開発工数・開発期間の増大につながって
いた。
させて、他のセル領域に属するセルに信号を供給方法は
、スタンダードセル方式等の自動セル配置・配線法に於
ける信号線のセル領域貫通処理の際、集積回路装置の面
積の増大又は、開発工数・開発期間の増大につながって
いた。
問題点を解決するための手段
本発明は以上の問題点を解決するために、セルの対向す
る２辺の間を貫通し、ゲート電極材よりなり、セル内で
トランジスタのゲートとして機能する第１の配線と、セ
ル内部で少なくとも１ケ所に於いて第１の配線と電気的
に接続され、それ以外の部分で、第１の配線と絶縁層で
分離された第２の配線を有し、更に、この第２の配線は
配線用電極材よりなり、貫通配線として機能することを
特徴とするものである。
る２辺の間を貫通し、ゲート電極材よりなり、セル内で
トランジスタのゲートとして機能する第１の配線と、セ
ル内部で少なくとも１ケ所に於いて第１の配線と電気的
に接続され、それ以外の部分で、第１の配線と絶縁層で
分離された第２の配線を有し、更に、この第２の配線は
配線用電極材よりなり、貫通配線として機能することを
特徴とするものである。
作 用
本発明はセルの対向する２辺の間を貫通し、ゲート電極
材よりなり、セル内でトランジスタのゲートとして機能
する第１の配線と、セル内部の少なくとも１ケ所に於い
て第１の配線と電気的に接続され、それ以外の部分で第
１の配線と絶縁層で分シされた第２の配線を有し、この
第２の配線が配線用電極材によりなり貫通配線として機
能することで、集積回路装置の遅延時間及び、面積が増
大することなく、且つ、計算機のメモリ増加や、処理時
間の増大を伴なうことなしに、セル領域の貫通処理を実
現すると同時に、異なるセル領域に属する２つ以上のセ
ルに共通の信号を供給することができるものである。
材よりなり、セル内でトランジスタのゲートとして機能
する第１の配線と、セル内部の少なくとも１ケ所に於い
て第１の配線と電気的に接続され、それ以外の部分で第
１の配線と絶縁層で分シされた第２の配線を有し、この
第２の配線が配線用電極材によりなり貫通配線として機
能することで、集積回路装置の遅延時間及び、面積が増
大することなく、且つ、計算機のメモリ増加や、処理時
間の増大を伴なうことなしに、セル領域の貫通処理を実
現すると同時に、異なるセル領域に属する２つ以上のセ
ルに共通の信号を供給することができるものである。
実施例
本発明によるセルの実施例として、第１図に、３人力Ｎ
ＯＲ回路のセルを示す。セルに設けられた端子として、
入力端子はＩ、Ｉ、Ｉ。、出力端子は０とする。実線は
、ゲート電極材よりなり、ゲートとして機能する配線１
０であり、破線は、たとえばＡ７等の低抵抗の配線用電
極材よりなり、貫通配線として機能する配線１１である
。
ＯＲ回路のセルを示す。セルに設けられた端子として、
入力端子はＩ、Ｉ、Ｉ。、出力端子は０とする。実線は
、ゲート電極材よりなり、ゲートとして機能する配線１
０であり、破線は、たとえばＡ７等の低抵抗の配線用電
極材よりなり、貫通配線として機能する配線１１である
。
第２図は、本発明によるセルの配線例を示す。
セルＳは、第１図に示す本発明のセル３人力ＮＯＲ回路
セルである。
セルである。
端子１１ は、配線２２と接続され、信号２２が入力す
る。端子工、は、配線１８と接続され、信号１８が入力
し、また配線１ｅに接続されることで、他のセル領域に
属するセルに信号１８が供給される。端子Ｉ３ も同様
に、配線２０と接続され、信号１４が入力し、また配線
１４と接続されることで、他のセル領域に属するセルに
信号１４が供給される。出力端子は、配線１２と接続さ
れる０本実施例では、貫通配線は入力配線とはセル内部
の両端で相互に接続されているため、入力配線内部の抵
抗成分による電圧降下を低減することができる。
る。端子工、は、配線１８と接続され、信号１８が入力
し、また配線１ｅに接続されることで、他のセル領域に
属するセルに信号１８が供給される。端子Ｉ３ も同様
に、配線２０と接続され、信号１４が入力し、また配線
１４と接続されることで、他のセル領域に属するセルに
信号１４が供給される。出力端子は、配線１２と接続さ
れる０本実施例では、貫通配線は入力配線とはセル内部
の両端で相互に接続されているため、入力配線内部の抵
抗成分による電圧降下を低減することができる。
第３図は、本発明による共通の信号を、異なるセル領域
に属する複数のセルに供給する例を示す。
に属する複数のセルに供給する例を示す。
Ｓｌ、Ｓ２は、配線領域で分離されている異なるセル領
域に属するセルである。ＩＡｌより１より２は入力端子
、０１，０２は出力端子である。セルＡにおいて実線は
、ゲート電極材よりなり、ゲートとして機能する配線１
ｏであり、破線は、配線用電極材よりなり貫通配線とし
て機能する配線１１である。
域に属するセルである。ＩＡｌより１より２は入力端子
、０１，０２は出力端子である。セルＡにおいて実線は
、ゲート電極材よりなり、ゲートとして機能する配線１
ｏであり、破線は、配線用電極材よりなり貫通配線とし
て機能する配線１１である。
セル領域Ｉに属するセルＡに、入力端子ＩＡ１を通して
、配線３２に接続し、信号３２がセルＡに入力される。
、配線３２に接続し、信号３２がセルＡに入力される。
入力端子ＩＡ、より、配線１０を通じて、セルＡに信号
３２が入力されると同時に、配線１１を通じて、配線１
０を通じる時よりも、電圧降下が小さく、遅延時間も短
かくセルＡを、信号３２が貫通して、セル領域■に属す
るセルＢに入力端子より１を通して入力される。
３２が入力されると同時に、配線１１を通じて、配線１
０を通じる時よりも、電圧降下が小さく、遅延時間も短
かくセルＡを、信号３２が貫通して、セル領域■に属す
るセルＢに入力端子より１を通して入力される。
発明の効果
以上のように本発明によれば、集積回路装置の遅延時間
及び、面積が増大することなく、且つ計算機のメモリ増
加や、処理時間の増大を伴なうことなしに、セル領域の
貫通処理を実現できると同時に、異なる２つのセル領域
に属する複数のセルに、共通の信号を供給することがで
きる。
及び、面積が増大することなく、且つ計算機のメモリ増
加や、処理時間の増大を伴なうことなしに、セル領域の
貫通処理を実現できると同時に、異なる２つのセル領域
に属する複数のセルに、共通の信号を供給することがで
きる。
第１図は本発明の一実施例におけるセルの概略構成図、
第２図は同セルの配線の一例を示す配線図、第３図は異
なる２つのセル領域に属する複数のセルに共通の信号を
供給するだめの配線図、第４図は従来の配線図である。 ■、Ｉ、Ｉ。、 ＩＡｌ、 ＩＢｌ、 ＩＢ２・・曲用
１の配線。 及び第２の配線の端子、０ 、０１，０２・・・・・・
出力端子、１０・・・・・・ゲート電極材よりなり、セ
ル内でトランジスタのゲートとして機能する第１の配線
、１１・・・・・・配線用電極材よりなり、貫通配線と
して機能する第２の配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＩＴ
、Ｉ２． Ｉ３−−一人力扁子 １１ 図 ０−ｍ−
出力端子ｌ０−−−ゲート配諜 ７７−−・貫通酊線 第２図 ＩＡ７． ＩＢ７． ｌｌ３２−−〜入力網号手続補正
書 昭和６７年 ７７月７２日
第２図は同セルの配線の一例を示す配線図、第３図は異
なる２つのセル領域に属する複数のセルに共通の信号を
供給するだめの配線図、第４図は従来の配線図である。 ■、Ｉ、Ｉ。、 ＩＡｌ、 ＩＢｌ、 ＩＢ２・・曲用
１の配線。 及び第２の配線の端子、０ 、０１，０２・・・・・・
出力端子、１０・・・・・・ゲート電極材よりなり、セ
ル内でトランジスタのゲートとして機能する第１の配線
、１１・・・・・・配線用電極材よりなり、貫通配線と
して機能する第２の配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＩＴ
、Ｉ２． Ｉ３−−一人力扁子 １１ 図 ０−ｍ−
出力端子ｌ０−−−ゲート配諜 ７７−−・貫通酊線 第２図 ＩＡ７． ＩＢ７． ｌｌ３２−−〜入力網号手続補正
書 昭和６７年 ７７月７２日
Claims (4)
- （１）セルの対向する２辺の間を貫通する第１の配線と
、第２の配線とが前記セル内部で少なくとも１ケ所に於
いて互いに電気的に接続され、前記少なくとも１ケ所以
外の部分で互いに電気的に非接触となっている集積回路
装置。 - （２）第１の配線がゲート電極材よりなり、第２の配線
が配線用電極材よりなる特許請求の範囲第１項記載の集
積回路装置。 - （３）第１の配線がセル内でトランジスタのゲートとし
て機能し、第２の配線は少なくとも一方の端が第１の配
線と電気的に接続される以外はセル内の素子と電気的に
非接触である特許請求の範囲第２項記載の集積回路装置
。 - （４）第１の配線と第２の配線とが、セルの２辺の近傍
で互いに電気的に接続されている特許請求の範囲第１項
記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13653786A JPS62293641A (ja) | 1986-06-12 | 1986-06-12 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13653786A JPS62293641A (ja) | 1986-06-12 | 1986-06-12 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293641A true JPS62293641A (ja) | 1987-12-21 |
Family
ID=15177506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13653786A Pending JPS62293641A (ja) | 1986-06-12 | 1986-06-12 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293641A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04216668A (ja) * | 1990-12-15 | 1992-08-06 | Sharp Corp | 半導体集積回路 |
-
1986
- 1986-06-12 JP JP13653786A patent/JPS62293641A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04216668A (ja) * | 1990-12-15 | 1992-08-06 | Sharp Corp | 半導体集積回路 |
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