JPS60189240A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60189240A JPS60189240A JP4460284A JP4460284A JPS60189240A JP S60189240 A JPS60189240 A JP S60189240A JP 4460284 A JP4460284 A JP 4460284A JP 4460284 A JP4460284 A JP 4460284A JP S60189240 A JPS60189240 A JP S60189240A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- circuit device
- layer
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、主として電子計算機を用いて自動設計され
る半導体集積回路装置に関するもので、特に、多層アル
ミ配線技術による大規模集積回路（以下ＬＳＩと略称す
る）に係る。
る半導体集積回路装置に関するもので、特に、多層アル
ミ配線技術による大規模集積回路（以下ＬＳＩと略称す
る）に係る。
一般に、この種のＬＳＩの自動設計には、ビルディング
ブロック方式と呼ばれるものが採用されている。上記ビ
ルディングブロック方式については、例えばＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−８ｔａｔｅＣｉｒ
ｃｕｉｔｓ ＣＨ１７２６−９／８２ ＰＰ、 １１１
−１１４，１９８２、および本出願人による特願昭５１
−７４６２７号に記載されている。
ブロック方式と呼ばれるものが採用されている。上記ビ
ルディングブロック方式については、例えばＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−８ｔａｔｅＣｉｒ
ｃｕｉｔｓ ＣＨ１７２６−９／８２ ＰＰ、 １１１
−１１４，１９８２、および本出願人による特願昭５１
−７４６２７号に記載されている。
第１図は、上記ビルデ（ングブロ、り方式により設計さ
れたＬＳＩのパターン平面図を模式的に示している。図
において、１１１ ｒｌ’ｘ ｒ１１３・・・はセル列
で、これらセル列１１１ 。
れたＬＳＩのパターン平面図を模式的に示している。図
において、１１１ ｒｌ’ｘ ｒ１１３・・・はセル列
で、これらセル列１１１ 。
１１２．１１３・・・間にはそれぞれ、配線領域（チャ
ネル領域）１２１ｒ１２ｔｒ・・・が配設される。上記
セル列は、各種機能回路を収納した論理回路ブロックと
しての単位セル１１ａ 。
ネル領域）１２１ｒ１２ｔｒ・・・が配設される。上記
セル列は、各種機能回路を収納した論理回路ブロックと
しての単位セル１１ａ 。
１１ｂ ｒｌｌｃ ＋・・・によって構成されている。
この単位セル１１１Ｌ 、１１ｂ 、１１ｃ 、・・・
間の配線は、上記チャネル領域２２１ ．１２．、・・
・を介して行なわれ、セル列を横切って配線する場合に
は、単位セル間を離間して形成し、この間隙１３（スル
ーと呼ばれる）を介して行なわれる。
間の配線は、上記チャネル領域２２１ ．１２．、・・
・を介して行なわれ、セル列を横切って配線する場合に
は、単位セル間を離間して形成し、この間隙１３（スル
ーと呼ばれる）を介して行なわれる。
第２図（ａ） 、 （ｂ）はそれぞれ、上記単位セルの
一例としてインバータ回路１１１Ｌのノ母ターン構成金
示している。（＆）図はパターン平面図、（ｂ）図は（
ａ）図のｘ −ｘ’線に沿った断面構成図である。半導
体基板１４には、ソース、ドレイン領域としての拡散層
１５３，１５２が形成され、これら拡散層１５１ ｒ１
５ｚ間の半導体基板１４上には絶縁膜１６を介してポリ
シリコンから成るダート電極１７が形成される。上記拡
散層１５１゜１５２上には、アルミニウムから成る配線
１８．。
一例としてインバータ回路１１１Ｌのノ母ターン構成金
示している。（＆）図はパターン平面図、（ｂ）図は（
ａ）図のｘ −ｘ’線に沿った断面構成図である。半導
体基板１４には、ソース、ドレイン領域としての拡散層
１５３，１５２が形成され、これら拡散層１５１ ｒ１
５ｚ間の半導体基板１４上には絶縁膜１６を介してポリ
シリコンから成るダート電極１７が形成される。上記拡
散層１５１゜１５２上には、アルミニウムから成る配線
１８．。
１８２が形成されコンタクトが取られる。また、上記半
導体基板１４上には、フィールド酸化膜１９が選択的に
形成され、このフィールド酸化膜１９上にポリシリコン
から成る出力配線２０が形成される。なお、スルー１３
を介して行なわれる配線は、第２図（Ｃ）に示すように
、フィールド酸化膜１９上に形成されたポリシリコン層
２１によって施される。また、セルに電源を供給する配
線２２ｘ ｒ ２２２はそれぞれ、アルミニウムによっ
て形成されている。
導体基板１４上には、フィールド酸化膜１９が選択的に
形成され、このフィールド酸化膜１９上にポリシリコン
から成る出力配線２０が形成される。なお、スルー１３
を介して行なわれる配線は、第２図（Ｃ）に示すように
、フィールド酸化膜１９上に形成されたポリシリコン層
２１によって施される。また、セルに電源を供給する配
線２２ｘ ｒ ２２２はそれぞれ、アルミニウムによっ
て形成されている。
上記のような構成の単位セルを横（または縦）−列に並
べてセル列を形成するため、前記第１図に示した半導体
集積回路装置において、セル列１１１ ＊１１ｚ ＊１
１ｓ ｒ・・・と平行な方向（Ｘ方向）の配線にはアル
ミ配線（実線で示す）が用いられ、垂直な方向（Ｙ方向
ンにはポリシリコン配線（破線で示す）が用いられる。
べてセル列を形成するため、前記第１図に示した半導体
集積回路装置において、セル列１１１ ＊１１ｚ ＊１
１ｓ ｒ・・・と平行な方向（Ｘ方向）の配線にはアル
ミ配線（実線で示す）が用いられ、垂直な方向（Ｙ方向
ンにはポリシリコン配線（破線で示す）が用いられる。
なお、Ｘ印は上記アルミ配線とポリシリコン配線とのコ
ンタクト部を示している。
ンタクト部を示している。
ところで、上記のような構成では、以下に記すような種
々の欠点がある。
々の欠点がある。
まず第１に、ポリシリコンによる配線抵抗のため高速動
作が得られない。これは、ポリシリコンのシート抵抗値
がおよそ数１００７口であ広アルミニウムに比べて１０
０倍以上大きいためこれによる配線抵抗が信号の大きな
伝達遅延を生じさせるためである。これはスルー配線に
ポリシリコンが用いられることにょシポリシリコンの配
線長が長くなｐｌさらに助長される。また、ポリシリコ
ンによる大きな出力抵抗が存在するため、信号の伝達遅
延が犬きくなる。すなわち、例えば第３図に示す様なイ
ンバータ回路２３に対するファンアウトが４個である回
路構成において、出力配線による出力抵抗をＲＯｓ次段
への入力配線による入力抵抗ｔ−Ｒｘ”Ｒｉ、配線ある
いはダートに付随する負荷容量をそれぞれＣ６＋０１〜
Ｃ１とし、Ａ点から０点までの信号伝搬時間をＴＩ、Ｂ
点から０点までの信号伝搬時間をＴ２とすると、Ｔ １
＋ Ｔ ｚはそれぞれ次式（１） 、 （２）で近似
される。
作が得られない。これは、ポリシリコンのシート抵抗値
がおよそ数１００７口であ広アルミニウムに比べて１０
０倍以上大きいためこれによる配線抵抗が信号の大きな
伝達遅延を生じさせるためである。これはスルー配線に
ポリシリコンが用いられることにょシポリシリコンの配
線長が長くなｐｌさらに助長される。また、ポリシリコ
ンによる大きな出力抵抗が存在するため、信号の伝達遅
延が犬きくなる。すなわち、例えば第３図に示す様なイ
ンバータ回路２３に対するファンアウトが４個である回
路構成において、出力配線による出力抵抗をＲＯｓ次段
への入力配線による入力抵抗ｔ−Ｒｘ”Ｒｉ、配線ある
いはダートに付随する負荷容量をそれぞれＣ６＋０１〜
Ｃ１とし、Ａ点から０点までの信号伝搬時間をＴＩ、Ｂ
点から０点までの信号伝搬時間をＴ２とすると、Ｔ １
＋ Ｔ ｚはそれぞれ次式（１） 、 （２）で近似
される。
ＴＩ ＝ Ｃ（Ｉ Ｒｏ ＋ ＣＩ Ｒ１−（１）Ｔ、
＝ＣｌＲ１・・・（２） ことで、前記第１図の様に構成した場合にはｒ ＲＯ）
Ｒｔ ＋ Ｃｏ ＞ Ｃｔ Ｊとなるので、ｒＴｂ＞
ＴｓＪとなる。この事は、信号伝搬時間に対する出力抵
抗ａｏと負荷容量ｃｏの影響が、Ｒ１ｒ ＣＩに比べて
非常に大きいことを意味する。特に、前記第１図に示し
た構成では、ポリシリコンによるスルー配線の存在によ
り出方抵抗Ｒｏの減少が困難であり、且つファンアウト
が多くなればなる程負荷容量ＣＯが大きくなるため、高
速動作の実現が困難である。
＝ＣｌＲ１・・・（２） ことで、前記第１図の様に構成した場合にはｒ ＲＯ）
Ｒｔ ＋ Ｃｏ ＞ Ｃｔ Ｊとなるので、ｒＴｂ＞
ＴｓＪとなる。この事は、信号伝搬時間に対する出力抵
抗ａｏと負荷容量ｃｏの影響が、Ｒ１ｒ ＣＩに比べて
非常に大きいことを意味する。特に、前記第１図に示し
た構成では、ポリシリコンによるスルー配線の存在によ
り出方抵抗Ｒｏの減少が困難であり、且つファンアウト
が多くなればなる程負荷容量ＣＯが大きくなるため、高
速動作の実現が困難である。
第２に、配線がセル列を横切る場合、単位セルと単位セ
ルとの間にスルーとしての専有領域を必要とするため、
高集積化が困難である。
ルとの間にスルーとしての専有領域を必要とするため、
高集積化が困難である。
第３の問題として、スルー配線の通過位置を割り付ける
際、セルの位置がシフトされるため、スルー位置の最適
化および配線アルゴリズムの最適化を共に実現すること
が困難となフ、この結果高密度な配線が得られない。こ
のことは、自動配線を実行する際に、単位セルの位置が
変化しない場合と、スルー配線が生ずる毎に単位セルの
位置がシフトされる場合の配線アルゴリズムを比べて考
慮すれば容易に理解されよう。
際、セルの位置がシフトされるため、スルー位置の最適
化および配線アルゴリズムの最適化を共に実現すること
が困難となフ、この結果高密度な配線が得られない。こ
のことは、自動配線を実行する際に、単位セルの位置が
変化しない場合と、スルー配線が生ずる毎に単位セルの
位置がシフトされる場合の配線アルゴリズムを比べて考
慮すれば容易に理解されよう。
上述したように、ビルディンググロック方式により形成
された従来の半導体集積回路装置においては、高速且つ
高集積度なものが得られなかった。
された従来の半導体集積回路装置においては、高速且つ
高集積度なものが得られなかった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高速且つ高集積度な半導体集
積回路装置を提供すると七である。
その目的とするところは、高速且つ高集積度な半導体集
積回路装置を提供すると七である。
すなわち、この発明においては、上記の目的を達成する
ために、各種機能回路を収納した単位セルを横（または
縦〕−列に並べて形成したセル列をそれぞれ所定間隔に
離間して複数列配設し、上記セル列間の領域に自動配線
を施して（或いは手配線も可能であるン単位セル間の配
ａｋ行なう半導体集積回路装置において、上記単位セル
間の配線を互いに絶縁された少なくとも２層の金属層を
用いて形成したもので、単位セル間の配線にゲートアレ
イ等に用いられるアルミニウムの多層配線技術を用いて
いる。
ために、各種機能回路を収納した単位セルを横（または
縦〕−列に並べて形成したセル列をそれぞれ所定間隔に
離間して複数列配設し、上記セル列間の領域に自動配線
を施して（或いは手配線も可能であるン単位セル間の配
ａｋ行なう半導体集積回路装置において、上記単位セル
間の配線を互いに絶縁された少なくとも２層の金属層を
用いて形成したもので、単位セル間の配線にゲートアレ
イ等に用いられるアルミニウムの多層配線技術を用いて
いる。
以下、この発明の一実施例について図面を参照して説明
する。第４図において、前記第１図と同一構成部には同
じ符号を付してその説明は省略する。ここでは、第１層
のアルミ配線を実線で、第２層のアルミ配線を１点鎖線
で、ポリシリコン配線を破線でそれぞれ示す。
する。第４図において、前記第１図と同一構成部には同
じ符号を付してその説明は省略する。ここでは、第１層
のアルミ配線を実線で、第２層のアルミ配線を１点鎖線
で、ポリシリコン配線を破線でそれぞれ示す。
まず、単位セル１１ａの出力配線は、第２層アルミから
成る配線し！によってチャネル領域１２１へＹ方向へ引
き出される。次に、この配線Ｌｌはコンタクト２４１に
よって、第１／ｍアルミがら成シＸ方向に延設される配
線Ｌ２の一端に接続される。
成る配線し！によってチャネル領域１２１へＹ方向へ引
き出される。次に、この配線Ｌｌはコンタクト２４１に
よって、第１／ｍアルミがら成シＸ方向に延設される配
線Ｌ２の一端に接続される。
この配線Ｌ２の他端には、コンタクト２４２によって、
ｇ ＋７ シ！／コン配ｆｍ Ｌ ｓが接続され、この
ポリシリコン配置ａＬｓには単位セル１１．の入力ダー
トが接続される。また、上記第１７＃アルミ配線Ｌ２に
はコンタクト２４３を介して第２ノーアルミ配線Ｌ４の
一端が接続され、この配線し４は単位セルＪＪｉ上全絶
縁層を介してＹ方向に配線される。上記第２層アルミ配
線Ｌ４の他端には、コンタクト２４４を介してＸ方向に
延設される第１層アルミ配線り、の一端が接続され、こ
の配線り、の他端にはコンタクト２３藝を介してポリシ
リコン配線Ｌ６の一端が接続される。
ｇ ＋７ シ！／コン配ｆｍ Ｌ ｓが接続され、この
ポリシリコン配置ａＬｓには単位セル１１．の入力ダー
トが接続される。また、上記第１７＃アルミ配線Ｌ２に
はコンタクト２４３を介して第２ノーアルミ配線Ｌ４の
一端が接続され、この配線し４は単位セルＪＪｉ上全絶
縁層を介してＹ方向に配線される。上記第２層アルミ配
線Ｌ４の他端には、コンタクト２４４を介してＸ方向に
延設される第１層アルミ配線り、の一端が接続され、こ
の配線り、の他端にはコンタクト２３藝を介してポリシ
リコン配線Ｌ６の一端が接続される。
そして、Ｙ方向に延設される上記ポリシリコン配線Ｌ６
の他端には、単位セル１１ｎの入力ダートが接続されて
成る。
の他端には、単位セル１１ｎの入力ダートが接続されて
成る。
なお、スルー配線であるＬ４は、単位セル１１１上を、
このセル１１１内に使用されている第２層アルミ配線を
避けるように配線される。
このセル１１１内に使用されている第２層アルミ配線を
避けるように配線される。
つまり、セル内で第２層アルミ配線を用いている部分は
、スルー配線の禁止領域として認識しておく。また、信
号を出力する単位セル１１．Ｌは、その出力信号線が第
２層アルミ配線によって形成されるため、第５図（ａ）
、 （ｂ）に示すように、出力のドレインである第１
層アルミ配線２９上に第２層アルミ配線によるタラｆａ
ｔｓが端子として形成され、第１層アルミ配線と第２層
アルミ配線とのコンタクトが取られている。第５図（ａ
） 、 （ｂ）において、前記第２図（ａ） ＋ （ｂ
）と同一構成部には同じ符号を付してその説明は省略す
る。
、スルー配線の禁止領域として認識しておく。また、信
号を出力する単位セル１１．Ｌは、その出力信号線が第
２層アルミ配線によって形成されるため、第５図（ａ）
、 （ｂ）に示すように、出力のドレインである第１
層アルミ配線２９上に第２層アルミ配線によるタラｆａ
ｔｓが端子として形成され、第１層アルミ配線と第２層
アルミ配線とのコンタクトが取られている。第５図（ａ
） 、 （ｂ）において、前記第２図（ａ） ＋ （ｂ
）と同一構成部には同じ符号を付してその説明は省略す
る。
すなわち、単位セル内に存在する出力端子２６から単位
セル外の他の配線層に置き換えるまでの出力配線として
、絶縁層２７上に形成した第２層アルミ配線２８を用い
ておシ、この第２層アルミ配線２８をスルー配線として
も使用する。
セル外の他の配線層に置き換えるまでの出力配線として
、絶縁層２７上に形成した第２層アルミ配線２８を用い
ておシ、この第２層アルミ配線２８をスルー配線として
も使用する。
なお、この場合電源供給用の配線２２＊ ｅ２２ｇはそ
れぞれ第１層アルミ配線によって形成する。
れぞれ第１層アルミ配線によって形成する。
このような構成によれば、出力配線およびスルー配線と
して配線抵抗の小さいアルミニウムを使用したので、前
記第３図に示した出方抵抗Ｒ，の抵抗値を小さくでき、
信号遅延時間が少なく、高速動作が得られる。また、ス
ルー配線に第２層アルミ配線を用いて単位セル上を通過
させるようにしたので、単位セルと単位セルとの間にス
ルー領域を設ける必要がなく、高集積化が可能となると
ともに、スルー配線のために単位セルの配置をシフトす
る必要がないため、配線アルゴリズムの最適化が容易と
なり、高密度な配線が得られる。
して配線抵抗の小さいアルミニウムを使用したので、前
記第３図に示した出方抵抗Ｒ，の抵抗値を小さくでき、
信号遅延時間が少なく、高速動作が得られる。また、ス
ルー配線に第２層アルミ配線を用いて単位セル上を通過
させるようにしたので、単位セルと単位セルとの間にス
ルー領域を設ける必要がなく、高集積化が可能となると
ともに、スルー配線のために単位セルの配置をシフトす
る必要がないため、配線アルゴリズムの最適化が容易と
なり、高密度な配線が得られる。
さらに、派生的に得られる効果として、２層のアルミ配
線を用いることにより、ポリシリコン配線と第２層アル
ミ配線との重なりが許され（配線ショートが起きない）
異なる信号線金回−メッシュ（配線トラックン上に配線
する事が可能となるため、高密度の配線が得られる。ま
た、単位セルからの出カイ百号線を第２Ｎアルミ配線に
することにより、自身のドレイン上を第２層アルミ配線
によって配線可能となる。この結果、前記第２図に示し
た様表出力（ドレイン）を第１ノーアルミ配線からポリ
シリコン配線へ変換してセル外へ出力する為の領域が不
要となり、前記第５図に示したように単位セルのツヤタ
ーン面積を減少できる。
線を用いることにより、ポリシリコン配線と第２層アル
ミ配線との重なりが許され（配線ショートが起きない）
異なる信号線金回−メッシュ（配線トラックン上に配線
する事が可能となるため、高密度の配線が得られる。ま
た、単位セルからの出カイ百号線を第２Ｎアルミ配線に
することにより、自身のドレイン上を第２層アルミ配線
によって配線可能となる。この結果、前記第２図に示し
た様表出力（ドレイン）を第１ノーアルミ配線からポリ
シリコン配線へ変換してセル外へ出力する為の領域が不
要となり、前記第５図に示したように単位セルのツヤタ
ーン面積を減少できる。
なお、上記実施例ではスルー配線および単位セルからの
出力配線として、第２１ｉアルミ配線を用いたが、これ
らの配線を第１層アルミ配線で形成しても良い。この場
合は、第１層アルミ配線で形成した部分を第２層アルミ
配線で形成する。
出力配線として、第２１ｉアルミ配線を用いたが、これ
らの配線を第１層アルミ配線で形成しても良い。この場
合は、第１層アルミ配線で形成した部分を第２層アルミ
配線で形成する。
第６図は、この発明の他の実施例を示すもので、上記実
施例においては、スルー配線に第２層アルミ配線を用い
るとともに、この第２層アルミ配線を単位セル上に絶縁
層を介して形成し、単位セルからの出力配線に第１層ア
ルミ配線を用いたのに対し、単位セルからの出力配線に
ポリシリコン配線Ｌ７を用いたものである。図において
前記第４図と同一構成部には同じ符号を付してその説明
は省略するこのような構成によれば、スルー配線を行な
う場合、横切られる単位セル内にスルー配線の禁止領域
は不要となシ、セル列の全領域に対しスルー配線を通過
させることができ配線アルゴリズムが更に容易となり高
集積化を得やすくなる。
施例においては、スルー配線に第２層アルミ配線を用い
るとともに、この第２層アルミ配線を単位セル上に絶縁
層を介して形成し、単位セルからの出力配線に第１層ア
ルミ配線を用いたのに対し、単位セルからの出力配線に
ポリシリコン配線Ｌ７を用いたものである。図において
前記第４図と同一構成部には同じ符号を付してその説明
は省略するこのような構成によれば、スルー配線を行な
う場合、横切られる単位セル内にスルー配線の禁止領域
は不要となシ、セル列の全領域に対しスルー配線を通過
させることができ配線アルゴリズムが更に容易となり高
集積化を得やすくなる。
第７図は、さらにこの発明の他の実施例を示すもので、
ここでは、Ｙ方向の配線として第１層アルミ配線Ｌｓ＋
Ｌ書 ＩＬＩＯおよびＬｔｔを、Ｘ方向の配線として第
２層アルミ配線ＬＨＩＬｘｓ ｋそれぞれ用い、これら
の配線をコンタクト３０１〜３０５によって接続してお
シ、単位セル外の配線としてポリシリコン配線は使用し
ていない。このように構成する場合、Ｙ方向の第１層ア
ルミ配線は単位セル内の電源用アルミ配線と交差するた
め、電源線として第８図の／ｆターン平面図に示すよう
に、第２層アルミ配線３１１＊３１茸を使用する。なお
、３２里〜３２６は第１層アルミ配線、３３はポリシリ
コン配線である。
ここでは、Ｙ方向の配線として第１層アルミ配線Ｌｓ＋
Ｌ書 ＩＬＩＯおよびＬｔｔを、Ｘ方向の配線として第
２層アルミ配線ＬＨＩＬｘｓ ｋそれぞれ用い、これら
の配線をコンタクト３０１〜３０５によって接続してお
シ、単位セル外の配線としてポリシリコン配線は使用し
ていない。このように構成する場合、Ｙ方向の第１層ア
ルミ配線は単位セル内の電源用アルミ配線と交差するた
め、電源線として第８図の／ｆターン平面図に示すよう
に、第２層アルミ配線３１１＊３１茸を使用する。なお
、３２里〜３２６は第１層アルミ配線、３３はポリシリ
コン配線である。
このような構成では、配線がセル列を横切る場合にスル
ー領域１３を必要とするが、スルー配線Ｌ・および単位
セルの出力配線Ｌ８がアルミ配線であるため、高速化が
可能である。
ー領域１３を必要とするが、スルー配線Ｌ・および単位
セルの出力配線Ｌ８がアルミ配線であるため、高速化が
可能である。
以上説明したようにこの発明によれば、高速且つ高集積
度な半導体集積回路装置が得られる。
度な半導体集積回路装置が得られる。
第１図は従来の半導体集積回路装置を説明するための図
、第２図は上記第１図におけるインバータ回路の・母タ
ーン構成を説明するための図、第３図は上記第１図にお
ける信号の伝達遅延を説明するための図、第４図はこの
発明の一実施例に係る半導体集積回路装置を説明するた
めの図、第５図は上記第４図におけるインバータ回路の
・母ターン構成を説明するための図、第６図ないし第８
図はそれぞれこの発明の他の実施例を説明するための図
である。 １１＠ ｅｌｌｂ ＋１１ｃ＋”’単位セル、１１１゜
’１＊ｍ１ｌＢ・・・セル列、１２１ｒ１２ｇ＋・・・
配線領域（チャネル領域）、Ｌ１〜Ｌ１ｍ・・・配線。 出願人代理人 弁理士 鈴 江 武 彦１３ 団 第４図 第６図 ｊ１２
、第２図は上記第１図におけるインバータ回路の・母タ
ーン構成を説明するための図、第３図は上記第１図にお
ける信号の伝達遅延を説明するための図、第４図はこの
発明の一実施例に係る半導体集積回路装置を説明するた
めの図、第５図は上記第４図におけるインバータ回路の
・母ターン構成を説明するための図、第６図ないし第８
図はそれぞれこの発明の他の実施例を説明するための図
である。 １１＠ ｅｌｌｂ ＋１１ｃ＋”’単位セル、１１１゜
’１＊ｍ１ｌＢ・・・セル列、１２１ｒ１２ｇ＋・・・
配線領域（チャネル領域）、Ｌ１〜Ｌ１ｍ・・・配線。 出願人代理人 弁理士 鈴 江 武 彦１３ 団 第４図 第６図 ｊ１２
Claims (1)
- 【特許請求の範囲】 （１）各種機能回路を収納した単位セルによって形成し
た複数のセル列と、これらセル列間に配設される配線領
域と、この配線領域に形成される互いに絶縁された少な
くとも２層の金属配線層とを具備したこと全特徴とする
半導体集積回路装置。 （２） 前記金属配線層はそれぞれ、アルミニウムから
成ることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。 （３）各種機能回路全収納した単位セルによって形成し
た複数のセル列と、これらセル列間に配設される配線領
域と、上記セル列を横切って施される金属層から成る配
線とを具備したことを特徴とする半導体集積回路装置。 （４）前記セル列金横切る配線は、単位セル上に絶縁層
を介して形成される金属層から成ることを特徴とする特
許請求の範囲第３項記載の半導体集積回路装置。 （５）前記金属層は、アルミニウムから成ることを特徴
とする特許請求の範囲第３項または第４項記載の半導体
集積回路装置。 （６）各種機能回路を収納した単位セルによって形成し
た複数のセル列と、これらセル列間に配設される配線領
域と、絶縁層上に形成された金属層から成る上記単位セ
ルの出力配線とを具備したことを特徴とする半導体集積
回路装置。 （７〕 前記出力配線は、単位セル内に存在する出力端
子からこの単位セル外の他の配線層に置き換えるまでの
配線であること′ｔ−特徴とする特許請求の範囲第６項
記載の半導体集積回路装置。 （８） 前記出力配線に金属層を用い、単位セルへの入
力配線にポリシリコンＩｒｔ−用い、単位セル間におけ
る上記出力配線と入力配線との接続に、上記出力配線に
用いた金属層と同一平面上の金属層音用いたこと′（ｉ
−特徴とする特許請求の範囲第６項あるいは第７項記載
の半導体集積回路装置。 （９） 前記出力配線に第１の金属層を用い、単位セル
への人力配線にポリシリコン層を用い、単位セル間にお
ける上記出力配線と入力配線との接続に、上記出力配線
に用いた第１金属層と絶縁層によって絶縁された第２の
金属層を用いたことを特徴とする特許請求の範囲第６項
あるいは第７項記載の半導体集積回路装置。 α０ 前記入力配線は、単位セル内に存在する入力端子
からこの単位セル外の他の配線層に置き換えるまでの配
線であること全特徴とする特許請求の範囲第８項あるい
は第９項記載の半導体集積回路装置。 αυ 前記金属層は、アルミニウムから成ることを特徴
とする特許請求の範囲第６項１．第８項および第９項記
載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4460284A JPS60189240A (ja) | 1984-03-08 | 1984-03-08 | 半導体集積回路装置 |
| EP85102640A EP0154346B1 (en) | 1984-03-08 | 1985-03-08 | Semiconductor integrated circuit device |
| DE8585102640T DE3584102D1 (de) | 1984-03-08 | 1985-03-08 | Integrierte halbleiterschaltungsvorrichtung. |
| US07/180,675 US4974049A (en) | 1984-03-08 | 1988-04-07 | Semiconductor integrated circuit configured by using polycell technique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4460284A JPS60189240A (ja) | 1984-03-08 | 1984-03-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189240A true JPS60189240A (ja) | 1985-09-26 |
Family
ID=12695997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4460284A Pending JPS60189240A (ja) | 1984-03-08 | 1984-03-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189240A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293642A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 集積回路 |
| JPS63299247A (ja) * | 1987-05-29 | 1988-12-06 | Toshiba Corp | スタンダ−ドセル方式の半導体集積回路 |
| JPH01100942A (ja) * | 1987-10-14 | 1989-04-19 | Toshiba Corp | 半導体集積回路 |
| JPH0289339A (ja) * | 1988-09-27 | 1990-03-29 | Matsushita Electron Corp | 半導体集積回路装置 |
| JPH03151652A (ja) * | 1989-11-08 | 1991-06-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH03222457A (ja) * | 1990-01-29 | 1991-10-01 | Matsushita Electric Ind Co Ltd | 標準セルおよび自動配置配線方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211744A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5866342A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
-
1984
- 1984-03-08 JP JP4460284A patent/JPS60189240A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211744A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5866342A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293642A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 集積回路 |
| JPS63299247A (ja) * | 1987-05-29 | 1988-12-06 | Toshiba Corp | スタンダ−ドセル方式の半導体集積回路 |
| JPH01100942A (ja) * | 1987-10-14 | 1989-04-19 | Toshiba Corp | 半導体集積回路 |
| JPH0289339A (ja) * | 1988-09-27 | 1990-03-29 | Matsushita Electron Corp | 半導体集積回路装置 |
| JPH03151652A (ja) * | 1989-11-08 | 1991-06-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH03222457A (ja) * | 1990-01-29 | 1991-10-01 | Matsushita Electric Ind Co Ltd | 標準セルおよび自動配置配線方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60189240A (ja) | 半導体集積回路装置 | |
| JPH0571137B2 (ja) | ||
| JPH0556864B2 (ja) | ||
| JPS583379B2 (ja) | 半導体装置 | |
| US4746965A (en) | Integrated semiconductor circuit device | |
| JPH1041393A (ja) | 半導体スタンダードセル及びその配置配線方法 | |
| JPH08213466A (ja) | 半導体集積回路 | |
| US5442206A (en) | Lay-out structure of power source potential lines and grand potential lines for semiconductor integrated circuit | |
| JP2515029B2 (ja) | 半導体記憶装置 | |
| JPS6256662B2 (ja) | ||
| JPH0680670B2 (ja) | 半導体集積回路装置 | |
| JPH06120342A (ja) | 半導体装置の配線レイアウト方法 | |
| JP2947219B2 (ja) | スタンダードセル方式の半導体集積回路の配線構造 | |
| JPH022122A (ja) | 半導体集積回路装置 | |
| JPH0560666B2 (ja) | ||
| JP2560813B2 (ja) | 半導体集積回路 | |
| JPH0430452A (ja) | 半導体集積回路装置 | |
| JPH07249065A (ja) | 配線経路探索方法 | |
| JPS6333843A (ja) | 半導体集積回路 | |
| JPH06252367A (ja) | Ｃｍｏｓ基本セルを有する半導体装置 | |
| JPS60202950A (ja) | 演算回路 | |
| JPH1074917A (ja) | マスタスライス方式集積回路装置およびその配線方法 | |
| JPH09191052A (ja) | 半導体集積回路 | |
| JPS6298641A (ja) | 半導体集積回路 | |
| JPH05120381A (ja) | 半導体集積回路の配線レイアウト方法及び装置 |