JPH07249065A - 配線経路探索方法 - Google Patents
配線経路探索方法Info
- Publication number
- JPH07249065A JPH07249065A JP6040110A JP4011094A JPH07249065A JP H07249065 A JPH07249065 A JP H07249065A JP 6040110 A JP6040110 A JP 6040110A JP 4011094 A JP4011094 A JP 4011094A JP H07249065 A JPH07249065 A JP H07249065A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- cost
- parallel
- length
- layout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は制限値以上の並行配線長を有する配線
レイアウトを未然に防止し得る配線経路探索方法を提供
することを目的とする。 【構成】配線の長さに基づく配線長コストと、並行配線
の長さに基づく制限用コストとに基づいて配線コストが
演算され、同配線コストが最小となる配線経路が迷路探
索法により探索される。
レイアウトを未然に防止し得る配線経路探索方法を提供
することを目的とする。 【構成】配線の長さに基づく配線長コストと、並行配線
の長さに基づく制限用コストとに基づいて配線コストが
演算され、同配線コストが最小となる配線経路が迷路探
索法により探索される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路の配
線レイアウトの設計方法に関するものである。
線レイアウトの設計方法に関するものである。
【０００２】近年、半導体集積回路の設計に際し、ＣＡ
Ｄシステムが使用され、回路レイアウト及び配線レイア
ウトが設計される。集積回路内の配線は、各配線の配線
長、並行してレイアウトされる配線の配線長の増大にと
もなって寄生容量が増大し、その寄生容量により、伝達
される信号の遅延時間が増大する。従って、このような
遅延時間の増大を防止しながら配線レイアウトの設計を
効率的に行うことが必要となっている。
Ｄシステムが使用され、回路レイアウト及び配線レイア
ウトが設計される。集積回路内の配線は、各配線の配線
長、並行してレイアウトされる配線の配線長の増大にと
もなって寄生容量が増大し、その寄生容量により、伝達
される信号の遅延時間が増大する。従って、このような
遅延時間の増大を防止しながら配線レイアウトの設計を
効率的に行うことが必要となっている。
【０００３】
【従来の技術】ＣＡＤシステムによる配線レイアウトの
設計方法の一例である迷路探索法を図６〜図８に従って
説明する。
設計方法の一例である迷路探索法を図６〜図８に従って
説明する。
【０００４】図６に示すように、既にレイアウトされた
既配線１に隣接して設けられた２つのコンタクトホール
２ａ，２ｂ間に配線をレイアウトする場合を考える。ま
ず、１マスが最小配線間隔に対応する多数のマスでレイ
アウト面を区画する。この状態で、図８に示すようにコ
ンタクトホール２ａから同２ｂに向かって複数の配線経
路が１マス毎に順次探索され（ステップ１）、１マス進
む毎に「１」の配線長コストが加算される（ステップ
２）。図６において、各マス中の数字は配線長コストの
加算値を示す。
既配線１に隣接して設けられた２つのコンタクトホール
２ａ，２ｂ間に配線をレイアウトする場合を考える。ま
ず、１マスが最小配線間隔に対応する多数のマスでレイ
アウト面を区画する。この状態で、図８に示すようにコ
ンタクトホール２ａから同２ｂに向かって複数の配線経
路が１マス毎に順次探索され（ステップ１）、１マス進
む毎に「１」の配線長コストが加算される（ステップ
２）。図６において、各マス中の数字は配線長コストの
加算値を示す。
【０００５】前記配線経路は、既配線１に干渉する方向
を除いて、コンタクトホール２ａを含むマスを起点とし
て、すべての隣接するマスに向かって１マスずつ探索さ
れる。そして、いずれかの経路がコンタクトホール２ｂ
に到達するまで、このような動作が繰り返される（ステ
ップ１〜３）。
を除いて、コンタクトホール２ａを含むマスを起点とし
て、すべての隣接するマスに向かって１マスずつ探索さ
れる。そして、いずれかの経路がコンタクトホール２ｂ
に到達するまで、このような動作が繰り返される（ステ
ップ１〜３）。
【０００６】複数の経路の中からいずれかの経路がコン
タクトホール２ｂに到達すると（ステップ３）、配線長
コストが最小となる経路が選択される（ステップ４）。
従って、図７に示すようにコンタクトホール２ａ，２ｂ
を直線で結ぶ配線３が、配線長コストの最も小さい配線
経路として選択されて、レイアウトされる。
タクトホール２ｂに到達すると（ステップ３）、配線長
コストが最小となる経路が選択される（ステップ４）。
従って、図７に示すようにコンタクトホール２ａ，２ｂ
を直線で結ぶ配線３が、配線長コストの最も小さい配線
経路として選択されて、レイアウトされる。
【０００７】
【発明が解決しようとする課題】上記のような迷路探索
法により選択されてレイアウトされた配線３は、既配線
１に対する並行配線長は考慮されていない。前記配線３
は既配線１に対し最小配線間隔で並行にレイアウトされ
ている。従って、両配線１，３で伝達される信号間にク
ロストークが発生して、両配線１，３で伝達される信号
が入力される回路で誤動作が生じる可能性がある。
法により選択されてレイアウトされた配線３は、既配線
１に対する並行配線長は考慮されていない。前記配線３
は既配線１に対し最小配線間隔で並行にレイアウトされ
ている。従って、両配線１，３で伝達される信号間にク
ロストークが発生して、両配線１，３で伝達される信号
が入力される回路で誤動作が生じる可能性がある。
【０００８】また、前記配線３の下層に他の配線が並行
にレイアウトされていると、下層の配線長が長くなるほ
ど、アンテナ効果により両配線間に蓄積される電荷が増
大する。このような状態では、プロセス時の配線工程に
おいて素子破壊が発生することがある。
にレイアウトされていると、下層の配線長が長くなるほ
ど、アンテナ効果により両配線間に蓄積される電荷が増
大する。このような状態では、プロセス時の配線工程に
おいて素子破壊が発生することがある。
【０００９】しかし、上記迷路探索法では下層配線との
並行配線長を考慮したレイアウトを行うことはできない
という問題点がある。また、配線３と既配線１との間に
寄生する寄生容量及び配線３とその下層配線との間に寄
生する寄生容量を考慮したレイアウトを行うこともでき
ないため、その寄生容量により回路の動作マージンを越
える遅延時間が発生して、誤動作の原因となることがあ
る。
並行配線長を考慮したレイアウトを行うことはできない
という問題点がある。また、配線３と既配線１との間に
寄生する寄生容量及び配線３とその下層配線との間に寄
生する寄生容量を考慮したレイアウトを行うこともでき
ないため、その寄生容量により回路の動作マージンを越
える遅延時間が発生して、誤動作の原因となることがあ
る。
【００１０】この発明の目的は、制限値以上の並行配線
長を有する配線レイアウトを未然に防止し得る配線経路
探索方法を提供することにある。
長を有する配線レイアウトを未然に防止し得る配線経路
探索方法を提供することにある。
【００１１】
【課題を解決するための手段】配線の長さに基づく配線
長コストと、並行配線の長さに基づく制限用コストとに
基づいて配線コストが演算され、同配線コストが最小と
なる配線経路が迷路探索法により探索される。
長コストと、並行配線の長さに基づく制限用コストとに
基づいて配線コストが演算され、同配線コストが最小と
なる配線経路が迷路探索法により探索される。
【００１２】また、１マスが最小配線間隔に対応する多
数のマスでレイアウト面が区画され、配線起点から配線
終点に向かって複数の配線経路が１マス毎に順次探索さ
れ、１マス進む毎に「１」を加算する配線長コストと、
既配線に隣接して並行に１マス進む毎に「１」を加算す
る制限用コストとに基づいて配線コストが演算され、前
記配線コストが最小となる配線経路が迷路探索法により
探索される。
数のマスでレイアウト面が区画され、配線起点から配線
終点に向かって複数の配線経路が１マス毎に順次探索さ
れ、１マス進む毎に「１」を加算する配線長コストと、
既配線に隣接して並行に１マス進む毎に「１」を加算す
る制限用コストとに基づいて配線コストが演算され、前
記配線コストが最小となる配線経路が迷路探索法により
探索される。
【００１３】
【作用】配線長コストと制限用コストとに基づいて配線
コストが演算され、同配線コストが最小となる配線経路
が選択される。
コストが演算され、同配線コストが最小となる配線経路
が選択される。
【００１４】
【実施例】図１〜図３は本発明を具体化した第一の実施
例を示す。なお、前記従来例と同一構成部分は同一符号
を付して説明する。
例を示す。なお、前記従来例と同一構成部分は同一符号
を付して説明する。
【００１５】図１に示すように、前記従来例と同様に、
既にレイアウトされた既配線１に隣接して設けられた２
つのコンタクトホール２ａ，２ｂ間に、並行配線長の制
限値を３マスとして配線をレイアウトする場合を考え
る。
既にレイアウトされた既配線１に隣接して設けられた２
つのコンタクトホール２ａ，２ｂ間に、並行配線長の制
限値を３マスとして配線をレイアウトする場合を考え
る。
【００１６】まず、１マスが最小配線間隔に対応する多
数のマスでレイアウト面を区画する。この状態で、コン
タクトホール２ａから同２ｂに向かって複数の配線経路
が１マス毎に順次探索される（ステップ１１）。１マス
進む毎に「１」の配線長コストと、前記既配線１に隣接
して並行に進む毎に「１」の制限用コストがそれぞれ別
個に加算される（ステップ１２）。
数のマスでレイアウト面を区画する。この状態で、コン
タクトホール２ａから同２ｂに向かって複数の配線経路
が１マス毎に順次探索される（ステップ１１）。１マス
進む毎に「１」の配線長コストと、前記既配線１に隣接
して並行に進む毎に「１」の制限用コストがそれぞれ別
個に加算される（ステップ１２）。
【００１７】図１において、各マス中の大数字は配線長
コストの加算値を示し、添数字は制限用コストの加算値
を示す。各マス中の記号「∞」は制限用コストが「３」
を越えて配線不能となるマスを示す。
コストの加算値を示し、添数字は制限用コストの加算値
を示す。各マス中の記号「∞」は制限用コストが「３」
を越えて配線不能となるマスを示す。
【００１８】前記配線経路は、既配線１に干渉する方向
を除いて、コンタクトホール２ａを含むマスを起点とし
て、すべての隣接するマスに向かって１マスずつ探索さ
れる。制限用コストが「３」を越えた配線経路は、それ
以上の探索が中止される（ステップ１３）。そして、い
ずれかの経路がコンタクトホール２ｂに到達するまで、
このような動作が繰り返される（ステップ１１〜１
４）。
を除いて、コンタクトホール２ａを含むマスを起点とし
て、すべての隣接するマスに向かって１マスずつ探索さ
れる。制限用コストが「３」を越えた配線経路は、それ
以上の探索が中止される（ステップ１３）。そして、い
ずれかの経路がコンタクトホール２ｂに到達するまで、
このような動作が繰り返される（ステップ１１〜１
４）。
【００１９】複数の経路の中からいずれかの経路がコン
タクトホール２ｂに到達すると（ステップ１４）、制限
用コストが「３」以下で、かつ配線長コストが最小とな
る経路が選択される（ステップ１５）。
タクトホール２ｂに到達すると（ステップ１４）、制限
用コストが「３」以下で、かつ配線長コストが最小とな
る経路が選択される（ステップ１５）。
【００２０】従って、図２に示すようにコンタクトホー
ル２ａ，２ｂを結ぶ配線４が、並行配線長の制限値を満
たしながら、配線長コストの最も小さい配線経路として
選択されて、レイアウトされる。
ル２ａ，２ｂを結ぶ配線４が、並行配線長の制限値を満
たしながら、配線長コストの最も小さい配線経路として
選択されて、レイアウトされる。
【００２１】図４、図５は並行配線長の制限値を３マス
としながら、前記実施例とは配線長コスト及び制限用コ
ストの加算方法が異なる場合を示す。この探索方法は、
制限用コストが「３」を越えない範囲で、配線長コスト
と制限用コストとを合わせて加算し、その加算値が最小
となる配線経路を探索するものである。
としながら、前記実施例とは配線長コスト及び制限用コ
ストの加算方法が異なる場合を示す。この探索方法は、
制限用コストが「３」を越えない範囲で、配線長コスト
と制限用コストとを合わせて加算し、その加算値が最小
となる配線経路を探索するものである。
【００２２】図４において、各マス中の大数字は配線長
コストと制限用コストの加算値を示し、添数字は制限用
コストの加算値を示す。このような探索方法により、図
５に示す配線５が並行配線長の制限値を満たしながら、
配線長コストの最も小さい配線経路として選択されて、
レイアウトされる。
コストと制限用コストの加算値を示し、添数字は制限用
コストの加算値を示す。このような探索方法により、図
５に示す配線５が並行配線長の制限値を満たしながら、
配線長コストの最も小さい配線経路として選択されて、
レイアウトされる。
【００２３】以上のような探索方法により、あらかじめ
設定された並行配線長の制限値を越えない範囲で、配線
長コストの最も小さい配線経路を探索することが可能と
なる。
設定された並行配線長の制限値を越えない範囲で、配線
長コストの最も小さい配線経路を探索することが可能と
なる。
【００２４】従って、並行配線長の増大にともなう不具
合を未然に防止し得る配線レイアウトを設計することが
できる。また、異なる層の配線との並行配線長や、寄生
容量についても、同様な制限用コストを設定して、配線
長コストを演算することにより、所望制限値を満たしな
がら配線長コストの小さい配線経路を探索することがで
きる。
合を未然に防止し得る配線レイアウトを設計することが
できる。また、異なる層の配線との並行配線長や、寄生
容量についても、同様な制限用コストを設定して、配線
長コストを演算することにより、所望制限値を満たしな
がら配線長コストの小さい配線経路を探索することがで
きる。
【００２５】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）請求項２において、制限用コストと配線長コスト
とを別個に加算し、制限用コストが制限値を越えた経路
については、探索を中止する。制限用コストが制限値を
越える経路は自動的に選択されない。
術思想について、以下にその効果とともに記載する。 （１）請求項２において、制限用コストと配線長コスト
とを別個に加算し、制限用コストが制限値を越えた経路
については、探索を中止する。制限用コストが制限値を
越える経路は自動的に選択されない。
【００２６】（２）請求項２において、制限用コストは
配線長コストとは別個に加算し、さらに制限用コストと
配線長コストとを合わせて加算する。制限用コストの制
限値を満たしながら、制限用コストと配線長コストを加
算した配線コストの最も小さい配線経路を選択すること
ができる。
配線長コストとは別個に加算し、さらに制限用コストと
配線長コストとを合わせて加算する。制限用コストの制
限値を満たしながら、制限用コストと配線長コストを加
算した配線コストの最も小さい配線経路を選択すること
ができる。
【００２７】
【発明の効果】以上詳述したように、この発明は制限値
以上の並行配線長を有する配線レイアウトを未然に防止
し得る配線経路探索方法を提供することができる。
以上の並行配線長を有する配線レイアウトを未然に防止
し得る配線経路探索方法を提供することができる。
【図１】第一の実施例の配線経路探索方法を示す説明図
である。
である。
【図２】第一の実施例の配線経路探索方法により探索さ
れた配線経路を示すレイアウト図である。
れた配線経路を示すレイアウト図である。
【図３】第一の実施例の配線経路探索方法を示すフロー
チャート図である。
チャート図である。
【図４】第二の実施例の配線経路探索方法を示す説明図
である。
である。
【図５】第二の実施例の配線経路探索方法により探索さ
れた配線経路を示すレイアウト図である。
れた配線経路を示すレイアウト図である。
【図６】従来の配線経路探索方法を示す説明図である。
【図７】従来の配線経路探索方法により探索された配線
経路を示すレイアウト図である。
経路を示すレイアウト図である。
【図８】従来の配線経路探索方法を示すフローチャート
図である。
図である。
１ 既配線 ２ａ，２ｂ コンタクトホール ４，５ 配線
Claims (2)
- 【請求項１】 配線の長さに基づく配線長コストと、並
行配線の長さに基づく制限用コストとに基づいて配線コ
ストを演算し、同配線コストが最小となる配線経路を迷
路探索法により探索することを特徴とする配線経路探索
方法。 - 【請求項２】 １マスが最小配線間隔に対応する多数の
マスでレイアウト面を区画し、配線起点から配線終点に
向かって複数の配線経路を１マス毎に順次探索し、１マ
ス進む毎に「１」を加算する配線長コストと、既配線に
隣接して並行に１マス進む毎に「１」を加算する制限用
コストとに基づいて配線コストを演算し、前記配線コス
トが最小となる配線経路を迷路探索法により探索するこ
とを特徴とする配線経路探索方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6040110A JPH07249065A (ja) | 1994-03-10 | 1994-03-10 | 配線経路探索方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6040110A JPH07249065A (ja) | 1994-03-10 | 1994-03-10 | 配線経路探索方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249065A true JPH07249065A (ja) | 1995-09-26 |
Family
ID=12571725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6040110A Withdrawn JPH07249065A (ja) | 1994-03-10 | 1994-03-10 | 配線経路探索方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001063673A1 (en) * | 2000-02-22 | 2001-08-30 | Hitachi, Ltd. | Semiconductor integrated circuit and its manufacturing method |
| US6968521B2 (en) | 2002-03-20 | 2005-11-22 | Fujitsu Limited | Method, apparatus and program product for automatic placement and routing of integrated circuit |
-
1994
- 1994-03-10 JP JP6040110A patent/JPH07249065A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001063673A1 (en) * | 2000-02-22 | 2001-08-30 | Hitachi, Ltd. | Semiconductor integrated circuit and its manufacturing method |
| US6968521B2 (en) | 2002-03-20 | 2005-11-22 | Fujitsu Limited | Method, apparatus and program product for automatic placement and routing of integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |